JPH0611128B2 - Plesiochronous matching device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は国際電信電話諮問委員会(CCIT)勧告Ｇ・811
号に規定されるような、共に周波数精度が±１×10^-11
以内の正確なクロック周波数を持つ２つのディジタル信
号系の間で信号の授受を行なう場合に、両系の伝送速度
の差を補正するプレジオクロナス整合装置、特にそのイ
ンターフェース回路に関するものである。[Detailed Description of the Invention] [Industrial field of application] This invention is based on Recommendation G.811 of the International Telegraph and Telephone Consultative Committee (CCIT).
Frequency accuracy is ± 1 × 10 ^-11 as specified in No.
The present invention relates to a pre-geochronous matching device for correcting a difference in transmission speed between two digital signal systems having an accurate clock frequency within the range, and particularly to an interface circuit thereof.

〔従来の技術〕[Conventional technology]

まず、プレジオクロナス整合装置とは上述のように、許
容されるクロック周波数の差が極めて小さな２つのディ
ジタル信号系の間にあって、両系の伝送ビットの差の累
計が、予め定められた所定の値に至った時、一定時間分
に相当するディジタルデータ信号を読み捨て或は２度読
みする事により、両系の間のデータ伝送速度を整合しよ
うとする装置である。First, as described above, the pre-geochronous matching device exists between two digital signal systems in which the difference between the allowable clock frequencies is extremely small, and the cumulative total of the difference between the transmission bits of both systems is set to a predetermined value. When the value is reached, the device attempts to match the data transmission rate between the two systems by reading or discarding the digital data signal corresponding to a certain period of time or reading it twice.

第３図にプレジオクロナス整合装置の概念を示す。プレ
ジオクロナス整合装置は図示の通り仮想的にリング状の
構成を持つメモリ装置にたとえられる。入力信号は書き
込みデータとして、このメモリに書き込まれ、読み出し
データが出力信号としてとり出される。同図において、
このリング状メモリは０番地からｎ−１番地までの合計
ｎ番地のアドレスを持ち、入力信号が書き込みデータと
してｗ番地に書き込まれ、出力信号は読み出しデータと
してｒ番地から読み出されているところである。又、書
き込み、読み出しの順序は共に時計廻り方向に進んで行
くものである。FIG. 3 shows the concept of the pre-diochronous matching device. The pre-geochronous matching device is likened to a memory device having a virtually ring-shaped configuration as shown. The input signal is written in this memory as write data, and the read data is taken out as an output signal. In the figure,
This ring-shaped memory has an address of a total of n addresses from address 0 to address n-1, an input signal is written as write data at address w, and an output signal is being read as read data from address r. . In addition, the order of writing and reading proceeds in the clockwise direction.

入力側の系のデータ伝送速度と出力側の系のデータ伝送
速度が一致している時、書き込み番地と読み出し番地の
相対的な位置はこのリング状メモリのどの位置にあって
も一定の距離関係を保つため、データの読み出しは常に
書き込みアドレスのｗ−ｒ番地後ろのアドレスで行なわ
れる事になるが、入力側の系のデータ伝送速度と出力側
の系のデータ伝送速度に差があると、書き込み番地と読
み出し番地の相対的な距離は時間と共に変わって行き、
前者が後者より速い場合は書き込み番地が読み出し番地
に追っていて行く事になり、逆に前者が後者より遅い時
は読み出し番地が書き込み番地に追いついて行く事にな
る。この現象を読み出し側番地を基準にして考えると、
前者が後者より速い場合には書き込み番地が進んで行
き、相対的に時計廻りに読み出し番地に近付いて行く事
になり、逆に前者が後者より遅い場合には、書き込み番
地が遅れて行き、相対的に反時計廻りに読み出し番地に
近付いて行く事になる。両アドレスの距離は時間と共に
減少し、放置しておけばやがて書き込み、読み出し両番
地が重さなり合い、遂には追い越してしまう事になる
が、この事は、書き込速度の方が相対的に速い場合に
は、リングバッファ一周分のデータが読み捨てられる事
になり、逆に読み出し速度の方が相対的に速い後者の場
合には、リングバッファ一周分に相当する既に一度読み
出されたデータを２度読みする事を意味する。伝送速度
に差がある以上、何等かの形でデータの読み捨て又は２
度読みが発生するのは止むを得ないが、読み捨て、又は
２度読みが行なわれるデータの範囲に何らの規則性もな
ければ、信号処理上不都合が極めて多い。このデータの
読み捨て又は２度読みを行なう単位を予め定められた規
則に従った切れ目を持つように制御すすと云うのが、プ
レジオクロナス整合装置の目的である。この一定単位と
して例えばＰＣＭ電話回線のディジタル信号におけるサ
ンプル単位、フレーム単位もしくはマルチフレーム単位
のように一定の周期的な性格を持った単位を選ぶのが普
通である。第３図において例えば読み捨て又は２度読み
のスリップを行なう単位を１フレームのデータに相当す
るｊ番地分のデータとし、又データのスリップを起こさ
せる為の書き込み、読み出しアドレス接近検出のスレッ
ショルドを２アドレス差とする。書き込みが読み出しよ
り速く、書き込みアドレスが、時計廻りに読み出しアド
レスに近付いて来たとする。今読み出しアドレスがある
フレームの最後のアドレスｒ−１番地にある時、書き込
みアドレスが２アドレス隣のｒ−３番地まで近付いて来
たとする。通常であれば読み出しアドレスはｒ番地へ進
む所であるが、この場合はスリップ制御により、読み出
し番地を１フレーム分先のｒ＋ｊ番地へ進める事とな
る。又、逆に書き込みが読み出しより遅く、書き込みア
ドレスが反時計廻りに読み出しアドレスに近付いて来た
場合を考える。今、読み出しアドレスが、あるフレーム
の最後のアドレスr+j-1番地に来た時、書き込みアドレ
スが、まだ２アドレス前のr+j+1番地にいたとする。こ
の時通常であればｒ＋ｊ番地へ進む読み出しアドレスは
スリップ制御により元のフレームの先頭アドレスである
ｒ番地へ戻る事となる。このようにして、予め定めされ
た範囲以内に書き込み、読み出しアドレスが近付いて来
た時、同じく予め定められたデータの切れ目で、予め定
められた分量のデータだけ、読み捨て又は２度読みのス
リップ制御を規則的に行なう事により、わずかに伝送速
度の異なる２つのディジタル信号系のデータ伝送速度を
整合させようとするのが、プレジオクロナス整合装置で
ある。When the data transmission rate of the input side system and the data transmission rate of the output side system match, the relative position of the write address and the read address is a fixed distance relationship regardless of the position of this ring memory. In order to maintain the above, the reading of data is always performed at the address after the wr address of the write address. However, if there is a difference between the data transmission rate of the input side system and the data transmission rate of the output side system, The relative distance between the write address and the read address changes over time,
If the former is faster than the latter, the write address will follow the read address, and conversely, if the former is slower than the latter, the read address will catch up with the write address. Considering this phenomenon based on the read side address,
If the former is faster than the latter, the write address advances and relatively approaches the read address in the clockwise direction. Conversely, if the former is slower than the latter, the write address is delayed and the relative By the way, it will approach the reading address counterclockwise. The distance between both addresses decreases with time, and if left unattended, both addresses for writing and reading will overlap and eventually overtake, but this is because the writing speed is relatively high. If it is faster, the data for one round of the ring buffer will be read and discarded. Conversely, in the latter case where the read speed is relatively faster, the data that has already been read once corresponding to one round of the ring buffer will be written. Means reading twice. Since there is a difference in the transmission speed, the data is discarded in some way or 2
It is unavoidable that rereading occurs, but if there is no regularity in the range of data that is read out or read twice, there are extremely many inconveniences in signal processing. The purpose of the pre-geochronous matching device is to control the unit of reading or discarding this data so as to have a break according to a predetermined rule. As the fixed unit, it is usual to select a unit having a fixed periodic character such as a sample unit, a frame unit or a multi-frame unit in a digital signal of a PCM telephone line. In FIG. 3, for example, the unit for skipping the read or the double read is the data for the address j corresponding to the data of one frame, and the threshold for the write / read address approach detection for causing the data slip is 2 addresses. The difference. It is assumed that writing is faster than reading and the write address approaches the read address in the clockwise direction. When the read address is at the last address r-1 of the frame, it is assumed that the write address is approaching to the address r-3 next to the second address. Normally, the read address goes to the address r, but in this case, the read address is advanced to the address r + j one frame ahead by slip control. On the contrary, consider a case where writing is slower than reading and the write address approaches the read address counterclockwise. Now, assume that when the read address comes to the last address r + j-1 of a frame, the write address is still at the address r + j + 1, which is two addresses before. At this time, the read address normally advancing to the address r + j is returned to the address r which is the head address of the original frame by slip control. In this way, when writing and reading addresses approach within a predetermined range, a slip control of discarding or double reading of only a predetermined amount of data at a predetermined data break is also performed. The pre-geochronous matching device attempts to match the data transmission rates of two digital signal systems having slightly different transmission rates by regularly performing the above.

次に、上述のプレジオクロナス整合装置のインターフェ
ース回路について双方向通信を例に説明する。なお、ス
リップ制御の単位としてフレーム同期を採用した場合を
示す。第４図は従来のインターフェース回路を示すブロ
ック図示であり、(1)は一方のディジタル信号系から送
られて来る入力データ信号、(2)は入力データ信号(1)か
らクロック信号を抽出するクロック抽出回路、(3)は抽
出クロック信号、(4)は入力データ信号(1)の入力断を検
出する入力断検出回路、(5)は入力断警報信号、(6)は入
力データ信号のフレーム周期を検出するフレーム抽出回
路、(7)は抽出フレーム信号、(8)はフレーム断警報信
号、(9)は上述のリング状メモリ機能を有する入力バッ
ファメモリ回路、(10)は一方のディジタル信号系に対す
る他方のディジタル信号系のクロック信号、(11)は同じ
く他方のディジタル信号系の読み出しフレーム信号、(1
2)は他方のディジタル信号系への読み出しデータ信号、
(13)は上述のリング状メモリ機能を有する出力バッファ
メモリ回路、(14)は他方のディジタル信号系からの書き
込みデータ信号、(15)は同じく書き込みフレーム信号、
(16)は送出フレーム生成回路、(17)は送出フレーム信
号、(18)は読み出しデータ信号、(19)は送出フレームコ
ード信号、(20)は送出フレーム挿入回路、(21)は一方の
ディジタル信号系への出力データ信号である。Next, the interface circuit of the above-described pregiochronous matching device will be described by taking bidirectional communication as an example. The case where frame synchronization is adopted as a unit of slip control is shown. FIG. 4 is a block diagram showing a conventional interface circuit. (1) is an input data signal sent from one digital signal system, (2) is a clock for extracting a clock signal from the input data signal (1). Extraction circuit, (3) extracted clock signal, (4) input loss detection circuit to detect input loss of input data signal (1), (5) input loss alarm signal, (6) frame of input data signal Frame extraction circuit for detecting the cycle, (7) is the extracted frame signal, (8) is the frame disconnection alarm signal, (9) is the input buffer memory circuit having the ring-shaped memory function described above, (10) is one digital signal The clock signal of the other digital signal system to the system, (11) is the read frame signal of the other digital signal system, (1
2) is the read data signal to the other digital signal system,
(13) is an output buffer memory circuit having the above-mentioned ring-shaped memory function, (14) is a write data signal from the other digital signal system, (15) is the same write frame signal,
(16) is a transmission frame generation circuit, (17) is a transmission frame signal, (18) is a read data signal, (19) is a transmission frame code signal, (20) is a transmission frame insertion circuit, and (21) is one digital signal. It is an output data signal to the signal system.

次に動作について説明する。わずかにクロック速度の異
なる２つのディジタル信号系との間でデータの授受を行
なう際にインターフェース回路は、接続される一方のデ
ィジタル信号系（相手）のクロック速度で動作してい
る。その相手先クロック信号、フレーム信号は専用の回
線を使用して直接与える場合もあるが、通常は相手装置
から入力されるデータ信号(1)からそのクロック信号(3)
及びフレーム信号(7)を抽出して用いる方式が採られて
いる。Next, the operation will be described. When exchanging data with two digital signal systems having slightly different clock speeds, the interface circuit operates at the clock speed of one of the connected digital signal systems (counterpart). The other party's clock signal and frame signal may be given directly using a dedicated line, but normally the data signal (1) to the clock signal (3) input from the other device
And a method of extracting and using the frame signal (7).

入力データ信号(1)は、クロック抽出回路(2)、入力断検
出回路(4)、フレーム抽出回路(6)及び入力バッファメモ
リ回路(9)に印加される。クロック抽出回路(2)は例えば
並列共振回路による波器とアナログ−ディジタルコン
パレータで構成され、入力データ信号中の相手装置のク
ロック周波数成分を抽出し、ディジタル信号レベルの抽
出クロック信号(3)として出力する。抽出クロック信号
(3)はフレーム抽出回路(6)、入力バッファメモリ回路
(9)、出力バッファメモリ回路(13)及び送出フレーム生
成回路(16)に供給される。一方、入力断検出回路(4)は
入力データ信号のレベル変化が、予め定められた一定時
間以上検知されない時、入力データ信号が断状態にある
と判定し、入力断警報信号(5)を発生してオペレータに
回線異常を通報する。このときクロック抽出回路(2)
は、この入力断を判定するに至る予め定められた時間の
間、入力データ信号にレベル変化が存在しない場合でも
内蔵するタンク回路に貯えられた抽出クロック周波数成
分のエネルギーにより、少なくとも入力断警報信号(5)
が発生されるまでは安定した抽出クロック信号(3)を出
力することができるものである。The input data signal (1) is applied to the clock extraction circuit (2), the input disconnection detection circuit (4), the frame extraction circuit (6) and the input buffer memory circuit (9). The clock extraction circuit (2) is composed of, for example, a wave resonator by a parallel resonance circuit and an analog-digital comparator, extracts the clock frequency component of the partner device in the input data signal, and outputs it as the extracted clock signal (3) of the digital signal level. To do. Extracted clock signal
(3) is a frame extraction circuit (6), input buffer memory circuit
(9) is supplied to the output buffer memory circuit (13) and the transmission frame generation circuit (16). On the other hand, the input disconnection detection circuit (4) determines that the input data signal is in the disconnection state when the level change of the input data signal is not detected for a predetermined fixed time or longer, and generates the input disconnection alarm signal (5). Then, the operator is notified of the line abnormality. At this time, the clock extraction circuit (2)
Even if there is no level change in the input data signal for a predetermined time until this input disconnection is determined, at least the input disconnection alarm signal is generated by the energy of the extracted clock frequency component stored in the built-in tank circuit. (Five)
It is possible to output a stable extracted clock signal (3) until is generated.

フレーム抽出回路(6)は、入力データ信号(1)中の特定ビ
ットのパターン系列あるいは符号則の規則的な違反など
のフレームコードを検出することにより、入力データ信
号(1)系列のフレームを検出し、抽出フレーム信号(7)と
して、入力バッファメモリ回路(9)におよび送出フレー
ム生成回路(16)へ出力している。又入力データ信号(1)
からフレームコードを検出できない状態が予め定められ
た一定期間連続すれば、フレーム断警報信号(8)を出力
し、オペレータに回線異常を通報する。フレーム断警報
信号(8)は、フレームコードが別に定められた一定期間
以上検出されるようになれば停止される。フレーム断警
報信号(8)が送出される状態であっても、抽出クロック
信号(3)が連続して供給されておれば、抽出フレーム信
号(7)は入力データ信号(1)にフレームコードが正常に挿
入されていた場合に検出が予想されるタイミングで出力
され続けるものである。入力バッファメモリ回路(9)に
おいては、抽出クロック信号(3)及び抽出フレーム信号
(7)を基にして入力データ信号(1)が内蔵されるバッファ
メモリに書き込まれる。書き込まれた信号は、他方のデ
ィジタル信号系が動作しているクロック信号(10)及び読
み出しフレーム信号(11)を基にして規則的に読み出され
ている。ここで、一方のディジタル信号系の抽出クロッ
ク信号(3)及び他方のディジタル信号系のクロック信号
(10)は上述のようにその周波数は極めて近い値であるが
異っているので、入力バッファメモリ回路(9)は上述の
スリップ制御を施すことにより両ディジタル信号系の伝
送速度の整合を図る。The frame extraction circuit (6) detects a frame of the input data signal (1) by detecting a frame code such as a pattern sequence of specific bits in the input data signal (1) or a regular violation of the coding rule. Then, the extracted frame signal (7) is output to the input buffer memory circuit (9) and the transmission frame generation circuit (16). Input data signal (1)
If the state in which the frame code cannot be detected continues for a predetermined period of time, the frame disconnection alarm signal (8) is output to notify the operator of the line abnormality. The frame disconnection alarm signal (8) is stopped when the frame code is detected for a predetermined period or longer. Even if the frame loss alarm signal (8) is sent, if the extraction clock signal (3) is continuously supplied, the extraction frame signal (7) will have the frame code of the input data signal (1). When it is inserted normally, the detection is continued to be output at the expected timing. In the input buffer memory circuit (9), the extracted clock signal (3) and the extracted frame signal
Based on (7), the input data signal (1) is written in the built-in buffer memory. The written signal is regularly read based on the clock signal (10) and the read frame signal (11) in which the other digital signal system is operating. Here, the extracted clock signal (3) of one digital signal system and the clock signal of the other digital signal system
Since the frequencies of (10) are very close to each other as described above, they are different, so that the input buffer memory circuit (9) performs the above slip control to match the transmission speeds of both digital signal systems. .

出力バッファメモリ回路(13)における動作も、入力バッ
ファメモリ回路(9)の動作と同様であり、他方のディジ
タル信号系のクロック信号(10)及び書き込みフレーム信
号(15)に基づいて書き込みデータ信号(14)が内蔵するバ
ッファメモリに書き込まれる。このバッファメモリから
の読み出しは相手装置の抽出クロック信号(3)及び送出
フレーム信号(17)に基づいて実施され読み出しデータ信
号(18)として出力される。送出フレーム信号(17)は送出
フレーム生成回路(16)で抽出フレーム信号(7)に基づい
て発生される。また送出フレーム生成回路(16)は、出力
バッファメモリ回路(13)からのデータ読み出しタイミン
グに合わせて出力データ信号(21)に必要な所定の送出フ
レームコード信号(19)を発生する。送出フレーム挿入回
路(20)は出力バッファメモリ回路(13)から読み出された
読み出しデータ信号(18)を相手装置への出力データ信号
(21)として送出するために送出フレーム生成回路(16)か
ら出力される送出フレームコード信号に基づき、フレー
ムコードを例えば特定ビットのパターン系列、或は符号
則の規則的な違反と云う形で読み出しデータ信号(18)に
挿入して出力する。出力データ信号(21)はインターフェ
ース回路に接続される相手装置への出力信号として伝送
される。The operation of the output buffer memory circuit (13) is similar to that of the input buffer memory circuit (9), and the write data signal (based on the clock signal (10) and the write frame signal (15) of the other digital signal system is used. 14) is written to the built-in buffer memory. The reading from the buffer memory is performed based on the extracted clock signal (3) of the partner device and the transmission frame signal (17) and is output as a read data signal (18). The transmission frame signal (17) is generated in the transmission frame generation circuit (16) based on the extraction frame signal (7). Further, the transmission frame generation circuit (16) generates a predetermined transmission frame code signal (19) necessary for the output data signal (21) in synchronization with the data read timing from the output buffer memory circuit (13). The transmission frame insertion circuit (20) outputs the read data signal (18) read from the output buffer memory circuit (13) to the output device as the output data signal.
Based on the transmission frame code signal output from the transmission frame generation circuit (16) for transmission as (21), the frame code is read, for example, in the form of a pattern sequence of specific bits or a regular violation of the coding rule. It is inserted into the data signal (18) and output. The output data signal (21) is transmitted as an output signal to the partner device connected to the interface circuit.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

従来のプレジオクロナス整合装置は以上のように構成さ
れているので、入力データ信号(1)に入力断状態が発生
した場合、抽出クロック信号(3)が消滅してしまい、そ
れらを用いているフレーム抽出回路(6)、入力バッファ
メモリ回路(9)、出力バッファメモリ回路(13)及び送出
フレーム生成回路(16)が正常に動作出来なくなり機器動
作異常状態に陥ると共に、出力データ信号(21)が送出さ
れなくなるため、相手装置のインターフェース回路にお
いて入力断を検出せしめると云う問題点があった。Since the conventional pre-geochronous matching device is configured as described above, when the input data signal (1) has an input disconnection state, the extracted clock signal (3) disappears and they are used. The frame extraction circuit (6), the input buffer memory circuit (9), the output buffer memory circuit (13) and the transmission frame generation circuit (16) cannot operate normally and the device operation abnormal state occurs, and the output data signal (21) Therefore, there is a problem that an input disconnection is detected in the interface circuit of the partner device.

この発明は、かかる問題点を解決するためになされたも
ので、一方のディジタル信号系からの入力データ信号に
入力断状態が発生しても、このディジタル信号系のクロ
ック信号を必要とする各回路は動作異常状態に陥るのを
防止できるインターフェース装置を得ることを目的とす
る。The present invention has been made to solve the above problems, and each circuit that requires a clock signal of this digital signal system even if an input disconnection state occurs in an input data signal from one digital signal system. Aims to obtain an interface device capable of preventing a malfunction state.

〔問題点を解決するための手段〕[Means for solving problems]

この発明にかかるインターフェース装置は、一方のディ
ジタル信号系からの入力データ信号に入力断が発生する
と、この入力データ信号から抽出されるクロック信号に
替えて、他方のディジタル信号系のクロック信号をクロ
ック源とするためのクロック源選択回路を設けたもので
ある。In the interface device according to the present invention, when an input disconnection occurs in an input data signal from one digital signal system, the clock signal of the other digital signal system is used as a clock source instead of the clock signal extracted from the input data signal. And a clock source selection circuit for achieving the above.

〔作用〕[Action]

この発明においては、クロック源選択回路が絶えずクロ
ック源を供給するから、一方のディジタル信号系のクロ
ック信号が消滅しても、そのクロック信号が回復される
まで他方のディジタル信号系のクロック信号で各回路の
動作異常を防止する。In the present invention, since the clock source selection circuit constantly supplies the clock source, even if the clock signal of one digital signal system disappears, each clock signal of the other digital signal system is restored until the clock signal is recovered. Prevent circuit malfunction.

〔実施例〕〔Example〕

第１図はこの発明の一実施例を示す回路図であり、(1)
〜(21)は上記従来装置の同一又は相当部分である。同図
において、(22)は入力断警報信号(5)に制御されて入力
データ信号(1)又は他方のディジタル信号系のクロック
信号(10)のいづれかを選択するクロック源選択回路、(2
3)はその出力であるクロック成分信号である。FIG. 1 is a circuit diagram showing an embodiment of the present invention. (1)
(21) to (21) are the same or corresponding parts of the conventional device. In the figure, (22) is a clock source selection circuit controlled by the input disconnection alarm signal (5) to select either the input data signal (1) or the other digital signal system clock signal (10), (2)
3) is the clock component signal which is the output.

次にこの実施例の動作について説明する。クロック抽出
回路(2)、入力断検出回路(4)及びクロック源選択回路(2
2)の動作を除いては従来装置と同一であるためその動作
説明は省略する。入力断検出回路(4)は従来装置と同様
に入力データ信号(1)のレベル変化が一定時間以上検知
されない時、入力断として入力断警報信号(5)を発生し
オペレータに回線異常を通報すると共に、クロック源選
択回路(22)に印加する。クロック源選択回路(22)には一
方のディジタル信号系の入力データ信号(1)及び他方の
ディジタル信号系のクロック信号(10)の２つの信号が被
選択信号として印加される。従って入力断検出回路(4)
から印加される入力断警報信号(5)が有意でない状態で
は、クロック源選択回路(22)は入力データ信号(1)を選
択し、クロック成分信号(23)として出力するが、入力断
警報信号(5)が有意（つまり入力データ信号(1)に入力断
が発生）になれば入力データ信号(1)に替えてクロック
信号(10)を選択し、クロック成分信号(23)として出力す
る。クロック成分信号(23)は、クロック抽出回路(2)に
印加されクロック抽出回路(2)においては従来装置の場
合と同様にクロック成分信号(23)に含まれるクロック周
波数成分を波して選択抽出しディジタル信号レベルの
抽出クロック信号(3)としてフレーム抽出回路(6)、入力
バッファメモリ回路(9)、出力バッファメモリ回路(13)
及び送出フレーム生成回路(16)に供給する。Next, the operation of this embodiment will be described. Clock extraction circuit (2), input disconnection detection circuit (4) and clock source selection circuit (2
Except for the operation of 2), the operation is the same as that of the conventional device, and therefore its operation description is omitted. The input disconnection detection circuit (4) generates an input disconnection alarm signal (5) as an input disconnection and informs the operator of a line abnormality, when the level change of the input data signal (1) is not detected for a certain time as in the conventional device. At the same time, it is applied to the clock source selection circuit (22). Two signals, an input data signal (1) of one digital signal system and a clock signal (10) of the other digital signal system, are applied to the clock source selection circuit (22) as selected signals. Therefore, input disconnection detection circuit (4)
When the input disconnection alarm signal (5) applied from the is not significant, the clock source selection circuit (22) selects the input data signal (1) and outputs it as the clock component signal (23). When (5) becomes significant (that is, an input disconnection occurs in the input data signal (1)), the clock signal (10) is selected instead of the input data signal (1) and output as the clock component signal (23). The clock component signal (23) is applied to the clock extraction circuit (2), and in the clock extraction circuit (2), the clock frequency component contained in the clock component signal (23) is waved and selectively extracted as in the conventional device. Frame extraction circuit (6), input buffer memory circuit (9), output buffer memory circuit (13) as digital signal level extraction clock signal (3)
And to the transmission frame generation circuit (16).

つまり、入力データ信号(1)が入力断となれば、入力デ
ータ信号(1)が含んでいるクロック周波数成分に極めて
近い周波数を持つ他方のクロック信号(10)のクロック成
分信号(23)が抽出クロック信号(3)のエネルギー源とな
り、入力断警報信号(5)の発生に伴ないオペレータによ
る処置等がとられるまでの間、各回路の動作を持続され
ることになる。That is, if the input data signal (1) is disconnected, the clock component signal (23) of the other clock signal (10) having a frequency extremely close to the clock frequency component included in the input data signal (1) is extracted. It serves as an energy source for the clock signal (3), and the operation of each circuit is continued until the operator takes action in response to the occurrence of the input disconnection alarm signal (5).

なお、上記実施例では送出フレーム生成回路(16)は抽出
クロック信号(3)抽出フレーム信号(7)に基づいて送出フ
レーム信号(17)及び送出フレームコード信号(19)を発生
しているが、必ずしも抽出フレーム信号との間に特定の
時間関係にある送出フレームを作成する必要はなく、抽
出クロック信号(3)にのみ基づき、抽出クロック信号(3)
を分周することによって定まる抽出フレーム信号(7)に
対し時間的には任意に位置にある同一周期の送出フレー
ムを生成し、送出フレーム信号(17)及び送出フレームコ
ード信号(19)を発生してもよい。In the above embodiment, the transmission frame generation circuit (16) generates the transmission frame signal (17) and the transmission frame code signal (19) based on the extraction clock signal (3) extraction frame signal (7), It is not always necessary to create a sending frame that has a specific time relationship with the extracted clock signal, but only based on the extracted clock signal (3).
The transmission frame signal (17) and the transmission frame code signal (19) are generated by generating a transmission frame of the same cycle at an arbitrary position temporally with respect to the extraction frame signal (7) determined by dividing May be.

この場合の実施例は第３図に示す通りとなる。The embodiment in this case is as shown in FIG.

〔発明の効果〕〔The invention's effect〕

以上のようにこの発明によれば、一方のディジタル信号
系からの入力断状態においてはこの系のクロック信号に
替えて他方のディジタル信号系のクロック信号をクロッ
ク源として利用するように構成したので、そのクロック
源で動作する各回路が異常状態に陥るのを防止すると共
に、一方のディジタル信号系への出力データ信号は正常
に出力できるプレジオクロナス整合装置が得られる効果
がある。As described above, according to the present invention, in the input disconnection state from one digital signal system, the clock signal of the other digital signal system is used as the clock source instead of the clock signal of this system. It is possible to obtain a pre-geochronous matching device that can prevent each circuit operated by the clock source from falling into an abnormal state and can normally output the output data signal to one digital signal system.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例によるインターフェース装
置を示す回路図、第２図はこの発明の他の実施例による
インターフェース装置を示す回路図、第３図はプレジオ
クロナス同期式通信のメモリ概念を示すブロック図、第
４図は従来のインターフェース装置を示す回路図であ
る。 図において、(2)はクロック抽出回路、(4)は入力断検出
回路、(22)はクロック源選択回路である。図中、同一符
号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram showing an interface device according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing an interface device according to another embodiment of the present invention, and FIG. 3 is a memory concept of pre-diochronous synchronous communication. And FIG. 4 is a circuit diagram showing a conventional interface device. In the figure, (2) is a clock extraction circuit, (4) is an input disconnection detection circuit, and (22) is a clock source selection circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】２つのディジタル信号系の間でバッファメ
モリ回路を介してデータを授受し、予め定められた一定
の周期性をもった単位のデータ信号を２度読みあるいは
読み捨てることによって両系のデータ伝送速度の差を整
合するプレジオクロナス整合装置において、上記バッフ
ァメモリ回路に対しアクセスするためのクロック信号を
一方のディジタル信号系からの入力データ信号に基づい
て抽出するクロック抽出回路と、前記入力データ信号の
入力断を検出する入力断検出回路と、この入力断が検出
されると上記入力データ信号に替えて他方のディジタル
信号系のクロック信号を上記クロック抽出回路に印加す
るクロック源選択回路とを備えたプレジオクロナス整合
装置。1. A system for transmitting and receiving data between two digital signal systems through a buffer memory circuit, and reading or discarding a data signal of a unit having a predetermined constant periodicity twice or discarding both systems. And a clock extraction circuit for extracting a clock signal for accessing the buffer memory circuit based on an input data signal from one digital signal system, An input disconnection detection circuit for detecting an input disconnection of an input data signal, and a clock source selection circuit for applying a clock signal of the other digital signal system to the clock extraction circuit instead of the input data signal when the input disconnection is detected Pregiochronous matching device with and.