JPH0610698Y2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0610698Y2 JPH0610698Y2 JP1987160134U JP16013487U JPH0610698Y2 JP H0610698 Y2 JPH0610698 Y2 JP H0610698Y2 JP 1987160134 U JP1987160134 U JP 1987160134U JP 16013487 U JP16013487 U JP 16013487U JP H0610698 Y2 JPH0610698 Y2 JP H0610698Y2
- Authority
- JP
- Japan
- Prior art keywords
- region
- injector
- island
- base
- transistor
- Prior art date
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- Expired - Lifetime
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【考案の詳細な説明】 (イ)産業上の利用分野 本考案はＩＩＬ(Integrated Injection Logic)回路を組
み込んだ半導体装置の歩留り向上に関する。
み込んだ半導体装置の歩留り向上に関する。
(ロ)従来の技術 ＩＩＬはバイポーラ型の論理回路素子であり、低消費電
力、高速動作、素子分離が不要である等の特徴を有す
る。その構造は、通常のコレクタをエミッタとする逆方
向構造のインバータＮＰＮトランジスタとインバータＮ
ＰＮトランジスタのベースをコレクタとする横方向構造
のインジェクタＰＮＰトランジスタとの複合構造を有す
る。
力、高速動作、素子分離が不要である等の特徴を有す
る。その構造は、通常のコレクタをエミッタとする逆方
向構造のインバータＮＰＮトランジスタとインバータＮ
ＰＮトランジスタのベースをコレクタとする横方向構造
のインジェクタＰＮＰトランジスタとの複合構造を有す
る。
その構造を第２図に示す。同図において、(1)はP+型分
離領域、(2)はＮ型のアイランド、(3)はＰ型のインジェ
クタ領域、(4)はＰ型のベース領域、(5)はN+型のコレク
タ領域である。前記インバータＮＰＮトランジスタはア
イランド(2)をエミッタ、ベース領域(4)をベース、コレ
クタ領域(5)をコレクタとし前記インジェクタＰＮＰト
ランジスタはインジェクタ領域(3)をエミッタ、アイラ
ンド(2)をベース、ベース領域(4)をコレクタとして夫々
構成され、インジェクタ領域(3)の両脇にベース領域(4)
を多数個配置することで所望数のゲートを形成する。
離領域、(2)はＮ型のアイランド、(3)はＰ型のインジェ
クタ領域、(4)はＰ型のベース領域、(5)はN+型のコレク
タ領域である。前記インバータＮＰＮトランジスタはア
イランド(2)をエミッタ、ベース領域(4)をベース、コレ
クタ領域(5)をコレクタとし前記インジェクタＰＮＰト
ランジスタはインジェクタ領域(3)をエミッタ、アイラ
ンド(2)をベース、ベース領域(4)をコレクタとして夫々
構成され、インジェクタ領域(3)の両脇にベース領域(4)
を多数個配置することで所望数のゲートを形成する。
ところで、ＩＩＬは素子間分離が不要なので基本的には
インジェクタ領域(3)は１本で済む。ところが、ゲート
数が多くなると１本では半導体チップ上に集積化できな
くなる。その為、例えば特開昭６０−２１５５７号公報
に記載されている様に、同一アイランド(2)内にインジ
ェクタ領域(3)を複数本並設し、夫々の両脇にベース領
域(4)を配設していた。そしてインジェクタ領域(3)の間
に設けた図示せぬN+型カラー領域にコンタクトホール
(6)を介してオーミックコンタクトする接地電極(7)を配
設してアイランド(2)に接地電位を印加していた。
インジェクタ領域(3)は１本で済む。ところが、ゲート
数が多くなると１本では半導体チップ上に集積化できな
くなる。その為、例えば特開昭６０−２１５５７号公報
に記載されている様に、同一アイランド(2)内にインジ
ェクタ領域(3)を複数本並設し、夫々の両脇にベース領
域(4)を配設していた。そしてインジェクタ領域(3)の間
に設けた図示せぬN+型カラー領域にコンタクトホール
(6)を介してオーミックコンタクトする接地電極(7)を配
設してアイランド(2)に接地電位を印加していた。
(ハ)考案が解決しようとする問題点 しかしながら、ＩＩＬのインバータトランジスタは通常
構造のＮＰＮトランジスタのコレクタをエミッタとして
使用する為逆β（電流増幅率）が本質的に小さい。ま
た、インジェクタ領域(3)を複数本並設するとアイラン
ド(2)のパターンサイズが大きく且つ正方形に近くなる
為、アイランド(2)下の半導体基板の接地電位が不安定
になる。すると前記接地電位の変動がアイランド(2)の
接地電位を変動させ、前記インバータトランジスタのエ
ミッタ及び前記インジェクタトランジスタのベースの電
位を押し上げるので論理回路の誤動作が多発し歩留りを
低下させる欠点があった。
構造のＮＰＮトランジスタのコレクタをエミッタとして
使用する為逆β（電流増幅率）が本質的に小さい。ま
た、インジェクタ領域(3)を複数本並設するとアイラン
ド(2)のパターンサイズが大きく且つ正方形に近くなる
為、アイランド(2)下の半導体基板の接地電位が不安定
になる。すると前記接地電位の変動がアイランド(2)の
接地電位を変動させ、前記インバータトランジスタのエ
ミッタ及び前記インジェクタトランジスタのベースの電
位を押し上げるので論理回路の誤動作が多発し歩留りを
低下させる欠点があった。
(ニ)問題点を解決するための手段 本考案は斯上した欠点に鑑みてなされ、複数本のインジ
ェクタ領域(13)を並設した半導体装置において、隣接す
るインジェクタ領域(13)の間に分離領域(11)を形成して
夫々のインジェクタ領域(13)を単独アイランド(12)に形
成し、分離領域(11)表面に接地電極(17)を配設したこと
を特徴とする。
ェクタ領域(13)を並設した半導体装置において、隣接す
るインジェクタ領域(13)の間に分離領域(11)を形成して
夫々のインジェクタ領域(13)を単独アイランド(12)に形
成し、分離領域(11)表面に接地電極(17)を配設したこと
を特徴とする。
(ホ)作用 本考案によれば、夫々のインジェクタ領域(13)を分離領
域(11)が囲むので半導体基板の電位が安定し、インバー
タトランジスタのエミッタとインジェクタトランジスタ
のベースの電位が変動しない。その為、確実な論理回路
動作を行わしめることができる。
域(11)が囲むので半導体基板の電位が安定し、インバー
タトランジスタのエミッタとインジェクタトランジスタ
のベースの電位が変動しない。その為、確実な論理回路
動作を行わしめることができる。
(ヘ)実施例 以下、本考案の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本考案による半導体集積回路を示す平面図であ
る。同図において、(11)はP+型分離領域、(12)はP+型分
離領域(11)によって島状に分離した複数個のアイラン
ド、(13)はアイランド(12)表面に形成したＰ型のインジ
ェクタ領域、(14)はインジェクタ領域(13)の両脇にイン
ジェクタトランジスタのベース幅の分だけ離間した位置
にゲート数の数だけ等間隔に並設したＰ型のベース領
域、(15)はベース領域(14)の表面に単数個又は複数個設
けたN+型のコレクタ領域、(16)は分離領域(11)上に配設
した接地電極である。
る。同図において、(11)はP+型分離領域、(12)はP+型分
離領域(11)によって島状に分離した複数個のアイラン
ド、(13)はアイランド(12)表面に形成したＰ型のインジ
ェクタ領域、(14)はインジェクタ領域(13)の両脇にイン
ジェクタトランジスタのベース幅の分だけ離間した位置
にゲート数の数だけ等間隔に並設したＰ型のベース領
域、(15)はベース領域(14)の表面に単数個又は複数個設
けたN+型のコレクタ領域、(16)は分離領域(11)上に配設
した接地電極である。
インジェクタ領域(13)はベース領域(14)の数に対応した
長さに形成し且つ半導体チップに搭載するのに適合する
様複数本に分割して平行に配設する。夫々のインジェク
タ領域(13)の両脇にベース領域(14)が配設されるので、
このパターンは１本のインジェクタ領域(13)とその両脇
のベース領域(14)とで１つの単位ブロック(17)を構成す
る。隣接した単位ブロック(17)の間にはインジェクタ領
域(13)の長手方向と平行に本願の特徴とする分離領域(1
1)を形成し、各単位ブロック(17)を夫々単独のアイラン
ド(12)に形成する。分離領域(11)はアイランド(12)を貫
通してアイランド(12)底部の半導体基板にまで達する。
アイランド(12)表面のベース領域(14)とインジェクタト
ランジスタのベースとなる領域を除く領域にはインバー
タトランジスタ間の寄生防止とキャリア蓄積効果減少を
目的とした図示せぬN+型のカラー領域が設けられ、この
カラー領域は分離領域(11)内周と境を接している。そし
て分離領域(11)表面の酸化膜を開孔したコンタクトホー
ル(18)を前記カラー領域表面まで拡大し、接地電極(16)
を分離領域(11)と前記カラー領域の両方にオーミックコ
ンタクトさせる。
長さに形成し且つ半導体チップに搭載するのに適合する
様複数本に分割して平行に配設する。夫々のインジェク
タ領域(13)の両脇にベース領域(14)が配設されるので、
このパターンは１本のインジェクタ領域(13)とその両脇
のベース領域(14)とで１つの単位ブロック(17)を構成す
る。隣接した単位ブロック(17)の間にはインジェクタ領
域(13)の長手方向と平行に本願の特徴とする分離領域(1
1)を形成し、各単位ブロック(17)を夫々単独のアイラン
ド(12)に形成する。分離領域(11)はアイランド(12)を貫
通してアイランド(12)底部の半導体基板にまで達する。
アイランド(12)表面のベース領域(14)とインジェクタト
ランジスタのベースとなる領域を除く領域にはインバー
タトランジスタ間の寄生防止とキャリア蓄積効果減少を
目的とした図示せぬN+型のカラー領域が設けられ、この
カラー領域は分離領域(11)内周と境を接している。そし
て分離領域(11)表面の酸化膜を開孔したコンタクトホー
ル(18)を前記カラー領域表面まで拡大し、接地電極(16)
を分離領域(11)と前記カラー領域の両方にオーミックコ
ンタクトさせる。
斯上した本願構造によれば、各単位ブロック(17)間に高
不純物濃度の分離領域(11)を形成しその表面に接地電極
(17)を配設して接地電位を印加したので、各アイランド
(12)のみならず各アイランド(12)底部の半導体基板の接
地電位も極めて安定にすることができる。その為、イン
バータトランジスタのエミッタとインジェクタトランジ
スタのベースを確実に接地できＩＩＬ論理回路の誤動作
を防ぐことができる。また、分離領域(11)はインジェク
タ領域(13)の長手方向に対して直交では無く平行に形成
し、さらには接地電極(16)の下に分離領域(11)を設ける
ので、極端にチップサイズを増大させない。
不純物濃度の分離領域(11)を形成しその表面に接地電極
(17)を配設して接地電位を印加したので、各アイランド
(12)のみならず各アイランド(12)底部の半導体基板の接
地電位も極めて安定にすることができる。その為、イン
バータトランジスタのエミッタとインジェクタトランジ
スタのベースを確実に接地できＩＩＬ論理回路の誤動作
を防ぐことができる。また、分離領域(11)はインジェク
タ領域(13)の長手方向に対して直交では無く平行に形成
し、さらには接地電極(16)の下に分離領域(11)を設ける
ので、極端にチップサイズを増大させない。
(ト)考案の効果 以上説明した如く、本考案によればＩＩＬの論理回路動
作を確実に行わせることができるので、ＩＩＬを組み込
んだ半導体集積回路の歩留りを向上できる利点を有す
る。また、アイランド(12)に接地電位を印加する為の接
地電極(16)の下に分離領域(11)を形成するので、チップ
サイズを極端に増大させない利点をも有する。
作を確実に行わせることができるので、ＩＩＬを組み込
んだ半導体集積回路の歩留りを向上できる利点を有す
る。また、アイランド(12)に接地電位を印加する為の接
地電極(16)の下に分離領域(11)を形成するので、チップ
サイズを極端に増大させない利点をも有する。
第１図は本考案を説明する為の平面図、第２図は従来例
を説明する為の平面図である。 (11)はP+型分離領域、(12)はアイランド、(13)はインジ
ェクタ領域、(17)は接地電極である。
を説明する為の平面図である。 (11)はP+型分離領域、(12)はアイランド、(13)はインジ
ェクタ領域、(17)は接地電極である。
Claims (1)
- 【請求項１】１本のインジェクタ領域に対して多数個の
インバータトランジスタを形成して単位ブロックを構成
し、該単位ブロックを複数個並設した半導体集積回路に
おいて、 前記単位ブロックの間に分離領域を設けて前記単位ブロ
ックを夫々単独アイランドに形成し、 前記インバータトランジスタのベース領域と前記インジ
ェクタ領域をエミッタとして構成するインジェクタトラ
ンジスタのベースとなる領域を除く領域に、前記アイラ
ンドと同導電型で高濃度の拡散領域を設け、 前記分離領域およびこの分離領域と境を接する前記拡散
領域の表面に接地電極を配設したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987160134U JPH0610698Y2 (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987160134U JPH0610698Y2 (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0165150U JPH0165150U (ja) | 1989-04-26 |
| JPH0610698Y2 true JPH0610698Y2 (ja) | 1994-03-16 |
Family
ID=31441935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987160134U Expired - Lifetime JPH0610698Y2 (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0610698Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2834274B2 (ja) * | 1990-05-02 | 1998-12-09 | 松下電子工業株式会社 | 半導体集積回路 |
-
1987
- 1987-10-20 JP JP1987160134U patent/JPH0610698Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0165150U (ja) | 1989-04-26 |
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