JPH06105871B2 - Output circuit - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、MOSFET集積回路等における出力回路、特にブ
ートストラップ回路を有する出力回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit in a MOSFET integrated circuit or the like, and more particularly to an output circuit having a bootstrap circuit.

（従来の技術） 従来、このような分野の技術としては、例えば、特公昭
58−34053号公報に記載されるものがあった。(Prior Art) Conventionally, as a technology in such a field, for example,
Some were described in Japanese Patent Laid-Open No. 58-34053.

この種のブートストラップ回路を有する出力回路は、直
流電力を消費することなく、ソース電源電圧からドレイ
ン電源電圧いっぱいに速い立上り時間で遷移することが
できると共に、ドレイン電源電圧に比例して立上り時間
が速くなるという利点を有するため、データ処理回路等
に使用されている。以下、その構成を図を用いて説明す
る。The output circuit having this kind of bootstrap circuit can make a transition from the source power supply voltage to the drain power supply voltage to the full with a fast rise time without consuming DC power, and also has a rise time proportional to the drain power supply voltage. Since it has the advantage of being faster, it is used in data processing circuits and the like. The configuration will be described below with reference to the drawings.

第３図は、従来のブートストラップ回路を有する出力回
路の一構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of an output circuit having a conventional bootstrap circuit.

この出力回路は、遅延回路１、ブートストラップ回路
２、及び出力段３で構成されている。This output circuit includes a delay circuit 1, a bootstrap circuit 2, and an output stage 3.

遅延回路１は、直列接続されたエンハンスメント型のMO
SFET（以下、MOSTという）11,12と、該MOST11に並列接
続されたコンデンサ13とを備え、入力信号（第１の入力
信号）V1がMOST11のゲートに、該入力信号V1と同期した
逆相のリセット信号（第２の入力信号）RSがMOST12に、
それぞれ与えられる。MOST11に入力信号V1が与えられる
と、これがMOST11,12及びコンデンサ13で決められる所
定の遅延時間をもって、該MOST11,12の節点（ノード）N
1から入力信号V1と逆相の信号（第１の出力信号）を出
力する構成になっている。The delay circuit 1 is an enhancement-type MO connected in series.
SFET (hereinafter referred to as MOST) 11 and 12, and a capacitor 13 connected in parallel to the MOST11, and an input signal (first input signal) V1 is applied to the gate of the MOST11 in a reverse phase synchronized with the input signal V1. Reset signal (second input signal) RS of MOST12,
Given each. When the input signal V1 is applied to the MOST11, it has a predetermined delay time determined by the MOST11, 12 and the capacitor 13, and the node N of the MOST11, 12
It is configured to output a signal (first output signal) having a phase opposite to that of the input signal V1 from 1.

ブートストラップ回路２は、電源電圧VDDとアース間に
直列接続されたエンハンスメント型のMOST21,22と、入
力信号V1側とMOST21のゲート間に接続されたエンハンス
メント型のMOST23とを備えている。MOST21のソースとMO
ST22のドレインとの接続部分にノードN2が形成されると
共に、MOST21ゲートとMOST23のソースとの接続部分にノ
ードN3が形成され、それらのノードN2・N3間にコンデン
サ24が接続されている。そして、入力信号V1がMOST23の
ドレイン、及びノードN1の電圧がMOST22のゲートに入力
されると、該入力信号V1と同相で、かつ電源電圧以上の
電圧に達しうる信号（第２の出力信号）がノードN3から
出力される構成になっている。The bootstrap circuit 2 includes enhancement-type MOSTs 21 and 22 connected in series between the power supply voltage VDD and ground, and an enhancement-type MOST 23 connected between the input signal V1 side and the gate of the MOST21. MOST21 source and MO
A node N2 is formed at the connecting portion with the drain of ST22, a node N3 is formed at the connecting portion between the MOST21 gate and the source of MOST23, and the capacitor 24 is connected between these nodes N2 and N3. When the input signal V1 is input to the drain of the MOST23 and the voltage of the node N1 is input to the gate of the MOST22, a signal that is in phase with the input signal V1 and that can reach a voltage higher than the power supply voltage (second output signal) Is output from the node N3.

出力段３は、電源電圧VDDとアース間に直列接続された
エンハンスメント型のMOST31,32を備え、出力トランジ
スタであるMOST31のゲートがノードN3に接続されると共
に、リセット信号（第２の入力信号）RSがMOST32のゲー
トに与えられるようになっている。そして、ノードN3の
電圧がMOST31のゲートへ、及びノードN2の電圧がMOST22
を介してMOST32のソースへ入力されると、MOST31のソー
ス（第２電極）とMOST32のドレインと接続部分（出力ノ
ード）から、ノードN3と同相の出力信号（第３の出力信
号）V2が送出される構成になっている。MOST31のドレイ
ン（第１電極）には、電源電圧VDDが印加されている。The output stage 3 includes enhancement-type MOSTs 31 and 32 connected in series between the power supply voltage VDD and the ground, the gate of the output transistor MOST31 is connected to the node N3, and the reset signal (second input signal). RS is applied to the gate of MOST32. The voltage of the node N3 goes to the gate of the MOST31, and the voltage of the node N2 goes to the MOST22.
When input to the source of MOST32 via the, the output signal (third output signal) V2 in phase with node N3 is sent from the source (second electrode) of MOST31 and the drain (connection node) of MOST32. It is configured to be. The power supply voltage VDD is applied to the drain (first electrode) of the MOST31.

なお、コンデンサ13,24は、１個または複数個の半導体
素子等で構成されている。The capacitors 13 and 24 are composed of one or more semiconductor elements or the like.

以上のように構成される出力回路の動作を、第４図を参
照しつつ説明する。なお、第４図は第３図中の回路各部
の信号波形図である。The operation of the output circuit configured as above will be described with reference to FIG. Incidentally, FIG. 4 is a signal waveform diagram of each part of the circuit in FIG.

まず、時刻T1〜T4において、入力信号V1が時刻T1時に接
地電位（OV）から電源電圧VDDへ変化したとき、MOST11
がオン状態となり、MOST12がオフ状態となる。ノードN1
の信号は、MOST11がオンする前には（電源電圧VDD−MOS
T12の闘値電圧）という電圧になっている。MOST11がオ
ンし、MOST12がオフすると、該MOST11のドレイン・ソー
ス間インピーダンスとコンデンサ13の静電容量及びMOST
22のゲート容量とにより決まる時定数でもって、接地電
位へと変化する。この時の遅延時間を期間t1とする。ブ
ートストラップ回路２において、入力信号V1が接地電位
から電源電圧VDDへ変化する前は、MOST22,23がオン状
態、及びMOST21がオフ状態であるため、ノードN2,N3の
電圧が接地電位にある。First, at times T1 to T4, when the input signal V1 changes from the ground potential (OV) to the power supply voltage VDD at time T1, MOST11
Turns on and MOST12 turns off. Node N1
Before the MOST11 turns on, the signal of (power supply voltage VDD−MOS
The voltage is the threshold voltage of T12). When the MOST11 turns on and the MOST12 turns off, the drain-source impedance of the MOST11, the capacitance of the capacitor 13 and the MOST
It changes to the ground potential with a time constant determined by the gate capacitance of 22. The delay time at this time is a period t1. In the bootstrap circuit 2, before the input signal V1 changes from the ground potential to the power supply voltage VDD, since the MOSTs 22 and 23 are in the ON state and the MOST21 is in the OFF state, the voltages of the nodes N2 and N3 are at the ground potential.

そして、時刻T1時において、入力信号V1が接地電圧から
電源電圧VDDへ変化する時は、MOST23を通してノードN3
の電圧が上昇を始め、MOST21もオン状態になり始める。
ところが、ノードN1の電圧が高電位（“H"）レベルにな
っているので、MOST22はオン状態であり、従ってノード
N2の電圧は接地電位近くにある。このノードN2・N3間の
電位差により、コンデンサ24には電荷の蓄積が始まる。Then, at time T1, when the input signal V1 changes from the ground voltage to the power supply voltage VDD, the node N3 passes through the MOST23.
The voltage starts to rise and MOST21 also starts to turn on.
However, since the voltage of the node N1 is at the high potential (“H”) level, the MOST22 is in the ON state, and therefore the node
The voltage on N2 is near ground potential. Due to the potential difference between the nodes N2 and N3, electric charge starts to be accumulated in the capacitor 24.

時刻T1から期間t1経過後の時刻T2では、ノードN1の電圧
は接地電位近くまで下がり、MOST22がオフ状態となる。
ノードN3の電位が上がり、MOST21がオン状態になると、
ノードN2の電圧が急激に高くなる。コンデンサ24の蓄積
電荷によってノードN2の電圧が上昇すると、ノードN3の
電圧も急激に高くなる。ノードN3の電圧は、MOST23を通
しての電位上昇分に、コンデンサ24の電荷による電位上
昇分が加えられたものとなるため、電源電圧VDD以上の
電圧になる。出力段３は時刻T2において、MOST32がオフ
状態となり、MOST31がオン状態となっていて、該MOST31
のゲート電位が電源電圧VDD以上に高くなるので、該出
力段３の出力信号V2が電源電圧VDDへと変化する。At time T2, which is after the lapse of the period t1 from time T1, the voltage of the node N1 drops close to the ground potential, and the MOST22 is turned off.
When the potential of node N3 rises and MOST21 turns on,
The voltage at node N2 rises sharply. When the voltage of the node N2 rises due to the charge accumulated in the capacitor 24, the voltage of the node N3 also rises sharply. The voltage of the node N3 is equal to or higher than the power supply voltage VDD because the potential increase due to the charge of the capacitor 24 is added to the potential increase through the MOST 23. At time T2, the output stage 3 has the MOST32 turned off and the MOST31 turned on.
Since the gate potential of is higher than the power supply voltage VDD, the output signal V2 of the output stage 3 changes to the power supply voltage VDD.

時刻T3において、入力信号V1が電源電圧VDDから接地電
位へと変化した時は、まずMOST23を通してノードN3の電
圧が接地電位へと変化する。次いで、MOST11,12及びコ
ンデンサ13によって決まる遅延時間t2の経過後の時刻T4
時に、ノードN1が接地電位から（電源電圧VDD−MOST12
の閾値電圧）へと変化し、このノードN1の電圧上昇に伴
なってMOST22,32がオン状態になる。この際、ノードN3
が接地電位へ変化してMOST21,31が既にオフ状態になっ
ているので、ノードN2の電圧及び出力信号V2の電圧は接
地電位へと変化する。At time T3, when the input signal V1 changes from the power supply voltage VDD to the ground potential, first, the voltage of the node N3 changes to the ground potential through the MOST23. Next, at time T4 after elapse of the delay time t2 determined by the MOSTs 11 and 12 and the capacitor 13.
At the same time, the node N1 changes from the ground potential (supply voltage VDD−MOST
Threshold voltage) and the MOSTs 22 and 32 are turned on as the voltage of the node N1 rises. At this time, node N3
Changes to the ground potential and the MOSTs 21 and 31 are already in the off state, so that the voltage of the node N2 and the voltage of the output signal V2 change to the ground potential.

以上のように、従来の出力回路では、電源電圧VDDが高
くなるのに比例してブートストラップノードN3の電圧が
高くなると共に、入力から出力までの遅延時間も短くな
り、出力波形の立上り時間も短くなるという利点を有す
る。これは、電源電圧VDDが高くなると、入力信号V1が
接地電位から電源電圧VDDまで変化したとき、より大き
な量の電荷をコンデンサ24に貯えることができるためで
ある。As described above, in the conventional output circuit, the voltage of the bootstrap node N3 increases in proportion to the increase of the power supply voltage VDD, the delay time from the input to the output decreases, and the rise time of the output waveform also decreases. It has the advantage of being shorter. This is because when the power supply voltage VDD rises, a larger amount of charges can be stored in the capacitor 24 when the input signal V1 changes from the ground potential to the power supply voltage VDD.

（発明が解決しようとする問題点） しかしながら、従来の出力回路では、MOSFET集積回路の
微細化、高集積化が進展するに従って、次のような問題
点を有することが明らかになった。(Problems to be Solved by the Invention) However, it has been clarified that the conventional output circuit has the following problems as the miniaturization and high integration of the MOSFET integrated circuit progress.

第１の問題点は、ブートストラップ回路２のノードN3が
電源電圧VDD以上の高い電圧にまで上昇するが、この高
電圧がMOSTにおける特性の劣化をもたらす。The first problem is that the node N3 of the bootstrap circuit 2 rises to a high voltage equal to or higher than the power supply voltage VDD, but this high voltage causes deterioration of the characteristics of the MOST.

第２の問題点は、入出力電圧が高速で変化するようにな
ったため、出力段３に接続される負荷回路の充放電のた
めの過渡電流が増大し、これによって接地配線（通常O
V）に雑音が重畳しやすくなる。The second problem is that since the input / output voltage changes at high speed, the transient current for charging / discharging the load circuit connected to the output stage 3 increases, which causes the ground wiring (usually O
Noise tends to be superimposed on V).

第1,第２の問題点は、いずれも電源電圧VDDの低いとき
よりも高いときの方がより問題が深刻になる。そして、
第１の問題点については、MOSTのドレイン・ソース間に
高電圧を印加した際に発生する熱電子及び熱正孔がゲー
ト酸化膜に注入される結果、MOSTの相互コンダクタンス
の減少や閾値電圧の上昇という特性劣化が生じる。そし
てこの特性の劣化が進むと、ブートストラップ回路２の
性能の劣化、ひいては誤動作を招くことになる。また、
第２の問題点における雑音の発生は、接地線の振動等に
よって生じる。そして、電源電圧VDDが高くなった時の
不必要な高速化は、雑音の発生をより加速することにな
り、これにより誤動作の原因となる。The first and second problems become more serious when the power supply voltage VDD is higher than when the power supply voltage VDD is low. And
The first problem is that hot electrons and hot holes generated when a high voltage is applied between the drain and source of the MOST are injected into the gate oxide film, resulting in a decrease in the transconductance of the MOST and a decrease in the threshold voltage. A characteristic deterioration called rise occurs. If the deterioration of this characteristic progresses, the performance of the bootstrap circuit 2 is deteriorated and eventually the malfunction occurs. Also,
The noise generation in the second problem is caused by the vibration of the ground wire or the like. Unnecessary speeding up when the power supply voltage VDD becomes high further accelerates the generation of noise, which causes malfunction.

この第１と第２の発明は、前記従来技術が持っていた第
１と第２の問題点、即ちブートストラップノードN3の高
電圧によるMOSTの特性劣化と、電源配線やアース配線等
における雑音の発生の点について解決した出力回路を提
供するものである。The first and second inventions have the first and second problems that the prior art has, that is, the deterioration of the characteristics of the MOST due to the high voltage of the bootstrap node N3 and the noise in the power supply wiring and the ground wiring. The present invention provides an output circuit that solves the point of occurrence.

（問題点を解決するための手段） 前記問題点を解決するために、第１の発明は、出力回路
において、ゲート電極、電源電圧が与えられる第１電
極、及び出力ノードに接続された第２電極を有する出力
トランジスタを有し、該出力トランジスタがオン状態と
なることにより低電位（“L"）レベルから“H"レベルへ
変位する出力信号を該出力ノードより出力する出力段を
備えている。さらに、入力信号に応答し、前記電源電圧
よりも高いレベルに昇圧された所定電圧を前記ゲート電
極に与えるブートストラップ回路と、前記出力信号“L"
レベルから“H"レベルへ急激に変位したとき該出力信号
の波形の傾きを検知し、この傾きに応じて前記ゲート電
極に与えられる電圧を低下させることにより前記所定電
圧に制御する検知手段とが、設けられている。(Means for Solving the Problems) In order to solve the problems, the first invention is a second electrode connected to a gate electrode, a first electrode to which a power supply voltage is applied, and an output node in an output circuit. An output stage having an output transistor having an electrode, and an output stage for outputting an output signal from the output node which changes from a low potential (“L”) level to an “H” level when the output transistor is turned on . Further, in response to an input signal, a bootstrap circuit that applies a predetermined voltage boosted to a level higher than the power supply voltage to the gate electrode, and the output signal “L”
A detection means for detecting the inclination of the waveform of the output signal when the level is rapidly changed to the “H” level and controlling the voltage to the predetermined voltage by lowering the voltage applied to the gate electrode according to the inclination. , Provided.

第２の発明は、ゲート電極、電源電圧が与えられる第１
電極、及び出力ノードに接続された第２電極を有する出
力トランジスタと、第１電位レベルから第２電位レベル
へ変位する入力信号に応答し、前記電源電圧よりも高い
レベルに昇圧された所定電圧を前記ゲート電極に与える
ブートストラップ回路とを、備えている。さらに、前記
入力信号が第１電位レベルから第２電位レベルへ変位し
たとき該入力信号の波形の傾きを検知し、この傾きに応
じて前記ゲート電極に与えられる電圧を低下させること
により前記所定電圧に制御する検出手段が設けられてい
る。A second invention is a first invention to which a gate electrode and a power supply voltage are applied.
An output transistor having an electrode and a second electrode connected to the output node, and a predetermined voltage boosted to a level higher than the power supply voltage in response to an input signal changing from the first potential level to the second potential level. A bootstrap circuit applied to the gate electrode. Further, when the input signal is displaced from the first potential level to the second potential level, the inclination of the waveform of the input signal is detected, and the voltage applied to the gate electrode is reduced in accordance with this inclination to decrease the predetermined voltage. The detection means for controlling is provided.

（作用） 第１の発明によれば、以上のように出力回路を構成した
ので、入力信号が入力されると、ブートストラップ回路
は該入力信号に応答して電源電圧よりも高い所定電圧を
生成する。この所定電圧によって出力トランジスタが制
御され、出力信号が出力ノードから出力される。検知手
段では、出力信号の波形の傾きを検知し、その傾きに応
じて、出力トランジスタのゲート電圧を低下させる。(Operation) According to the first aspect of the invention, since the output circuit is configured as described above, when an input signal is input, the bootstrap circuit generates a predetermined voltage higher than the power supply voltage in response to the input signal. To do. The output transistor is controlled by the predetermined voltage, and the output signal is output from the output node. The detection means detects the slope of the waveform of the output signal, and lowers the gate voltage of the output transistor according to the slope.

第２の発明によれば、入力信号が入力されると、ブート
ストラップ回路は該入力信号に応答して電源電圧よりも
高い所定電圧を生成する。この所定電圧によって出力ト
ランジスタが制御される。検知手段では、入力信号の波
形の傾きを検知し、その傾きに応じて、出力トランジス
タのゲート電圧を低下させる。According to the second aspect, when the input signal is input, the bootstrap circuit generates a predetermined voltage higher than the power supply voltage in response to the input signal. The output transistor is controlled by this predetermined voltage. The detection means detects the slope of the waveform of the input signal and lowers the gate voltage of the output transistor according to the slope.

従って、前記第１と第２の問題点を除去できるのであ
る。Therefore, the first and second problems can be eliminated.

（実施例） 第１発明の第１の実施例 第１図は、第１発明の第１の実施例を示す出力回路の回
路図である。なお、第１図において、従来の第３図中の
要素と同一の要素には同一の符号が付されている。(Embodiment) First Embodiment of First Invention FIG. 1 is a circuit diagram of an output circuit showing a first embodiment of the first invention. In FIG. 1, the same elements as those in the conventional FIG. 3 are designated by the same reference numerals.

この出力回路が第３図のものと異なる点は、遅延回路
１、ブートストラップ回路２、及び出力段３に、検出回
路40及び電圧制御回路50で構成される検知手段を付加し
たことである。検出回路40は、出力信号V20における立
上り波形の傾きを検知してその傾きに比例した信号を出
力する回路である。電圧制御回路50は、検知回路40の出
力信号に基づいてブートストラップノードN3における所
定値以上の電圧上昇を抑制する回路である。This output circuit is different from that of FIG. 3 in that the delay circuit 1, the bootstrap circuit 2, and the output stage 3 are provided with a detection means composed of a detection circuit 40 and a voltage control circuit 50. The detection circuit 40 is a circuit that detects the slope of the rising waveform in the output signal V20 and outputs a signal proportional to the slope. The voltage control circuit 50 is a circuit that suppresses a voltage increase in the bootstrap node N3 that is equal to or more than a predetermined value based on the output signal of the detection circuit 40.

ここで、検出回路40は、電源（VDD）側とMOST31・33間
とに直列接続された抵抗性素子（例えば、デプレッショ
ン型の負荷MOST）41、及び容量性素子（例えば、MOSコ
ンデンサ）42からなり、このMOST41及びコンデンサ42に
よって微分回路が構成されている。MOST41のソースとコ
ンデサ42とは、出力ノードＮで接続されている。Here, the detection circuit 40 includes a resistive element (for example, depletion type load MOST) 41 and a capacitive element (for example, MOS capacitor) 42 connected in series between the power supply (VDD) side and the MOSTs 31 and 33. Thus, the MOST 41 and the capacitor 42 form a differentiating circuit. The source of the MOST 41 and the capacitor 42 are connected at the output node N.

また、電圧制御回路50は、エンハンスメント型MOST51を
備え、このMOST51のゲートが出力ノードN40に、ソース
がブートストラップノードN3に、それぞれ接続されてい
る。MOST51のドレインには、入力信号（第１の入力信
号）V1が入力される。Further, the voltage control circuit 50 includes an enhancement type MOST51, the gate of which is connected to the output node N40 and the source of which is connected to the bootstrap node N3. An input signal (first input signal) V1 is input to the drain of MOST51.

以上のように構成される出力回路の動作を、第５図
（ａ），（ｂ）を参照しつつ説明する。なお第５図
（ａ），（ｂ）は第１図中の回路各部の信号波形図であ
り、同図（ａ）と同図（ｂ）とは電源電圧VDDの大きさ
が異なり、例えば同図（ａ）は4.5V、同図（ｂ）は7.0V
である。通常、電源電圧VDD＝4.5VはMOSFET集積回路に
おける動作定格電圧の下限、VDD＝7.0VはMOSFET集積回
路における絶大最大定格電圧である。The operation of the output circuit configured as described above will be described with reference to FIGS. 5 (a) and 5 (b). 5 (a) and 5 (b) are signal waveform diagrams of each part of the circuit shown in FIG. 1. The power supply voltage VDD is different between FIG. 5 (a) and FIG. 5 (b). Figure (a) is 4.5V, Figure (b) is 7.0V
Is. Usually, the power supply voltage VDD = 4.5V is the lower limit of the operating rated voltage in the MOSFET integrated circuit, and VDD = 7.0V is the maximum rated voltage in the MOSFET integrated circuit.

まず、第５図（ａ）における動作について説明する。First, the operation in FIG. 5A will be described.

時刻T1前の入力信号V1が接地電位（OV）、及びリセット
信号（第２の入力信号）RSが電源電圧VDD（＝4.5V）で
あるとき、MOST11がオフ状態、MOST12がオン状態のた
め、遅延回路１における出力ノードN1の電圧（第１の出
力信号）は（電源電圧VDD−MOST12の閾値電圧）とな
る。通常、MOST12の閾値電圧は０〜1.5V程度であるた
め、MOST22はオン状態であり、MOST23はオン状態、MOST
21はオフ状態となり、これによってノードN2,N3が接地
電位となる。また、MOST32がオン状態、出力トランジス
タであるMOST31がオフ状態のため、出力ノード上の出力
信号V20は接地電位となる。検出回路40のMOST41は常時
オン状態であり、出力信号V20が変化していないので、
検出回路40の出力ノードN40は電源電圧VDDとなり、従っ
てコンデンサ42の両端の電位差がVDDである。入力信号V
1及びブートストラップノードN3が接地電位、ノードN40
が電源電圧VDDであるため、MOST51はオン状態である。When the input signal V1 before the time T1 is the ground potential (OV) and the reset signal (second input signal) RS is the power supply voltage VDD (= 4.5V), the MOST11 is in the OFF state and the MOST12 is in the ON state. The voltage (first output signal) of the output node N1 in the delay circuit 1 becomes (the threshold voltage of the power supply voltage VDD-MOST12). Normally, the threshold voltage of MOST12 is about 0 to 1.5V, so MOST22 is on, MOST23 is on, and MOST23 is on.
21 is turned off, and the nodes N2 and N3 are set to the ground potential. Since the MOST32 is on and the output transistor MOST31 is off, the output signal V20 on the output node becomes the ground potential. Since the MOST 41 of the detection circuit 40 is always on and the output signal V20 has not changed,
The output node N40 of the detection circuit 40 has the power supply voltage VDD, and therefore the potential difference across the capacitor 42 is VDD. Input signal V
1 and bootstrap node N3 are at ground potential, node N40
Is the power supply voltage VDD, the MOST51 is in the ON state.

時刻T1において、リセット信号RSが電源電圧VDDから接
地電位へ、入力信号N1が接地電位から電源電圧VDDへ、
それぞれ変化すると、MOST12はオフ状態、MOST11はオン
状態になる。従って、ノードN1は接地電位へと変化する
のだが、コンデンサ13があるため、多少の遅延時間t10
をもって接地電位になる。ブートストラップ回路２にお
いては、時刻T1の時、MOST23がオン状態で、入力信号V1
によってノードN3に電荷が充電される。MOST22は、ノー
ドN1が閾値電圧以上であるため、オン状態となり、その
結果、ノードN2は接地電位である。ノードN3の電圧がMO
ST21の閾値電圧を超えると、MOST21はオン状態となり、
MOST21,22の経路で電源（VDD）側から接地側へ貫通電流
が流れる。At time T1, the reset signal RS changes from the power supply voltage VDD to the ground potential, the input signal N1 changes from the ground potential to the power supply voltage VDD,
When they change, MOST12 is turned off and MOST11 is turned on. Therefore, although the node N1 changes to the ground potential, the delay time t10
Becomes the ground potential. In the bootstrap circuit 2, at time T1, the MOST23 is on and the input signal V1
Is charged to the node N3. Since the node N1 is at the threshold voltage or higher, the MOST22 is turned on, and as a result, the node N2 is at the ground potential. The voltage of node N3 is MO
When the threshold voltage of ST21 is exceeded, MOST21 is turned on,
A through current flows from the power supply (VDD) side to the ground side in the path of MOST21,22.

出力段３では、MOST32がオフ状態となり、ブートストラ
ップノードN3の電位が閾値電圧を超えると、MOST31がオ
ン状態となる。そのため、出力信号V20は、接地電位か
ら（ノードN3の電圧−MOST31の閾値電圧）へと変化す
る。検出回路40では、出力信号V20が接地電位から上昇
し始めると、コンデンサ42を介してノードN40に電荷が
誘起され始める。しかしMOST41により、誘起された電荷
のほとんどは電源（VDD）側へと放出されるので、ノー
ドN40の電圧はほとんど上昇しない。電圧制御回路50で
は、MOST51のゲート電圧が電源電圧VDDの近傍にあり、M
OST51がオン状態にあるので、MOST51を通して入力信号V
1からノードN3に電荷が充電される。そのため、MOST51
は、ブートストラップ回路２のMOST23と同じ働きをする
ことになる。In the output stage 3, the MOST 32 is turned off, and when the potential of the bootstrap node N3 exceeds the threshold voltage, the MOST 31 is turned on. Therefore, the output signal V20 changes from the ground potential to (voltage of the node N3−threshold voltage of the MOST31). In the detection circuit 40, when the output signal V20 starts to rise from the ground potential, electric charges are started to be induced in the node N40 via the capacitor 42. However, since most of the induced charges are discharged to the power supply (VDD) side by the MOST 41, the voltage of the node N40 hardly rises. In the voltage control circuit 50, the gate voltage of MOST51 is near the power supply voltage VDD,
Since OST51 is in ON state, input signal V
The electric charge is charged from 1 to the node N3. Therefore, MOST51
Has the same function as the MOST 23 of the bootstrap circuit 2.

時刻T1から遅延時間t10経過して時刻T2になると、ノー
ドN1の電圧がMOST22の閾値電圧近くまで下がり、該MOST
22がオフ状態となり、ノードN2の電圧が接地電位から急
速に電源電圧VDDへ上昇する。ノードN2・N3間には既に
ある電位差（最大値で、電源電圧−MOST23の閾値電圧）
があり、コンデンサ24が充電されているので、ノードN2
の電圧上昇に伴い、ノードN3の電圧も急速に上昇してい
る。このとき、MOST31はオン状態のため、出力信号V20
の電圧も急速に上昇し始める。出力信号V20の電圧変化
により、検出回路40のコンデンサ42を介してノード40に
電荷が誘起される。同時に、MOST41を通して誘起された
電荷は、電源（VDD）側に放電されるが、出力信号V20の
変化が急峻で、コンデンサ42によって単位時間当り誘起
される電荷量が、電源（VDD）側に放電される電荷量よ
り大きい場合、ノードN40の電位が電源電圧VDDより上昇
し始める。At time T2 after the delay time t10 has elapsed from time T1, the voltage of the node N1 drops to near the threshold voltage of MOST22,
22 is turned off, and the voltage of the node N2 rapidly rises from the ground potential to the power supply voltage VDD. Potential difference already exists between nodes N2 and N3 (maximum value, power supply voltage-threshold voltage of MOST23)
And the capacitor 24 is charged, so node N2
The voltage of the node N3 also rises rapidly with the rise of the voltage. At this time, since MOST31 is on, output signal V20
The voltage of starts to rise rapidly. Due to the voltage change of the output signal V20, charges are induced in the node 40 via the capacitor 42 of the detection circuit 40. At the same time, the charge induced through the MOST 41 is discharged to the power supply (VDD) side, but the change in the output signal V20 is steep, and the charge amount induced per unit time by the capacitor 42 is discharged to the power supply (VDD) side. If it is larger than the stored charge amount, the potential of the node N40 starts to rise above the power supply voltage VDD.

出力信号V20の変化は短時間で終了するから、ノードN40
の電圧上昇は過渡的であり、出力信号V20が変化しなく
なると、直ちに電源電圧VDDに復帰する。ノードN40の電
圧と入力信号V1の電圧との電位差が、MOST51の閾値電圧
よりも大きく、ノードN3の電圧が入力信号V1より高くな
ると、MOST51がオン状態となる。MOST51がオン状態にな
ると、このOMOST51を通してノードN3から入力（V1）側
に電荷が放電され、ブーストラップノードN3の電圧上昇
が抑制される。放電される電荷の量は、ノードN40の電
圧値、MOST51のチャネル長とチャネル幅、及び入力信号
V1とノードN3の電位差によって決定される。Since the change of the output signal V20 ends in a short time, the node N40
The voltage rise is transient and immediately returns to the power supply voltage VDD when the output signal V20 stops changing. When the potential difference between the voltage of the node N40 and the voltage of the input signal V1 is larger than the threshold voltage of the MOST51 and the voltage of the node N3 becomes higher than the input signal V1, the MOST51 is turned on. When the MOST51 is turned on, charges are discharged from the node N3 to the input (V1) side through the OMOST51, and the voltage increase of the bootstrap node N3 is suppressed. The amount of electric charge discharged depends on the voltage value of the node N40, the channel length and channel width of the MOST51, and the input signal.
It is determined by the potential difference between V1 and node N3.

電源電圧VDD＝4.5Vの場合、出力信号V20における波形の
変化の傾きが比較的緩やかで、ノードN40の電圧がそれ
ほど高くならない。そのため、MOST51は軽いオン状態
か、あるいはオフ状態のままであり、そのMOST51の大き
さを適切に選ぶことにより、短時間でMOST51を通してノ
ードN3の電荷が放電されることはない。従って、ブート
ストラップノードN3の電圧は、検出回路40及び電圧制御
回路50があるにもかかわらず、従来の出力回路と同等の
電圧まで上昇する。出力信号V20もノードN3の電圧上昇
をうけて急速に変化し、ノードN3の電圧は（電源電圧VD
D＋MOST31の閾値電圧）以上に容易に達するので、該出
力信号V20の電圧は電源電圧4.5Vとなる。出力信号V20が
電源電圧VDDとなって変化しなくなると、ノードN40が速
やかに電源電圧VDDに戻る。MOST51は、入力信号V1及び
ノードN40の電圧が電源電圧VDDで、かつノードN3の電圧
が電源電圧VDDより高い値にあるので、オフ状態とな
る。When the power supply voltage VDD = 4.5V, the slope of the change in the waveform of the output signal V20 is relatively gentle, and the voltage of the node N40 does not become so high. Therefore, the MOST51 remains in the light ON state or the OFF state, and by appropriately selecting the size of the MOST51, the charge of the node N3 is not discharged through the MOST51 in a short time. Therefore, the voltage of the bootstrap node N3 rises to a voltage equivalent to that of the conventional output circuit despite the presence of the detection circuit 40 and the voltage control circuit 50. The output signal V20 also changes rapidly in response to the voltage rise of the node N3, and the voltage of the node N3 becomes (power supply voltage VD
The voltage of the output signal V20 becomes the power supply voltage of 4.5V because it easily reaches the threshold voltage of (D + MOST31) or more. When the output signal V20 becomes the power supply voltage VDD and remains unchanged, the node N40 quickly returns to the power supply voltage VDD. Since the input signal V1 and the voltage of the node N40 are the power supply voltage VDD and the voltage of the node N3 is higher than the power supply voltage VDD, the MOST 51 is turned off.

時刻T3において、入力信号V1が電源電圧VDDから接地電
位へ、リセット信号RSが接地電位から電源電圧VDDへと
それぞれ変化すると、まずMOST23及び51を通してノード
N3の電圧が接地電位へと変化する。同時に、MOST32がオ
ン状態となり、出力信号V20が電源電圧VDD近傍から接地
電位へと変化し、この出力信号V20の変化のためにコン
デンサ42を介してノードN40の電圧が過渡的に下降す
る。しかし、出力信号V20の変化が終了すると、ノードN
40の電圧は電源電圧VDDに復帰する。At time T3, when the input signal V1 changes from the power supply voltage VDD to the ground potential and the reset signal RS changes from the ground potential to the power supply voltage VDD, the node is first passed through the MOSTs 23 and 51.
The voltage of N3 changes to the ground potential. At the same time, the MOST 32 is turned on, the output signal V20 changes from near the power supply voltage VDD to the ground potential, and the voltage of the node N40 transiently drops via the capacitor 42 due to the change of the output signal V20. However, when the change of the output signal V20 ends, the node N
The voltage of 40 returns to the power supply voltage VDD.

MOST11,12及びコンデンサ13によって決まる遅延時間t20
の経過後の時刻T4において、ノードN1が接地電位から
（電源電圧VDD−MOST12の闘値電圧）へと変化する。ノ
ードN1の電圧上昇に伴ってMOST22がオン状態となり、し
かもMOST21が既にオフ状態となっているので、ノードN2
は電源電圧VDDから接地電位へと変化する。Delay time t20 determined by MOST11, 12 and capacitor 13
At time T4 after the passage of, the node N1 changes from the ground potential to (the threshold voltage of the power supply voltage VDD-MOST12). As the voltage on node N1 rises, MOST22 turns on, and MOST21 has already turned off.
Changes from the power supply voltage VDD to the ground potential.

次に、第５図（ｂ）における動作について説明する。Next, the operation in FIG. 5 (b) will be described.

第５図（ｂ）は電源電圧VDD＝7.0Vのときの各信号波形
を示しており、この各信号波形が第５図（ａ）と異なる
点は時刻T2のときである。FIG. 5B shows each signal waveform when the power supply voltage VDD = 7.0V, and the point that each signal waveform differs from FIG. 5A is at time T2.

即ち、時刻T2において、出力信号V20における波形の変
化の傾きがVDD＝4.5Vに比べて急峻であり、ノードN40の
電圧がかなり高く、例えば10〜11Vにまで上昇する。ブ
ートストラップノードN3の電圧が入力信号V1の電位より
高くなり、（ノードN40の電圧−入力信号V1の電圧）がM
OST51の闘値より高くなったとき、MOST51はオン状態と
なる。VDD＝4.5Vの時と異なり、ノード40の電圧がかな
り高くなるので、MOST51はかなり低いインピーダンスと
なり、このMOST51を通してノードN3の電荷が入力（V1）
側に放電される。これにより、ノードN3の電圧上昇が止
まるか、あるいは逆に下降する。発明者が行った実験に
よれば、VDD＝7.0Vのとき、従来の出力回路でのブート
ストラップノードN3の電圧が11Vであったのに対し、本
実施例の出力回路の場合、7.7Vとなり、ブートストラッ
プノードN3の電圧が3.4V低くなった。That is, at time T2, the slope of the change in the waveform of the output signal V20 is steeper than VDD = 4.5V, and the voltage of the node N40 is considerably high, for example, rising to 10 to 11V. The voltage of the bootstrap node N3 becomes higher than the potential of the input signal V1 and (voltage of the node N40-voltage of the input signal V1) becomes M
When it becomes higher than the threshold value of OST51, MOST51 is turned on. Unlike when VDD = 4.5V, the voltage at node 40 is much higher, so MOST51 has a much lower impedance, and the charge at node N3 is input through this MOST51 (V1).
Discharged to the side. As a result, the voltage rise at the node N3 stops or, on the contrary, falls. According to the experiment conducted by the inventor, when VDD = 7.0V, the voltage of the bootstrap node N3 in the conventional output circuit was 11V, whereas in the case of the output circuit of this example, it was 7.7V. , The voltage of the bootstrap node N3 dropped by 3.4V.

MOST51を通しての電荷の放電量が多い場合、ノードN3の
電圧は電源電圧VDDになりえる。その場合、出力信号V20
の電圧は（電源電圧VDD−MOST31の閾値電圧）となる。
電源電圧VDDが高い場合、出力信号V20の電圧値としては
必ずしも電源電圧値を必要としないことが多い。しか
し、出力信号V20の電圧値として電源電圧値を必要とす
る場合は、MOST41及びコンデンサ42の大きさを適切に運
ぶことにより、ブートストラップノードN3の電圧を調整
すればよい。When the amount of charge discharged through MOST51 is large, the voltage of the node N3 can be the power supply voltage VDD. In that case, output signal V20
Is (power supply voltage VDD-threshold voltage of MOST31).
When the power supply voltage VDD is high, the power supply voltage value is not always necessary as the voltage value of the output signal V20. However, when the power supply voltage value is required as the voltage value of the output signal V20, the voltage of the bootstrap node N3 may be adjusted by appropriately carrying the sizes of the MOST 41 and the capacitor 42.

時刻T2において、出力信号V20の電圧変化が終了、ない
しは緩やかになると、ノード40の電圧は速やかに電源電
圧になり、MOST51がオフ状態となる。その後の時刻T3,T
4において、第５図（ａ）と同様の動作となる。At time T2, when the voltage change of the output signal V20 ends or becomes gentle, the voltage of the node 40 quickly becomes the power supply voltage and the MOST 51 is turned off. After that time T3, T
At 4, the operation is similar to that shown in FIG.

本実施例の第１図の回路と従来の第３図の回路とにおい
て、ブートストラップノードN3の電圧及び出力信号V2,V
20の立上り波形の傾きを比較し、その結果を表１に示
す。In the circuit of FIG. 1 of the present embodiment and the conventional circuit of FIG. 3, the voltage of the bootstrap node N3 and the output signals V2, V
The slopes of the 20 rising waveforms are compared, and the results are shown in Table 1.

表１において、出力信号波形の立上りの傾きは、電源電
圧VDDの10％の電圧から90％の電圧まで変化する時間で
もって、変化電圧を割算したものである。この表１に示
すように、電源電圧VDDが4.5Vのとき、ノードN3の電圧
は両者が全く同じ値6.2Vまで上昇し、出力信号波形の立
上りの傾きもわずか２％の違いしかないことがわかる。
ところが、電源電圧VDDが7.0Vの場合、ノードN3の電圧
は本実施例の出力回路の方が2.4Vも低く、出力信号波形
の立上りの傾きも15％程度小さくなっている。 In Table 1, the rising slope of the output signal waveform is obtained by dividing the change voltage by the time required to change the voltage from 10% to 90% of the power supply voltage VDD. As shown in Table 1, when the power supply voltage VDD is 4.5V, the voltage of the node N3 rises to the same value 6.2V, and the rising slope of the output signal waveform may differ by only 2%. Recognize.
However, when the power supply voltage VDD is 7.0 V, the voltage of the node N3 is lower by 2.4 V in the output circuit of this embodiment, and the rising slope of the output signal waveform is smaller by about 15%.

以上のように、本実施例によれば、電源電圧VDDの低い
ときは、出力信号V20が接地電位から電源電圧VDDまで高
速な遷移を行い、電源電圧VDDが高くなると、ブートス
トラップノードN3が高電圧になるのを抑制される。その
ため、熱電子によるMOSTの劣化を防止でき、しかも出力
信号波形の急峻化の抑制による雑音の重畳も防止でき
る。従って、MOSFET集積回路等の出力回路に幅広く利用
できる。As described above, according to the present embodiment, when the power supply voltage VDD is low, the output signal V20 makes a rapid transition from the ground potential to the power supply voltage VDD, and when the power supply voltage VDD is high, the bootstrap node N3 is high. It is suppressed that it becomes a voltage. Therefore, it is possible to prevent deterioration of the MOST due to thermoelectrons, and it is also possible to prevent noise from being superposed by suppressing steepening of the output signal waveform. Therefore, it can be widely used in output circuits such as MOSFET integrated circuits.

第１発明の第２の実施例 第６図（ａ），（ｂ）は、第１発明の第２の実施例を示
す出力回路の回路図であり、第１図中の要素と同一の要
素には同一の符号が付されている。Second Embodiment of First Invention FIGS. 6 (a) and 6 (b) are circuit diagrams of an output circuit showing a second embodiment of the first invention, which are the same as those shown in FIG. Are assigned the same reference numerals.

この実施例では、第１図における検出回路40及び電圧制
御回路50の変形例が示されている。In this embodiment, a modified example of the detection circuit 40 and the voltage control circuit 50 in FIG. 1 is shown.

第６図（ａ）において、回路60は第１図中の遅延回路
１、ブートストラップ回路２及び出力段３を含んだ回路
である。この出力回路では、各MOST41,51のドレインが
接地されている。そのため、第１図の出力回路では、ブ
ートストラップノードN3の電荷が入力（V1）側に放電さ
れるのに対し、この第６図（ａ）の回路では、ノードN3
の電荷がMOST51を通して接地側に放電されるため、検出
回路40の出力ノードN40が高い電圧にならないという利
点がある。In FIG. 6A, a circuit 60 is a circuit including the delay circuit 1, the bootstrap circuit 2 and the output stage 3 shown in FIG. In this output circuit, the drains of the MOSTs 41 and 51 are grounded. Therefore, in the output circuit of FIG. 1, the charge of the bootstrap node N3 is discharged to the input (V1) side, whereas in the circuit of FIG. 6 (a), the node N3 is discharged.
Since the electric charge of is discharged to the ground side through the MOST 51, there is an advantage that the output node N40 of the detection circuit 40 does not become a high voltage.

第６図（ｂ）の出力回路では、電圧制御回路50のMOST51
に負荷用のMOST52が直列接続されると共に、検出回路40
におけるMOST41のゲートへリセット信号RSを与えるよう
に構成されている。MOST52が付加されているので、ブー
トストラップ回路２が動作したとき、出力信号V20の高
レベルが電源電圧VDD以下にならない。さらに、MOST41
のゲートへリセット信号RSを与えるようにしたので、ノ
ードN40の電圧変化に対してMOST41のインピータンスが
あまり変化しないという利点がある。In the output circuit of FIG. 6B, the MOST51 of the voltage control circuit 50 is
A MOST52 for load is connected in series to the
It is configured to apply the reset signal RS to the gate of the MOST 41 in. Since the MOST52 is added, the high level of the output signal V20 does not fall below the power supply voltage VDD when the bootstrap circuit 2 operates. Furthermore, MOST41
Since the reset signal RS is applied to the gate of, the advantage is that the impedance of the MOST 41 does not change much with respect to the voltage change of the node N40.

第２発明の第１の実施例 第２図は、第２発明の第１の実施例を示す出力回路の回
路図である。なお、第２図において、第１図及び第６図
（ａ），（ｂ）中の要素と同一の要素には同一の符号が
付されている。First Embodiment of Second Invention FIG. 2 is a circuit diagram of an output circuit showing a first embodiment of the second invention. In FIG. 2, the same elements as those in FIGS. 1 and 6 (a) and (b) are designated by the same reference numerals.

この出力回路は、第６図（ｂ）の回路と同一の構成要素
からなるが、検出回路40のMOST41及びコンデンサ42が、
電源電圧VDDと入力信号V1との間に接続されている点が
異なる。そのため、検出回路40は、出力信号V20の変化
ではなく、入力信号V1の変化を検出して電圧制御回路50
を動作させる。第５図（ａ），（ｂ）に示すように、入
力信号V1は出力信号V20より変化のタイミングが早いの
で、ブートストラップノードN3の電圧抑制をより効果的
に行うことができる。This output circuit has the same components as the circuit of FIG. 6 (b), but the MOST 41 and the capacitor 42 of the detection circuit 40 are
The difference is that it is connected between the power supply voltage VDD and the input signal V1. Therefore, the detection circuit 40 detects not the change of the output signal V20 but the change of the input signal V1 and detects the voltage control circuit 50.
To operate. As shown in FIGS. 5A and 5B, since the input signal V1 changes earlier than the output signal V20, the voltage of the bootstrap node N3 can be suppressed more effectively.

第２発明の第２の実施例 第７図は、第２発明の第２の実施例を示す出力回路の回
路図であり、第１図、第２図及び第６図（ａ），（ｂ）
中の要素と同一の要素には同一の符号が付されている。Second Embodiment of Second Invention FIG. 7 is a circuit diagram of an output circuit showing a second embodiment of the second invention, which is shown in FIGS. 1, 2 and 6 (a), (b). )
The same elements as those inside are designated by the same reference numerals.

この出力回路では、検出回路40が入力信号V1の波形の傾
きを検出し、その検出信号によって電圧制御回路50がブ
ートストラップノードN3の電圧を間接的に制御してい
る。即ち、第１発明の第1,第２の実施例及び第２発明の
第１の実施例では、電圧制御回路50がノードN3の電圧を
直接制御するようになっているが、この第２実施例で
は、ノードN3への充電電流の抑制による該ノードN3の電
圧制御という間接的な方法を採用している。以下、その
構成を説明する。In this output circuit, the detection circuit 40 detects the slope of the waveform of the input signal V1, and the voltage control circuit 50 indirectly controls the voltage of the bootstrap node N3 by the detection signal. That is, in the first and second embodiments of the first invention and the first embodiment of the second invention, the voltage control circuit 50 directly controls the voltage of the node N3. In the example, an indirect method of controlling the voltage of the node N3 by suppressing the charging current to the node N3 is adopted. The configuration will be described below.

第７図の電圧制御回路50では、エンハンスメント型のMO
ST51に加えて、デプレッション型のMOST52が該MOST51の
ドレインと電源電圧VDDとの間に接続されている。MOST5
1と52の接続部分である出力ノードN50は、ブートストラ
ップ回路２におけるMOST23のゲートに接続されるてい
る。In the voltage control circuit 50 of FIG. 7, an enhancement type MO is used.
In addition to ST51, a depletion type MOST52 is connected between the drain of the MOST51 and the power supply voltage VDD. MOST5
The output node N50, which is the connecting portion of 1 and 52, is connected to the gate of the MOST 23 in the bootstrap circuit 2.

ノードN50は、通常、電源電圧VDDになっているが、この
電源電圧VDDが高くなり、入力信号V1の波形の傾きが急
峻になったときは、検出回路40における出力ノード40の
電圧が高くなり、MOST51がオン状態になる。MOST51がオ
ン状態になると、このMOST51のソースが接地されている
ので、MOST52の大きさを適切なものにしておけば、ノー
ドN50の電圧が下がる。ノードN50の電圧が下がると、MO
ST23のソース・ドレイン間のインピーダンスが高くな
る。すると、入力信号V1側からブートストラップ回路２
中のコンデンサ24やMOST21へ電荷が充電されるのが抑制
され、これによってブートストラップノードN3が高電圧
になることや、出力信号V20の波形がより急峻になるこ
とが抑制される。The node N50 is normally at the power supply voltage VDD, but when the power supply voltage VDD becomes high and the waveform of the input signal V1 becomes steep in slope, the voltage at the output node 40 in the detection circuit 40 becomes high. , MOST51 is turned on. When the MOST51 is turned on, the source of the MOST51 is grounded. Therefore, if the size of the MOST52 is set to an appropriate value, the voltage of the node N50 drops. When the voltage at node N50 drops, MO
The impedance between the source and drain of ST23 becomes high. Then, from the input signal V1 side, the bootstrap circuit 2
It is suppressed that the capacitor 24 and the MOST21 therein are charged with electric charge, which suppresses the bootstrap node N3 from becoming a high voltage and the waveform of the output signal V20 from becoming steeper.

以上、第1,第２発明の実施例の出力回路について説明し
たが、第1,第２発明の要旨を逸脱することなく、遅延回
路１、ブートストラップ回路２、出力段３、検出回路4
0、及び電圧制御回路50の各回路構成を種々変形するこ
とが可能である。Although the output circuits of the first and second inventions have been described above, the delay circuit 1, the bootstrap circuit 2, the output stage 3, the detection circuit 4 can be performed without departing from the gist of the first and second inventions.
It is possible to modify each circuit configuration of 0 and the voltage control circuit 50 in various ways.

応用例 第８図は、上記第１発明に係る実施例の出力回路を用い
た応用例を示すもので、集積回路（例えば、メモリ素子
の周辺駆動回路）における出力バッファの回路図であ
る。また、第９図は、第８図中の回路各部の信号波形図
である。Application Example FIG. 8 shows an application example using the output circuit of the embodiment according to the first invention, and is a circuit diagram of an output buffer in an integrated circuit (for example, a peripheral drive circuit of a memory device). Further, FIG. 9 is a signal waveform diagram of each part of the circuit in FIG.

第８図において、回路101は第１図の回路、回路102は第
６図（ａ）の回路である。この回路101,102の入力信号V
A,VBのうち、VAは第１図及び第６図（ａ）の入力信号V1
に、VBは同図のリセット信号RSにそれぞれ相当し、両信
号VA,VBとも集積回路内部で生成される。また、回路101
の出力ノードN101が第１図中の出力信号V20側部分、回
路102の出力側ノードN102が第６図（ａ）中の出力信号V
20側部分にそれぞれ相当する。各ノードN101,N102から
出力される信号は、電源電圧VDDとアース間に直列接続
されたエンハンスメント型MOST103,104の各ゲートにそ
れぞれ与えられる。MOST103,104の接続部分には、負荷
容量105及び外部出力端子106が接続され、この外部出力
端子106から出力信号VCが出力される構成になってい
る。In FIG. 8, the circuit 101 is the circuit of FIG. 1, and the circuit 102 is the circuit of FIG. 6 (a). Input signal V of this circuit 101, 102
Of A and VB, VA is the input signal V1 in FIGS. 1 and 6 (a).
In addition, VB corresponds to the reset signal RS in the figure, and both signals VA and VB are generated inside the integrated circuit. Also, the circuit 101
The output node N101 of FIG. 1 is the output signal V20 side portion of FIG. 1, and the output side node N102 of the circuit 102 is the output signal V20 of FIG. 6 (a).
Corresponds to the 20 side part respectively. The signals output from the nodes N101 and N102 are applied to the gates of enhancement type MOSTs 103 and 104 connected in series between the power supply voltage VDD and the ground. A load capacitance 105 and an external output terminal 106 are connected to the connection portion of the MOSTs 103 and 104, and an output signal VC is output from the external output terminal 106.

以上のように構成される出力バッファの動作を、第９図
を参照しつつ説明する。The operation of the output buffer configured as described above will be described with reference to FIG.

まず、時刻T101において、入力信号VAが接地電位から電
源電圧VDDへ、入力信号VBが電源電圧VDDから接地電位へ
それぞれ変化すると、ノードN102の電圧は、電源電圧VD
D近傍の電圧102から接地電位へ変化する。ノードN101の
電圧は、多少の遅延を持って時刻T102時に、接地電位か
ら電源電圧近傍の電圧V101まで上昇する。すると、時刻
T102時において、出力信号VCが負荷容量105を充電しつ
つ“L"レベルから“H"レベルへと上昇していく。First, at time T101, when the input signal VA changes from the ground potential to the power supply voltage VDD and the input signal VB changes from the power supply voltage VDD to the ground potential, the voltage of the node N102 changes to the power supply voltage VD.
The voltage 102 near D changes to the ground potential. The voltage of the node N101 increases from the ground potential to the voltage V101 near the power supply voltage at time T102 with some delay. Then the time
At T102, the output signal VC rises from “L” level to “H” level while charging the load capacitance 105.

次に、時刻T103において、入力信号VAが電源電圧VDDか
ら接地電位へ、入力信号VBが接地電位から電源電圧VDD
へそれぞれ変化すると、ノードN101の電圧は、電圧101
から接地電位へ変化する。ノードN102の電圧は、多少の
遅延をもって時刻T104時に、接地電位から電圧V102へ上
昇する。そのため、出力信号VCは時刻T104時に“H"レベ
ルから“L"レベルへと下降していく。ここで、“H",
“L"レベルは、一般に規定で定められている。Next, at time T103, the input signal VA changes from the power supply voltage VDD to the ground potential, and the input signal VB changes from the ground potential to the power supply voltage VDD.
Change to node 101
To ground potential. The voltage of the node N102 rises from the ground potential to the voltage V102 at time T104 with some delay. Therefore, the output signal VC drops from "H" level to "L" level at time T104. Where “H”,
The “L” level is generally defined by regulation.

以上のように、この出力バッファによれば、定格電源電
圧の下限では、ブートストラップ回路の駆動能力によ
り、ノードN101及びN102の電圧が接地電位から電源電圧
VDDまでの振幅一杯に高速で遷移し、出力信号VCも高速
で変化する。しかし、電源電圧VDDが高くなったとき
は、ノードN101及びN102における電圧の波形変化の傾き
が急峻になるのを抑制され、しかも“H"レベルの電圧上
昇も抑制されて、出力信号VCがより高速に変化するのを
緩和する。出力信号VCがあまり高速に遷移すると、負荷
容量105の充放電電流により、電源線及び接地線が変動
して誤動作の原因になる。この出力回路である出力バッ
ファは、高速性を維持しつつ、誤動作の原因となる雑音
信号の発生を防止している。As described above, according to this output buffer, at the lower limit of the rated power supply voltage, the voltage of the nodes N101 and N102 changes from the ground potential to the power supply voltage due to the drive capability of the bootstrap circuit.
The amplitude transitions to VDD as fast as possible, and the output signal VC also changes at high speed. However, when the power supply voltage VDD becomes high, the steepness of the slope of the voltage waveform change at the nodes N101 and N102 is suppressed, and the "H" level voltage rise is also suppressed, so that the output signal VC becomes more It alleviates fast changes. If the output signal VC transitions too fast, the charge / discharge current of the load capacitance 105 causes fluctuations in the power supply line and the ground line, which causes malfunction. The output buffer, which is the output circuit, prevents generation of a noise signal that causes a malfunction while maintaining high speed.

（発明の効果） 以上詳細に説明したように、第1,第２の発明によれば、
検知手段により、出力信号または入力信号の波形の傾き
を検知して出力トランジスタのゲート電極に与えられる
電圧を低下させるようにしたので、ブートストラップ回
路の出力の電圧上昇を一定値に抑えて回路素子の特性劣
化を防止し、さらに出力波形の急峻化の抑制により、雑
音の発生を防止できる。(Effects of the Invention) As described in detail above, according to the first and second inventions,
Since the detection means detects the inclination of the waveform of the output signal or the input signal to lower the voltage applied to the gate electrode of the output transistor, the voltage rise of the output of the bootstrap circuit is suppressed to a constant value and the circuit element is suppressed. It is possible to prevent the generation of noise by preventing the deterioration of the characteristics of 1. and suppressing the steepening of the output waveform.

【図面の簡単な説明】[Brief description of drawings]

第１図は第１発明の第１の実施例を示す出力回路の回路
図、第２図は第２発明の第１の実施例を示す出力回路の
回路図、第３図は従来の出力回路の回路図、第４図は第
３図中の回路各部の信号波形図、第５図（ａ），（ｂ）
は第１図中の回路各部の信号波形図、第６図（ａ），
（ｂ）は第１発明の第２の実施例を示す出力回路の回路
図、第７図は第２発明の第２の実施例を示す出力回路の
回路図、第８図は第１発明の応用例を示す出力バッファ
の回路図、第９図は第８図中の回路各部の信号波形図で
ある。 １……遅延回路、２……ブートストラップ回路、３……
出力段、40……検出回路、41,42……微分回路、50……
電圧制御回路、51……トランジスタ、60……遅延回路・
ブートストラップ回路・出力段、N1……第１の出力信号
を出すノード、N3……第２の出力信号を出すノード、RS
……リセット信号（第２の入力信号）、V1……入力信号
（第１の入力信号）、V20……出力信号（第３の出力信
号）。FIG. 1 is a circuit diagram of an output circuit showing a first embodiment of the first invention, FIG. 2 is a circuit diagram of an output circuit showing the first embodiment of the second invention, and FIG. 3 is a conventional output circuit. FIG. 4, FIG. 4 is a signal waveform diagram of each part of the circuit in FIG. 3, and FIG. 5 (a), (b)
Is a signal waveform diagram of each part of the circuit in FIG. 1, FIG. 6 (a),
(B) is a circuit diagram of an output circuit showing a second embodiment of the first invention, FIG. 7 is a circuit diagram of an output circuit showing the second embodiment of the second invention, and FIG. 8 is a circuit diagram of the first invention. A circuit diagram of an output buffer showing an application example, and FIG. 9 is a signal waveform diagram of each part of the circuit in FIG. 1 ... Delay circuit, 2 ... Bootstrap circuit, 3 ...
Output stage, 40 ... Detection circuit, 41, 42 ... Differentiation circuit, 50 ...
Voltage control circuit, 51 ... Transistor, 60 ... Delay circuit
Bootstrap circuit / output stage, N1 ... node that outputs the first output signal, N3 ... node that outputs the second output signal, RS
...... Reset signal (second input signal), V1 …… Input signal (first input signal), V20 …… Output signal (third output signal).

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】ゲート電極、電源電圧が与えられる第１電
極、及び出力ノードに接続された第２電極を有する出力
トランジスタを有し、該出力トランジスタがオン状態と
なることにより低電位レベルから高電位レベルへ変位す
る出力信号を該出力ノードより出力する出力段と、 入力信号に応答し、前記電源電圧よりも高いレベルに昇
圧された所定電圧を前記ゲート電極に与えるブートスト
ラップ回路と、 前記出力信号が低電位レベルから高電位レベルへ急激に
変位したとき該出力信号の波形の傾きを検知し、この傾
きに応じて前記ゲート電極に与えられる電圧を低下させ
ることにより前記所定電圧に制御する検知手段とを、 備えたことを特徴とする出力回路。1. An output transistor having a gate electrode, a first electrode to which a power supply voltage is applied, and a second electrode connected to an output node, the output transistor being turned on to change from a low potential level to a high potential level. An output stage that outputs an output signal that shifts to a potential level from the output node; a bootstrap circuit that responds to the input signal and applies a predetermined voltage boosted to a level higher than the power supply voltage to the gate electrode; Detecting the slope of the waveform of the output signal when the signal is rapidly changed from the low potential level to the high potential level, and controlling the voltage to the predetermined voltage by lowering the voltage applied to the gate electrode according to the slope. And an output circuit. 【請求項２】前記検知手段は、 前記出力ノードに接続され、前記出力信号が低電位レベ
ルから高電位レベルへ急激に変位したとき、該出力信号
の波形の傾きを検知し、この傾きに応じた検知信号を出
力する微分回路と、 前記微分回路及び前記ブートストラップ回路に接続さ
れ、前記検知信号に応答して前記ゲート電極に与えられ
る電圧を低下させることにより、前記ゲート電極に与え
られる電圧を前記所定電圧に制御する電圧制御回路と
を、 有することを特徴とする特許請求の範囲第１項記載の出
力回路。2. The detecting means is connected to the output node, detects a slope of a waveform of the output signal when the output signal is rapidly displaced from a low potential level to a high potential level, and responds to the slope. A differential circuit for outputting a detection signal, and a voltage applied to the gate electrode by reducing the voltage applied to the gate electrode in response to the differential signal and the bootstrap circuit. The output circuit according to claim 1, further comprising: a voltage control circuit that controls the voltage to the predetermined voltage. 【請求項３】ゲート電極、電源電圧が与えられる第１電
極、及び出力ノードに接続された第２電極を有する出力
トランジスタと、 第１電位レベルから第２電位レベルへ変位する入力信号
に応答し、前記電源電圧よりも高いレベルに昇圧された
所定電圧を前記ゲート電極に与えるブートストラップ回
路と、 前記入力信号が第１電位レベルから第２電位レベルへ変
位したとき該入力信号の波形の傾きを検知し、この傾き
に応じて前記ゲート電極に与えられる電圧を低下させる
ことにより前記所定電圧に制御する検知手段とを、 備えたことを特徴とする出力回路。3. An output transistor having a gate electrode, a first electrode supplied with a power supply voltage, and a second electrode connected to an output node, and an output transistor responsive to an input signal displacing from a first potential level to a second potential level. A bootstrap circuit for applying a predetermined voltage boosted to a level higher than the power supply voltage to the gate electrode, and a slope of a waveform of the input signal when the input signal is displaced from a first potential level to a second potential level. An output circuit comprising: a detection unit that detects the voltage and controls the voltage applied to the gate electrode to the predetermined voltage by decreasing the voltage according to the inclination. 【請求項４】前記検知手段は、 前記出力ノードに接続され、前記入力信号が第１電位レ
ベルから第２電位レベルへ変位したとき該入力信号の波
形の傾きを検知し、この傾きに応じた検知信号を出力す
る微分回路と、 前記微分回路及び前記ブートストラップ回路に接続さ
れ、前記検知信号に応答して前記ゲート電極に与えられ
る電圧を低下させることにより、前記ゲート電極に与え
られる電圧を前記所定電圧に制御する電圧制御回路と
を、 有することを特徴とする特許請求の範囲第３項記載の出
力回路。4. The detecting means is connected to the output node, detects a slope of a waveform of the input signal when the input signal is displaced from a first potential level to a second potential level, and responds to the slope. A differentiating circuit that outputs a detection signal, and a voltage that is connected to the differentiating circuit and the bootstrap circuit and is applied to the gate electrode by lowering the voltage applied to the gate electrode in response to the detection signal. An output circuit according to claim 3, further comprising: a voltage control circuit for controlling the voltage to a predetermined voltage.