JP2635915B2 - Output buffer circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】この発明は、半導体集積回路に設
けられ、内部デ―タを外部に出力する出力バッファ回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit provided in a semiconductor integrated circuit for outputting internal data to the outside.
【0002】[0002]
【従来の技術】半導体集積回路では、その出力によって
外部に存在する大きな容量、例えば 100pF程度の負荷
容量を駆動する必要がある。このため、半導体集積回路
の内部デ―タを外部に出力する出力バッファ回路では、
このような大きな負荷容量を充分に駆動することができ
るように、出力段のトランジスタの電流駆動能力を極め
て大きく設定している。2. Description of the Related Art In a semiconductor integrated circuit, it is necessary to drive a large external capacitance, for example, a load capacitance of about 100 pF, by its output. Therefore, in an output buffer circuit that outputs internal data of a semiconductor integrated circuit to the outside,
In order to sufficiently drive such a large load capacitance, the current driving capability of the transistor in the output stage is set to be extremely large.
【0003】図7は従来の出力バッファ回路の構成を示
す回路図である。集積回路内部で形成されたデ―タDou
t ′は出力バッファ回路の入力ノ―ド11に供給される。
この出力バッファ回路を動作させる期間では制御信号O
D1が“L”レベルもしくは制御信号OD2が“H”レ
ベルに設定される。制御信号OD1が“L”レベルに設
定されるとPチャネルMOSトランジスタ(以下、Pト
ランジスタと称する)12がオン、NチャネルMOSトラ
ンジスタ(以下、Nトランジスタと称する)13がオフと
なり、ノ―ド11に供給されたデ―タDout ′はPトラン
ジスタ14とNトランジスタ15とからなるインバ―タ及び
Pトランジスタ16とNトランジスタ17とからなるインバ
―タを順次介して、出力段のPトランジスタ18のゲ―ト
に供給される。FIG. 7 is a circuit diagram showing a configuration of a conventional output buffer circuit. Data Dou formed inside the integrated circuit
t 'is supplied to the input node 11 of the output buffer circuit.
During the period when this output buffer circuit is operated, the control signal O
D1 is set at "L" level or control signal OD2 is set at "H" level. When the control signal OD1 is set to the "L" level, the P-channel MOS transistor (hereinafter referred to as P-transistor) 12 is turned on, the N-channel MOS transistor (hereinafter referred to as N-transistor) 13 is turned off, and the node 11 is turned off. The data Dout 'supplied to the gate of the output stage P-transistor 18 is sequentially passed through an inverter comprising a P-transistor 14 and an N-transistor 15 and an inverter comprising a P-transistor 16 and an N-transistor 17. -To be supplied to
【0004】他方、制御信号OD2が“H”レベルに設
定されたときはNトランジスタ19がオンし、Pトランジ
スタ20がオフすることにより、ノ―ド11に供給されたデ
―タDout ′はPトランジスタ21とNトランジスタ22と
からなるインバ―タ及びPトランジスタ23とNトランジ
スタ24とからなるインバ―タを順次介して、出力段のN
トランジスタ25のゲ―トに供給される。On the other hand, when the control signal OD2 is set to the "H" level, the N-transistor 19 is turned on and the P-transistor 20 is turned off, so that the data Dout 'supplied to the node 11 becomes P-d. Through an inverter composed of a transistor 21 and an N transistor 22 and an inverter composed of a P transistor 23 and an N transistor 24, N
It is supplied to the gate of transistor 25.
【0005】ここで、出力段のトランジスタ18、25の各
ソ―スは正極性の電源電圧VDDのノ―ド、ア―ス電圧V
SSのノ―ドにそれぞれ接続され、ドレインは共に出力ノ
―ド(出力端子)26に接続されている。Here, the sources of the transistors 18 and 25 in the output stage are connected to the node of the positive power supply voltage VDD and the ground voltage V.
The drains are connected to output nodes (output terminals) 26, respectively.
【0006】このような出力バッファ回路では、入力ノ
―ド11に供給される内部デ―タDout ′のレベルに応じ
て出力段のトランジスタ18、25のいずれか一方がオン
し、このオンしているトランジスタを介して、出力ノ―
ド26に接続された負荷容量27が電源電圧VDDで充電され
るかもしくはア―ス電圧VSSに放電される。In such an output buffer circuit, one of the transistors 18 and 25 in the output stage is turned on in accordance with the level of the internal data Dout 'supplied to the input node 11, and this output is turned on. Output transistor
The load capacitance 27 connected to the node 26 is charged with the power supply voltage VDD or discharged to the ground voltage VSS.
【0007】ところで、上記負荷容量27を大きな電流で
充、放電して出力ノ―ド26のデ―タDout の立ち上がり
及び立ち下がりを急峻にするために、トランジスタ18、
25の素子寸法、例えばチャネル幅Wが大きくされ、それ
ぞれのコンダクタンスが大きく設定されている。By the way, in order to charge and discharge the load capacitance 27 with a large current and make the rise and fall of the data Dout of the output node 26 steep, the transistor 18
The element size of 25, for example, the channel width W is increased, and the conductance of each element is set large.
【0008】上記構成でなる出力バッファ回路を備えた
半導体集積回路、いわゆるICをシステムに組込む場
合、電源電圧VDDとア―ス電圧VSSは図示のようにそれ
ぞれ電源装置30から配線を介して出力バッファ回路に供
給される。このため、VDDとVSSの配線に存在するイン
ダクタンス31、32の影響により、これらの配線に大きな
電流が流れると電源電圧VDD、VSSに大きな電位変動が
発生する。すなわち、これらの配線に存在するインダク
タンス成分をLとし、配線に流れる電流の時間的変化の
割合をdi/dtとすると、配線には次の式で与えられ
るような電位変化ΔVが生じる。When a semiconductor integrated circuit provided with an output buffer circuit having the above configuration, that is, an integrated circuit (IC) is incorporated in a system, the power supply voltage VDD and the ground voltage VSS are output from the power supply device 30 via wires as shown in FIG. Supplied to the circuit. Therefore, when a large current flows through these wirings due to the effects of the inductances 31 and 32 existing in the wirings of VDD and VSS, large potential fluctuations occur in the power supply voltages VDD and VSS. That is, assuming that an inductance component existing in these wirings is L and a rate of a temporal change of a current flowing through the wirings is di / dt, a potential change ΔV as given by the following equation occurs in the wirings.
【0009】ΔV=L・(di/dt) … 1 図8は上記出力バッファ回路における各ノ―ドの電圧、
電流波形を示す波形図である。図8において、Vaは出
力段のPトランジスタ18のゲ―トノ―ドaの電圧波形、
VbはNトランジスタ25のゲ―トノ―ドbの電圧波形、
IsはPトランジスタ18のドレイン電流波形、ItはN
トランジスタ25のドレイン電流波形である。ΔV = L · (di / dt) 1 FIG. 8 shows the voltage of each node in the output buffer circuit,
FIG. 4 is a waveform diagram showing a current waveform. In FIG. 8, Va is a voltage waveform of the gate node a of the P transistor 18 in the output stage,
Vb is the voltage waveform of the gate node b of the N transistor 25,
Is is the drain current waveform of the P transistor 18, and It is N
9 shows a drain current waveform of the transistor 25.
【0010】図示のように、内部デ―タDout ′のレベ
ルが変化した後に、トランジスタ18、25のゲ―ト電圧V
a、Vbが変化し、トランジスタ18、25がスイッチング
動作する。この結果、Pトランジスタ18のドレイン電流
IsもしくはNトランジスタ25のドレイン電流Itが流
れ、この電流によって電圧VDD、VSSに電位変動が生じ
る。As shown, after the level of the internal data Dout 'changes, the gate voltage V
a and Vb change, and the transistors 18 and 25 perform a switching operation. As a result, the drain current Is of the P transistor 18 or the drain current It of the N transistor 25 flows, and this current causes potential fluctuations in the voltages VDD and VSS.
【0011】このように出力バッファ回路からデ―タが
出力されるとき、出力段に大きな電流が流れることによ
り、IC内部で電源電圧VDD、VSSに電位変動が生じ
る。そして、この電位変動によりICに誤動作が引き起
こされる。As described above, when data is output from the output buffer circuit, a large current flows in the output stage, causing a potential change in the power supply voltages VDD and VSS inside the IC. Then, this potential fluctuation causes a malfunction in the IC.
【0012】負荷容量に対する充、放電電流で引き起こ
される誤動作は、ICが高速性を要求され、より短時間
で負荷容量の充、放電を行なう必要がある場合、より大
きな電流を流す必要があるため、益々起り易くなる。A malfunction caused by charging / discharging current with respect to the load capacity is required because an IC is required to have a high speed, and when charging / discharging of the load capacity needs to be performed in a shorter time, a larger current needs to flow. More likely to occur.
【0013】このような誤動作が引き起こされるメカニ
ズムは次のようなものである。VDD、VSSの電位変動は
デ―タを外部に出力しているICの内部で生じている。
このICのデ―タ入力部すなわち図示しない入力バッフ
ァ回路は他のICから供給されるデ―タを内部に取り込
んでいる。従って、デ―タを出力しているIC内部での
電圧VDD、VSSが変動してもそのICに対する入力デ―
タのレベルは変化しない。そして、このことが誤動作の
原因となるものである。The mechanism causing such a malfunction is as follows. The fluctuations in the potentials of VDD and VSS occur inside an IC that outputs data to the outside.
A data input section of this IC, that is, an input buffer circuit (not shown) takes in data supplied from another IC. Therefore, even if the voltages VDD and VSS inside the IC that outputs data fluctuate, the input data to the IC changes.
Data level does not change. This causes a malfunction.
【0014】例えば、入力デ―タとして“L”レベルが
供給されているとする。このとき、このデ―タが供給さ
れているICの電圧VSSが負極性の方向に変化すると、
この電圧VSSを基準電位としているこのIC内部の入力
バッファ回路は、この“L”レベルの入力デ―タを
“H”レベルとみなしてしまうことがある。すなわち、
VSSが負極性の方向に変化するため、入力デ―タの
“L”レベルとVSSとの電位差が大きくなり、VSSを基
準にして考えると相対的に入力デ―タの“L”レベル電
位が上昇したことになる。このため、入力バッファ回路
は入力デ―タが“L”レベルであるにもかかわらず、こ
れを“H”レベルとして読み取り、内部に伝達してしま
う。これによりICが誤動作する。また、反対に電圧V
SSが正極性の方向に変化したとき、入力バッファ回路は
“H”レベルの入力デ―タを“L”レベルとみなしてし
まうことがある。このような誤動作はメモリセルから読
み出された中間電位が供給されるセンスアンプ回路等で
も発生する。For example, it is assumed that "L" level is supplied as input data. At this time, when the voltage VSS of the IC to which the data is supplied changes in the negative direction,
The input buffer circuit inside the IC which uses this voltage VSS as a reference potential may regard this "L" level input data as "H" level. That is,
Since VSS changes in the direction of the negative polarity, the potential difference between the "L" level of the input data and VSS becomes large, and the "L" level potential of the input data becomes relatively relative to VSS. It has risen. For this reason, even though the input data is at the "L" level, the input buffer circuit reads this as "H" level and transmits it internally. This causes the IC to malfunction. On the contrary, the voltage V
When SS changes in the direction of positive polarity, the input buffer circuit may regard input data at "H" level as "L" level. Such a malfunction also occurs in a sense amplifier circuit or the like to which an intermediate potential read from a memory cell is supplied.
【0015】ところで、このような出力バッファ回路が
設けられているICに対し、例えばCMOS−ICから
の出力デ―タが供給される場合、この入力デ―タの
“H”レベルはPトランジスタによって充電されるため
に電源電圧VDDとほぼ同じレベルに達する。このことか
ら、入力デ―タとして“H”レベルが供給されていると
きに出力バッファ回路内でア―ス電圧VSSが正極性の方
向に変動しても、入力デ―タの“H”レベルは、変動し
ているア―ス電圧VSSよりも充分に高いために入力バッ
ファ回路等で誤動作が引き起こされる可能性は低い。When output data from, for example, a CMOS-IC is supplied to an IC provided with such an output buffer circuit, the "H" level of the input data is set by a P transistor. Since the battery is charged, it reaches almost the same level as the power supply voltage VDD. Therefore, even if the ground voltage VSS fluctuates in the positive polarity direction in the output buffer circuit when the "H" level is supplied as the input data, the "H" level of the input data is changed. Is sufficiently higher than the fluctuating ground voltage VSS, so that it is unlikely that a malfunction occurs in the input buffer circuit or the like.
【0016】他方、入力デ―タの“L”レベルはNトラ
ンジスタによって放電されるため、ア―ス電圧VSSとほ
ぼ同じレベルに達する。しかし、TTL−ICの出力で
駆動される場合、TTL出力の“H”レベルは 3.5V程
度までしか出力されない。また、その“L”レベルは0.
25V程度である。当然ながら、CMOS−IC、TTL
−ICの両方の入力に対して動作しなければならない。
そのため、一般に入力バッファ回路の回路閾値電圧は
1.5V程度に設定されており、CMOS−ICを使用し
たとしても“L”レベルの入力デ―タが供給されている
ときにア―ス電圧VSSが負極性の方向に変動すると、入
力デ―タの“L”レベルとア―ス電圧VSSとの間の電位
差が大きくなり、入力バッファ回路等で誤動作が引き起
こされる可能性が高くなる。On the other hand, since the "L" level of the input data is discharged by the N transistor, it reaches almost the same level as the earth voltage VSS. However, when driven by the output of the TTL-IC, the "H" level of the TTL output is output only up to about 3.5V. The “L” level is 0.
It is about 25V. Naturally, CMOS-IC, TTL
It must operate on both inputs of the IC.
Therefore, the circuit threshold voltage of the input buffer circuit is generally
It is set to about 1.5 V. Even if a CMOS-IC is used, if the ground voltage VSS fluctuates in the negative direction while input data at the "L" level is supplied, the input data The potential difference between the "L" level of the data and the ground voltage VSS increases, and the possibility of malfunctions occurring in the input buffer circuit or the like increases.
【0017】[0017]
【発明が解決しようとする課題】このように従来の出力
バッファ回路では、出力デ―タのレベルが変化する際に
高電位側電源電圧及び低電位側ア―ス電圧に電位変動が
起り、特にア―ス電圧の電位変動によって他の回路に誤
動作が引き起こされるという問題がある。As described above, in the conventional output buffer circuit, when the level of the output data changes, a potential change occurs in the high-potential power supply voltage and the low-potential earth voltage. There is a problem that a malfunction of another circuit is caused by the potential fluctuation of the earth voltage.
【0018】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力デ―タのレベル変
化に伴う電源電位の変動を抑制することができる出力バ
ッファ回路を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an output buffer circuit capable of suppressing a change in power supply potential due to a change in the level of output data. It is in.
【0019】[0019]
【課題を解決するための手段】この発明の出力バッファ
回路は、集積回路内部のデータを該集積回路の外部に出
力するために、出力端子と第1の電源電位供給端との間
に接続され、上記データが第1の論理レベルのときに上
記出力端子を上記第1の電源電位に向けて充電する第1
のMOSトランジスタと、上記データに応答して上記第
1のMOSトランジスタのゲート電位を制御する第1の
制御手段と、上記出力端子と第2の電源電位供給端との
間に接続され、上記データが第2の論理レベルのときに
上記出力端子を上記第2の電源電位に向けて放電する第
2のMOSトランジスタと、上記データに応答して上記
第2のMOSトランジスタのゲート電位を制御する第2
の制御手段とを具備した出力バッファ回路において、上
記第2の制御手段は上記第1の制御手段とは独立して設
けられ、この第2の制御手段は、一端が上記第2のMO
Sトランジスタのゲートに接続された抵抗性素子と、上
記抵抗性素子の他端にドレインが接続され、ソースが上
記第1の電源電位供給端に接続され、ゲートが上記デー
タに応答して制御される第3のMOSトランジスタとを
含み、上記データが第2の論理レベルのときに上記出力
端子の放電の初期の段階での放電を素早くして上記デー
タを素早く出力させかつ上記出力端子に存在する容量を
放電するときの電源電位の変動を小さく抑えるために上
記抵抗性素子を通して上記第2のMOSトランジスタの
ゲートを充電し、また上記抵抗性素子を通して上記第2
のMOSトランジスタのゲートを充電する際には上記抵
抗性素子を通して流れる電流が初期の段階では多くな
り、その後は順次減少するようにして充電されるように
構成されていることを特徴とする。An output buffer circuit according to the present invention is connected between an output terminal and a first power supply potential supply terminal to output data inside the integrated circuit to the outside of the integrated circuit. A first charge for charging the output terminal toward the first power supply potential when the data is at a first logic level;
A MOS transistor, first control means for controlling a gate potential of the first MOS transistor in response to the data, and a first power supply potential supply terminal connected between the output terminal and a second power supply potential supply terminal. A second MOS transistor that discharges the output terminal toward the second power supply potential when is at a second logic level, and a second MOS transistor that controls a gate potential of the second MOS transistor in response to the data. 2
In the output buffer circuit having the second control means, the second control means is provided independently of the first control means, and the second control means has one end connected to the second MO.
A resistive element connected to the gate of the S transistor; a drain connected to the other end of the resistive element; a source connected to the first power supply terminal; and a gate controlled in response to the data. A third MOS transistor, wherein when the data is at the second logic level, the output terminal is quickly discharged at an early stage of discharging to output the data quickly and is present at the output terminal. The gate of the second MOS transistor is charged through the resistive element in order to suppress the fluctuation of the power supply potential when discharging the capacitance, and the second transistor is charged through the resistive element.
When the gate of the MOS transistor is charged, the current flowing through the resistive element increases in the initial stage, and thereafter decreases so as to be charged.
【0020】[0020]
【作用】出力段に設けられた第2のMOSトランジスタ
のゲ―トを第1の電源電位に設定するための第3のMO
Sトランジスタと第2のMOSトランジスタのゲ―トと
の間に抵抗性素子を接続することによって第3のMOS
トランジスタのオン電流を制御し、これにより出力端子
におけるデ―タの変化速度を遅らせることなくdi/d
tの値が軽減されて、電源電位の変動が抑制される。The third MO for setting the gate of the second MOS transistor provided in the output stage to the first power supply potential.
The third MOS transistor is connected by connecting a resistive element between the S transistor and the gate of the second MOS transistor.
The on-state current of the transistor is controlled so that di / d without delaying the rate of change of data at the output terminal.
The value of t is reduced, and the fluctuation of the power supply potential is suppressed.
【0021】[0021]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図1はこの発明に係る出力バッファ回路の
構成を示す回路図である。集積回路内部で形成されたデ
―タDout ′は出力バッファ回路の入力ノ―ド11に供給
される。この入力ノ―ド11のデ―タDout ′は、Pトラ
ンジスタ12,14及びNトランジスタ13,15からなるNO
Rゲ―ト回路G1と、Pトランジスタ20,21及びNトラ
ンジスタ19,22からなるNANDゲ―ト回路G2に供給
される。上記NORゲ―ト回路G1には制御信号OD1
が、上記NANDゲ―ト回路G2には制御信号OD2が
それぞれ供給される。上記NORゲ―ト回路G1の出力
はPトランジスタ16及びNトランジスタ17からなるCM
OSインバ―タIN1に、上記NANDゲ―ト回路G2
の出力はPトランジスタ23及びNトランジスタ24からな
るCMOSインバ―タIN2にそれぞれ供給される。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of an output buffer circuit according to the present invention. The data Dout 'formed inside the integrated circuit is supplied to the input node 11 of the output buffer circuit. The data Dout 'of the input node 11 is composed of P transistors 12 and 14 and N transistors 13 and 15.
It is supplied to an R gate circuit G1 and a NAND gate circuit G2 comprising P transistors 20, 21 and N transistors 19, 22. The control signal OD1 is supplied to the NOR gate circuit G1.
However, a control signal OD2 is supplied to the NAND gate circuit G2. The output of the NOR gate circuit G1 is a CM comprising a P transistor 16 and an N transistor 17.
The above-mentioned NAND gate circuit G2 is connected to the OS inverter IN1.
Is supplied to a CMOS inverter IN2 comprising a P-transistor 23 and an N-transistor 24.
【0022】上記インバ―タIN1の出力は出力段のP
トランジスタ18のゲ―トに、上記インバ―タIN2の出
力は出力段のNトランジスタ25のゲ―トにそれぞれ供給
される。出力段のPトランジスタ18のソ―スは電源電圧
VDDのノ―ドに、ドレインは出力ノ―ド26にそれぞれ接
続されている。また、出力段のNトランジスタ25のソ―
スはア―ス電圧VSSのノ―ドに、ドレインは出力ノ―ド
26にそれぞれ接続されている。上記出力ノ―ド26には負
荷容量27が接続されている。The output of the inverter IN1 is P at the output stage.
The output of the inverter IN2 is supplied to the gate of the transistor 18 and the gate of the N-transistor 25 in the output stage. The source of the P transistor 18 in the output stage is connected to the node of the power supply voltage VDD, and the drain is connected to the output node 26. Also, the source of the N-transistor 25 in the output stage is
Is the node of the ground voltage VSS, and the drain is the output node.
26 are connected respectively. The output node 26 is connected to a load capacitor 27.
【0023】さらにこの実施例回路では、上記CMOS
インバ―タIN2内のPトランジスタ23のドレインと出
力段のNトランジスタ25のゲ―トとの間に抵抗性素子と
しての抵抗28が接続されている。この抵抗28が接続され
たことにより、Pトランジスタ23の素子サイズは従来回
路の対応するPトランジスタ23の素子サイズよりも充分
に大きく設定される。Further, in the circuit of this embodiment, the CMOS
A resistor 28 as a resistive element is connected between the drain of the P transistor 23 in the inverter IN2 and the gate of the N transistor 25 in the output stage. Due to the connection of the resistor 28, the element size of the P transistor 23 is set sufficiently larger than the corresponding element size of the P transistor 23 in the conventional circuit.
【0024】また、図1において、30は電源装置であ
り、31,32はVDDとVSSの配線に存在するインダクタン
スである。この実施例回路の場合、上記負荷容量27を大
きな電流で充、放電し、出力ノ―ド26から出力すべきデ
―タDout の立ち上がり及び立ち下がりを急峻にするた
めに、トランジスタ18、25の素子寸法、例えばチャネル
幅Wが大きくされ、それぞれのコンダクタンスが大きく
設定されている。In FIG. 1, reference numeral 30 denotes a power supply, and reference numerals 31 and 32 denote inductances existing in the VDD and VSS wirings. In the case of the circuit of this embodiment, the load capacitance 27 is charged and discharged with a large current, and the rising and falling of the data Dout to be output from the output node 26 are sharpened. The element size, for example, the channel width W is increased, and the conductance of each element is set large.
【0025】上記構成でなる回路の基本的な動作は従来
と同様である。すなわち、制御信号OD1が“L”レベ
ルに設定されているとき、ノ―ド11に“L”レベルのデ
―タDout ′が供給されると、NORゲ―ト回路G1の
出力が“H”レベル、インバ―タIN1の出力が“L”
レベルとなる。このとき、出力段のPトランジスタ18が
オン状態になり、出力ノ―ド26に接続された負荷容量27
が電源電圧VDDで充電され、出力デ―タDout は“H”
レベルに設定される。The basic operation of the circuit having the above configuration is the same as the conventional one. That is, when the control signal OD1 is set to the "L" level and the data Dout 'of the "L" level is supplied to the node 11, the output of the NOR gate circuit G1 becomes "H". Level, output of inverter IN1 is "L"
Level. At this time, the P transistor 18 in the output stage is turned on, and the load capacitance 27 connected to the output node 26 is turned on.
Is charged with the power supply voltage VDD, and the output data Dout is “H”.
Set to level.
【0026】他方、制御信号OD2が“H”レベルに設
定されているときにノ―ド11に“H”レベルのデ―タD
out ′が供給されると、NANDゲ―ト回路G2の出力
が“L”レベル、インバ―タIN2の出力が“H”レベ
ルとなる。このとき、出力段のNトランジスタ25がオン
状態になり、出力ノ―ド26に接続された負荷容量27はア
―ス電圧VSSに放電され、出力デ―タDout は“L”レ
ベルに設定される。On the other hand, when the control signal OD2 is set to the "H" level, the data D of the "H" level is applied to the node 11.
When out 'is supplied, the output of the NAND gate circuit G2 goes low and the output of the inverter IN2 goes high. At this time, the N transistor 25 in the output stage is turned on, the load capacitance 27 connected to the output node 26 is discharged to the ground voltage VSS, and the output data Dout is set to the "L" level. You.
【0027】いま、予め電源電圧VDDに充電されている
出力ノ―ド26を放電する場合を考える。放電の開始直
後、Nトランジスタ25のゲ―ト電圧は上昇していき、こ
のNトランジスタ25を介して出力ノ―ド26が放電され
る。このとき、出力ノ―ド26、すなわちNトランジスタ
25のドレイン電圧が、そのゲ―ト電圧に対して閾値電圧
分だけ低くなるまでは、Nトランジスタ25は飽和領域で
動作する。すなわち、放電の開始直後の所定期間は、ト
ランジスタ25が飽和領域で動作する。MOSトランジス
タが飽和領域で動作する時、ドレイン電流ID とドレイ
ン電圧VD との間には次のような式が成立することが一
般に良く知られている。Now, consider the case where the output node 26 which has been charged to the power supply voltage VDD in advance is discharged. Immediately after the start of the discharge, the gate voltage of the N-transistor 25 increases, and the output node 26 is discharged via the N-transistor 25. At this time, the output node 26, that is, the N transistor
Until the drain voltage of 25 becomes lower than its gate voltage by the threshold voltage, N-transistor 25 operates in the saturation region. That is, for a predetermined period immediately after the start of discharge, the transistor 25 operates in the saturation region. It is generally well known that the following equation holds between the drain current ID and the drain voltage VD when the MOS transistor operates in the saturation region.
【0028】 ID =1/2・β(VG −VT )2 … 2 (β=定数、VT =閾値電圧)すなわち、上記実施例回
路内の出力段のNトランジスタ25に流れるドレイン電流
ID の値はゲ―ト電圧VG の二乗に比例している。説明
を簡単にするため、トランジスタのゲ―ト電圧VG が近
似的に時間の一次関数で上昇したとする。このときVG
は、VG =a・tで表わすことができる(aは定数、t
は時間)。これを上記2式に代入し、時間tで微分する
と、dID /dtは次のようになる。ID = 1/2 · β (VG−VT) 2 ... 2 (β = constant, VT = threshold voltage) That is, the value of the drain current ID flowing to the N-transistor 25 in the output stage in the circuit of the above embodiment is It is proportional to the square of the gate voltage VG. For the sake of simplicity, it is assumed that the gate voltage VG of the transistor rises approximately as a linear function of time. At this time, VG
Can be expressed as VG = at (where a is a constant, t
Is time). Substituting this into the above two equations and differentiating with time t, dID / dt is as follows.
【0029】 dID /dt=β(a2 ・t−a・VT ) … 3 すなわち、時間tと共にdID /dtは増加していく。
ただし、実際にはゲ―ト電圧VG は時間の一次関数で上
昇するわけではなく、電源電圧以上にはならず、ある時
間で最大値をとることになる。そして、VG =a・tに
より、t=VG/aとなる。DID / dt = β (a 2 · ta · VT) 3 That is, dID / dt increases with time t.
However, actually, the gate voltage VG does not rise as a linear function of time, but does not become higher than the power supply voltage, and takes a maximum value in a certain time. Then, since VG = at, t = VG / a.
【0030】従って、上記3式にt=VG /aを代入す
れば、次の4式が得られる。 dID /dt=β(a・VG −a・VT ) =β・a(VG −VT ) … 4 この4式を図示したものが図2の特性図中の傾きがβ・
aの直線である。ゲ―ト電圧の上昇と共にdID /dt
が増加していき、VG −VT が図2中のAの値になった
とき、dID /dtはBの値になる。上記のように、V
G =a・tの関係で上昇したとき、VG −VT とdID
/dtの関係はβ・aの傾きを持つ直線で表わされる。
VG がaよりも大きな値を持って上昇したとすると、傾
きβ・aより上側の領域でdID /dtが変化する。a
より小さな値を持って上昇したとすると、傾きβ・aよ
り下側の領域でdID /dtが変化する。例えば、VG
=2a・tで上昇したとすると、図2中の傾きがβ・2
aの直線で変化し、VG −VT が図2中のAの値に達し
たときのdID /dtは2倍の値になる。ただし、Aに
達するまでの時間は、VG =a・tのときにはt=A/
aになるのに対し、VG =2a・tのときはt=A/2
aとなり、半分の時間に短縮される。Therefore, by substituting t = VG / a into the above three equations, the following four equations are obtained. dID / dt = β (a · VG−a · VT) = β · a (VG−VT) 4 This equation is shown in FIG.
a is a straight line. DID / dt with increasing gate voltage
Increases, and when VG-VT becomes the value of A in FIG. 2, dID / dt becomes the value of B. As mentioned above, V
When rising in the relation of G = at, VG-VT and dID
The relationship of / dt is represented by a straight line having a slope of β · a.
Assuming that VG rises with a value larger than a, dID / dt changes in a region above the slope β · a. a
If it rises with a smaller value, dID / dt changes in a region below the slope β · a. For example, VG
= 2a · t, the slope in FIG.
It changes along the straight line a, and when V G -V T reaches the value of A in FIG. 2, d ID / dt becomes twice the value. However, the time required to reach A is t = A / V when VG = at.
a, whereas when VG = 2a · t, t = A / 2
a, which is reduced to half the time.
【0031】VG =1/2・a・tで上昇したときは図
2中の傾きβ・1/2・aの直線で変化し、VG −VT
がAの値に達したときのdID /dtは半分に減少する
が、Aに達するまでの時間はt=2A/aとなり、2倍
も長くかかることになる。When the voltage rises at VG = 1 / 2.at, it changes along a straight line having a slope β.1 / 2.a in FIG.
When d reaches the value of A, dID / dt is reduced by half, but the time until it reaches A is t = 2 A / a, which is twice as long.
【0032】このように、傾きβ・aよりも上側をとれ
ばAに達するまでの時間は短くてすむが、dID /dt
は大きくなり、β・aよりも下側をとればdID /dt
は小さくてすむが、Aに達するまでの時間はより長くか
かることになる。As described above, if the angle is higher than the slope β · a, the time required to reach A can be short, but dID / dt
Becomes larger, and if it is lower than β · a, dID / dt
Is small, but it takes longer to reach A.
【0033】次に、図2中のC点で傾きが変化したとき
を考える。C点までは傾きがβ・2aで上昇し、C点以
降はβ・1/2・aの傾きで上昇する。この場合、VG
−VT がAの値に達したときのdID /dtは傾きβ・
aのときと等しくなり、β・aよりも上側を変化するの
で、Aに達するまでの時間は短くなる。すなわち、ゲ―
ト電圧の低いdID /dtの小さい領域ではゲ―ト電圧
の上昇速度を速め、dID /dtが大きい、ゲ―ト電圧
の高い領域ではゲ―ト電圧の上昇速度を遅くすれば、同
一のdID /dtを保ちながら充電速度を速くすること
ができる。Next, consider the case where the inclination changes at point C in FIG. The slope increases by β · 2a up to the point C, and increases by β · 1/2 · a after the point C. In this case, VG
DID / dt when -VT reaches the value of A is the slope β ·
Since it becomes equal to the case of a and changes above β · a, the time required to reach A is shortened. That is, gay
In the region where the gate voltage is low and dID / dt is small, the gate voltage rise speed is increased, and in the region where dID / dt is large and the gate voltage is high, the gate voltage rise speed is decreased, and the same dID is obtained. The charging speed can be increased while maintaining / dt.
【0034】これを実現したのが上記実施例回路であ
り、出力段のNトランジスタ25のゲ―トを駆動するCM
OSインバ―タIN2内のPトランジスタ23のドレイン
と出力段のNトランジスタ25のゲ―トとの間に抵抗28が
接続されている。このような構成のため、出力段のNト
ランジスタ25のゲ―ト電圧が上昇し、オフ状態からオン
状態に遷移する際、このNトランジスタ25の電流増加量
が少なく、di/dtが小さいゲ―ト電圧までは急速に
ノ―ドbが充電され、di/dtが大きくなるゲ―ト電
圧のときには抵抗28の存在によりノ―ドbの充電がゆる
やかに行われる。このため、Nトランジスタ25がオンす
ることによってVSSの配線に流れる電流の時間的変化の
割合di/dtは、同一の速度を得るときは軽減され、
同一のdi/dtのときには動作速度を速くすることが
できる。This is realized by the circuit of the above-described embodiment, in which the CM driving the gate of the N-transistor 25 in the output stage is used.
A resistor 28 is connected between the drain of the P transistor 23 in the OS inverter IN2 and the gate of the N transistor 25 in the output stage. With such a configuration, when the gate voltage of the N-transistor 25 in the output stage rises and transitions from the off-state to the on-state, the amount of increase in the current of the N-transistor 25 is small and di / dt is small. The node b is rapidly charged up to the gate voltage, and at a gate voltage where di / dt increases, the node b is slowly charged by the presence of the resistor 28. Therefore, the ratio di / dt of the temporal change of the current flowing through the VSS line when the N transistor 25 is turned on is reduced when the same speed is obtained.
The operating speed can be increased at the same di / dt.
【0035】図3は、Pトランジスタ23単独の場合と、
ドレインに抵抗28を接続した場合のPトランジスタ23そ
れぞれの、ゲ―ト電圧VG をパラメ―タとしたときのド
レイン電圧VD とドレイン電流ID との関係を示す特性
図である。なお、この特性図ではソ―スをア―ス電圧V
SSに固定し、ドレイン電圧を0Vから負極性の方向に増
加させている。FIG. 3 shows the case where the P transistor 23 is used alone,
FIG. 9 is a characteristic diagram showing the relationship between the drain voltage V D and the drain current ID when the gate voltage V G is used as a parameter for each of the P transistors 23 when the resistor 28 is connected to the drain. In this characteristic diagram, the source is the ground voltage V
The voltage is fixed to SS, and the drain voltage is increased from 0 V in the negative direction.
【0036】図中、実線はPトランジスタ23単独の場合
であり従来回路に対応しており、破線は抵抗28を接続し
た上記実施例回路の場合のPトランジスタ23のものであ
る。上記実施例回路では抵抗28を接続したことにより、
ゲ―ト電圧VG が低い程、つまり負の方向に大きい程、
Pトランジスタ23は定抵抗特性を示す。また、ゲ―ト電
圧VG が低くかつドレイン電圧VD が高い領域では、抵
抗28を接続しない場合に比べてドレイン電流ID が抑制
されており、逆にドレイン電圧VD が低い領域では抵抗
28を接続しない場合と比べて大きなドレイン電流ID が
流れる特性となる。すなわち、ゲ―ト電圧の低いPトラ
ンジスタ23の導通抵抗が小さな領域では、直列に接続し
た抵抗28の特性の方が強く現われるのである。上記抵抗
28を設けていない従来回路におけるPトランジスタ23よ
りも、この実施例回路のPトランジスタ23の導通抵抗の
方がより小さくなるのはいうまでもない。In the drawing, the solid line is the case of the P transistor 23 alone and corresponds to the conventional circuit, and the broken line is the one of the P transistor 23 in the case of the circuit of the embodiment in which the resistor 28 is connected. In the circuit of the above embodiment, by connecting the resistor 28,
The lower the gate voltage VG, that is, the higher the negative voltage,
P transistor 23 exhibits constant resistance characteristics. In the region where the gate voltage VG is low and the drain voltage VD is high, the drain current ID is suppressed as compared with the case where the resistor 28 is not connected. Conversely, in the region where the drain voltage VD is low, the resistance is low.
As compared with the case where the transistor 28 is not connected, a characteristic that a larger drain current ID flows is obtained. That is, in a region where the conduction resistance of the P transistor 23 having a low gate voltage is small, the characteristics of the resistor 28 connected in series appear more strongly. The above resistance
It goes without saying that the conduction resistance of the P-transistor 23 of this embodiment circuit is smaller than that of the P-transistor 23 of the conventional circuit without the 28.
【0037】図1において、インバ―タIN2の入力が
“L”レベルになり、Pトランジスタ23がオンし、抵抗
28を介してNトランジスタ25のゲ―トが充電されるとき
は、図3におけるVG =−5Vのときの特性に従って電
流が流れる。Nトランジスタ25のゲ―トが充電を開始さ
れ始めた直後は、Pトランジスタ23のソ―ス、ドレイン
間の電位差が大きいため、従来よりも多くの電流が流
れ、Nトランジスタ25のゲ―トは急速に充電される。そ
して、図3中のVG =−5Vにおける従来の実線の特性
と、この実施例の破線の特性とが交差する点の電位以上
にNトランジスタ25のゲ―トが充電されると、Pトラン
ジスタ23のソ―ス、ドレイン間の電位差が順次小さくな
り、従来と同一のドレイン電圧での電流は破線で示すよ
うに小さくなり、Nトランジスタ25のゲ―トの充電速度
は従来よりも遅くなる。In FIG. 1, the input of the inverter IN2 becomes "L" level, the P transistor 23 is turned on, and the resistance
When the gate of N-transistor 25 is charged via 28, a current flows according to the characteristics when VG = -5V in FIG. Immediately after the gate of the N-transistor 25 starts to be charged, since the potential difference between the source and the drain of the P-transistor 23 is large, more current flows than in the prior art, and the gate of the N-transistor 25 becomes Charges quickly. When the gate of the N-transistor 25 is charged to a potential equal to or higher than the potential at the intersection of the conventional solid line characteristic at VG = -5V in FIG. , The potential difference between the source and the drain becomes smaller sequentially, the current at the same drain voltage as in the prior art becomes smaller as shown by the broken line, and the gate charging speed of the N transistor 25 becomes slower than in the prior art.
【0038】図4は、上記実施例回路及び従来回路にお
ける各ノ―ドの電圧変化を示す特性図である。図中、実
線で示された特性が従来回路のものであり、破線で示さ
れた特性が上記実施例回路のものである。破線で示され
る上記実施例回路におけるノ―ドbの電圧Vbは前記の
ようにドレイン電圧が低い領域では、実線で示される従
来回路の場合よりも急速に充電される。逆にドレイン電
圧が高くなってくると、ノ―ドbは実線で示される従来
回路の場合よりも充電されにくくなる。FIG. 4 is a characteristic diagram showing a voltage change of each node in the circuit of the embodiment and the conventional circuit. In the drawing, the characteristics shown by the solid line are those of the conventional circuit, and the characteristics shown by the broken line are those of the circuit of the embodiment. The voltage Vb of the node b in the circuit of the embodiment shown by the broken line is charged more rapidly in the region where the drain voltage is low as compared with the conventional circuit shown by the solid line. Conversely, when the drain voltage increases, the node b is less likely to be charged than in the conventional circuit shown by the solid line.
【0039】この結果、上記実施例回路ではNトランジ
スタ25が充分にオンするようなゲ―ト電圧になる時刻ま
で、ノ―ドbは従来回路の場合よりも急速に充電され、
ノ―ド26に接続された負荷容量27は従来回路の場合より
も急速に充電される。しかし、di/dtのピ―ク値は
従来回路と変わらない。また、Nトランジスタ25が充分
にオンした後では、ノ―ドbは従来回路の場合よりもゆ
っくり充電される。As a result, the node b is charged more rapidly than in the conventional circuit until the time when the N-transistor 25 reaches a gate voltage at which the N-transistor 25 is sufficiently turned on.
The load capacitance 27 connected to the node 26 is charged more rapidly than in the conventional circuit. However, the peak value of di / dt is not different from the conventional circuit. After the N transistor 25 is sufficiently turned on, the node b is charged more slowly than in the conventional circuit.
【0040】従って、上記実施例回路では、負荷容量27
の放電速度を従来回路の場合と同程度に設定した場合
に、出力段のNトランジスタ25に流れる放電電流のdi
/dtの値及びピ―ク電流の値を従来回路よりも小さく
することができ、ア―ス電圧VSSの電位変動を従来より
も小さくすることができる。これにより、ア―ス電圧の
電位変動によって引き起こされる他の回路の誤動作を防
止することができる。Therefore, in the circuit of the above embodiment, the load capacitance 27
Of the discharge current flowing through the N-transistor 25 in the output stage when the discharge speed of the
The value of / dt and the value of the peak current can be made smaller than in the conventional circuit, and the potential fluctuation of the ground voltage VSS can be made smaller than in the conventional circuit. As a result, it is possible to prevent a malfunction of another circuit caused by the potential fluctuation of the earth voltage.
【0041】なお、この発明は上記実施例に限定される
ものではなく種々の変形が可能であることはいうまでも
ない。例えば上記実施例回路ではPトランジスタ23のド
レインとNトランジスタ25のゲ―トとの間に抵抗性素子
として抵抗28を接続する場合について説明したが、この
抵抗28の代りに種々の構成の抵抗性素子を用いることが
できる。It is needless to say that the present invention is not limited to the above-described embodiment, but can be variously modified. For example, in the circuit of the above embodiment, the case where the resistor 28 is connected as a resistive element between the drain of the P transistor 23 and the gate of the N transistor 25 has been described. An element can be used.
【0042】例えば、図5(a)の変形例回路では、前
記抵抗28の代りにデプレッション型のMOSトランジス
タ41を抵抗性素子として用いるようにしたものである。
そして、ノ―ドbが電源電圧VDDによって充電されると
きにこのトランジスタ41がオンするように、そのゲ―ト
には図示するように前記デ―タDout ′が入力される。
しかし、このトランジスタ41のゲ―トには電源電圧VDD
を供給するようにしてもよい。さらに上記抵抗28の代り
に、図5(b)に示すように、デプレッション型のMO
Sトランジスタ41と、このトランジスタ41との間でソ―
ス、ドレインが並列接続されたNトランジスタ42とを設
けるようにしてもよく、または、図5(c)に示すよう
に抵抗として作用するNトランジスタ42のみを設けるよ
うにしてもよい。For example, in the modified circuit shown in FIG. 5A, a depletion type MOS transistor 41 is used as a resistive element instead of the resistor 28.
As shown in the figure, the data Dout 'is input to the gate so that the transistor 41 is turned on when the node b is charged by the power supply voltage VDD.
However, the gate of the transistor 41 has the power supply voltage VDD.
May be supplied. Further, instead of the resistor 28, as shown in FIG.
Source between S transistor 41 and this transistor 41
An N-transistor 42 whose drain and drain are connected in parallel may be provided, or only an N-transistor 42 acting as a resistor may be provided as shown in FIG.
【0043】図6は、前記抵抗28の代りに上記図5
(a)に示すようなデプレッション型のMOSトランジ
スタ41を抵抗性素子として用いた場合の、前記図3に対
応したPトランジスタ23のドレイン電圧VD とドレイン
電流ID との関係を示す特性図である。FIG. 6 shows the above-mentioned FIG.
FIG. 4 is a characteristic diagram showing a relationship between a drain voltage V D and a drain current ID of a P transistor 23 corresponding to FIG. 3 when a depletion type MOS transistor 41 as shown in FIG. 3A is used as a resistive element.
【0044】また、図1の実施例回路では、Pトランジ
スタ23のドレインとNトランジスタ25のゲ―トとの間に
抵抗性素子例えば抵抗28を接続する場合について説明し
たが、Nトランジスタ17のドレインとPトランジスタ18
のゲ―トとの間に抵抗性素子を接続するようにしてもよ
い。このようにすれば、電源電圧VDDの電位変動も小さ
くすることができ、より特性の改善を図ることができ
る。In the embodiment shown in FIG. 1, the case where a resistive element, for example, a resistor 28 is connected between the drain of the P transistor 23 and the gate of the N transistor 25 has been described. And P transistor 18
A resistive element may be connected between the gate and the gate. By doing so, the potential fluctuation of the power supply voltage VDD can be reduced, and the characteristics can be further improved.
【0045】[0045]
【発明の効果】以上説明したようにこの発明によれば、
抵抗性素子を用いて出力段トランジスタに流れる電流を
制御するようにしたので、出力デ―タのレベル変化に伴
う電源電圧の電位変動を抑制することができる。しかも
出力デ―タのレベル変化速度の低下は生じない。As described above, according to the present invention,
Since the current flowing through the output stage transistor is controlled by using the resistive element, it is possible to suppress the potential fluctuation of the power supply voltage due to the change in the level of the output data. In addition, the level change speed of the output data does not decrease.
【図1】この発明の一実施例に係る出力バッファ回路の
構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of an output buffer circuit according to one embodiment of the present invention.
【図2】上記実施例回路におけるMOSトランジスタの
ゲ―ト電圧とdi/dtの関係を示す特性図。FIG. 2 is a characteristic diagram showing a relationship between a gate voltage of a MOS transistor and di / dt in the circuit of the embodiment.
【図3】上記実施例回路及び従来回路において対応する
MOSトランジスタそれぞれのドレイン電圧とドレイン
電流との関係を示す特性図。FIG. 3 is a characteristic diagram showing a relationship between a drain voltage and a drain current of each corresponding MOS transistor in the circuit of the embodiment and the conventional circuit.
【図4】上記実施例回路及び従来回路における各ノ―ド
の電圧変化を示す特性図。FIG. 4 is a characteristic diagram showing a voltage change of each node in the circuit of the embodiment and the conventional circuit.
【図5】上記実施例回路の変形例の構成を示す回路図。FIG. 5 is a circuit diagram showing a configuration of a modification of the circuit of the embodiment.
【図6】図5の変形例回路の一つを使用した場合のMO
Sトランジスタのドレイン電圧とドレイン電流との関係
を示す特性図。FIG. 6 is a diagram showing an MO in the case of using one of the modified circuits of FIG. 5;
FIG. 4 is a characteristic diagram illustrating a relationship between a drain voltage and a drain current of an S transistor.
【図7】従来の回路図。FIG. 7 is a conventional circuit diagram.
【図8】上記従来回路の各ノ―ドの波形図。FIG. 8 is a waveform diagram of each node of the conventional circuit.
11…入力ノ―ド、12,14,16,18,20,21,23…Pチャ
ネルMOSトランジスタ(Pトランジスタ)、13,15,
17,19,22,24,25,42…NチャネルMOSトランジス
タ(Nトランジスタ)、26…信号出力ノ―ド(出力端
子)、27…負荷容量、28…抵抗、41…デプレッション型
のMOSトランジスタ、G1…NORゲ―ト回路、G2
…NANDゲ―ト回路、IN1,IN2…CMOSイン
バ―タ。11 ... input nodes, 12, 14, 16, 18, 20, 21, 23 ... P-channel MOS transistors (P transistors), 13, 15,
17, 19, 22, 24, 25, 42 ... N-channel MOS transistor (N transistor), 26 ... signal output node (output terminal), 27 ... load capacitance, 28 ... resistance, 41 ... depletion type MOS transistor G1: NOR gate circuit, G2
... NAND gate circuits, IN1, IN2 ... CMOS inverters.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 弘人 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝多摩川工場内 (56)参考文献 特開 昭63−136823(JP,A) 特開 昭63−5553(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Hiroto Nakai 1st address, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba Tamagawa Plant (56) References JP-A-63-136823 (JP, A) 63-5553 (JP, A)
Claims (1)
部に出力するために、 出力端子と第1の電源電位供給端との間に接続され、上
記データが第1の論理レベルのときに上記出力端子を上
記第1の電源電位に向けて充電する第1のMOSトラン
ジスタと、 上記データに応答して上記第1のMOSトランジスタの
ゲート電位を制御する第1の制御手段と、 上記出力端子と第2の電源電位供給端との間に接続さ
れ、上記データが第2の論理レベルのときに上記出力端
子を上記第2の電源電位に向けて放電する第2のMOS
トランジスタと、 上記データに応答して上記第2のMOSトランジスタの
ゲート電位を制御する第2の制御手段とを具備した出力
バッファ回路において、 上記第2の制御手段は上記第1の制御手段とは独立して
設けられ、この第2の制御手段は、 一端が上記第2のMOSトランジスタのゲートに接続さ
れた抵抗性素子と、 上記抵抗性素子の他端にドレインが接続され、ソースが
上記第1の電源電位供給端に接続され、ゲートが上記デ
ータに応答して制御される第3のMOSトランジスタと
を含み、 上記データが第2の論理レベルのときに上記出力端子の
放電の初期の段階での放電を素早くして上記データを素
早く出力させかつ上記出力端子に存在する容量を放電す
るときの電源電位の変動を小さく抑えるために上記抵抗
性素子を通して上記第2のMOSトランジスタのゲート
を充電し、また上記抵抗性素子を通して上記第2のMO
Sトランジスタのゲートを充電する際には上記抵抗性素
子を通して流れる電流が初期の段階では多くなり、その
後は順次減少するようにして充電されるように構成され
ていることを特徴とする出力バッファ回路。A first power supply potential supply terminal connected to an output terminal for outputting data inside the integrated circuit to the outside of the integrated circuit; and when the data is at a first logic level. A first MOS transistor that charges the output terminal toward the first power supply potential; a first control unit that controls a gate potential of the first MOS transistor in response to the data; And a second MOS connected between the first power supply potential and the second power supply potential, and discharging the output terminal toward the second power supply potential when the data is at the second logic level.
An output buffer circuit comprising: a transistor; and second control means for controlling a gate potential of the second MOS transistor in response to the data, wherein the second control means is different from the first control means. Independently provided, the second control means includes a resistive element having one end connected to the gate of the second MOS transistor, a drain connected to the other end of the resistive element, and a source connected to the second MOS transistor. And a third MOS transistor having a gate controlled in response to the data, and an initial stage of discharging the output terminal when the data is at a second logic level. In order to quickly output the above data and discharge the capacitance existing at the output terminal, and to suppress the fluctuation of the power supply potential when discharging the capacitance existing at the output terminal. It charges the gate of the second MOS transistor, and the second MO through the resistive element
An output buffer circuit characterized in that when charging the gate of the S-transistor, the current flowing through the resistive element increases in the initial stage, and thereafter decreases so as to be charged. .
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JP4562674B2 (en) * | 2006-03-23 | 2010-10-13 | 川崎マイクロエレクトロニクス株式会社 | ESD protection circuit |
-
1993
- 1993-08-19 JP JP5205151A patent/JP2635915B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0715315A (en) | 1995-01-17 |
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