JP2521027B2 - マルチプロセッサ及びその制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

【０００２】本発明は、逐次送られてくる命令を各プロ
セッサに割り当てて並列実行するマルチプロセッサ及び
その制御方法に係り、さらに具体的には、順序性を持っ
たデータ列によって時々刻々更新されるデータ・セット
の任意の時点での瞬時値（スナップ・ショット）をマル
チプロセッサの要素プロセッサに割り当てて該スナップ
・ショットに対応する命令（例えば、グラフィックス・
システムに対する描画命令）を並列的且つ効率的に実行
するマルチプロセッサ及びその制御方法に関する。

【従来の技術】

【０００３】３次元グラフィックス・インターフェース
の一つであるＰＨＩＧＳ（Programmer's Hierarchical
Interactive Grahics System）などでは、通常、データ
を階層構造の形で記憶領域に格納している。従って、描
画時には、このデータの構造を評価して展開（トラバー
サル：Traversal）処理を行い、順次的な命令列すなわ
ちディスプレイ・リストを発生させて、グラフィックス
・システムに送るようになっている。

【０００４】このディスプレイ・リストは、図４に示す
ように、属性（アトリビュート）設定命令と描画命令
（プリミティブ）から構成される。アトリビュート設定
命令とは、各プリミティブの属性、例えばプリミティブ
の色、光の拡散率、変換マトリックス等の設定を指示す
るための命令であり、図４では参照番号４１，４２，４
３がこれに該当する。また、プリミティブとは、各種の
図形要素の描画、例えば点、直線、ポリゴン等を指示す
るための命令であり、図４では参照番号４４，４５がこ
れに該当する。

【０００５】アトリビュート設定命令が発行されると、
そのアトリビュート値がＴＳＬ（Traversal State Lis
t）と呼ばれるシステム内の格納場所の該当するエント
リー（アドレス）に書き込まれる。そして、同種の属性
に対するアトリビュート値が再度設定されると、同じエ
ントリーに上書きされて新しい値が有効となる。従っ
て、ＴＳＬの内容は時々送られるアトリビュート設定命
令によって刻々と変化する。また、プリミティブが発行
されると、その時点でのＴＳＬ内のアトリビュート値の
瞬時値（スナップ・ショット）を参照しながら描画処理
がなされる。例えば、図４において、"Ｐｏｌｙｇｏｎ
３"(44)というプリミティブに対して有効なインテリア
・カラー指示に係るアトリビュート値は、その時点のス
ナップ・ショット"ＣＹＡＮ"(41)であって、ディスプレ
イ・リスト(40)上で後に続く"ＰＩＮＫ"(42)ではない。

【０００６】トラバーサル処理自体は順次性があるた
め、全体として並列処理をに行うことはできない。しか
し、トラバーサルの行為とトラバーサル中に次々と生成
されるプリミティブの処理は、並列実行が可能である。
また、各プリミティブ同士は相互に影響を及ぼさないの
で、例えばプリミティブごとに各１つのプロセッサを順
次割り当てて並列処理を行うと効率がよい。但し、この
場合、各プロセッサは、自己が担当するプリミティブの
ためにＴＳＬのスナップ・ショットを保持するととも
に、以後に発行されるアトリビュート値も参照できるよ
うにする必要がある。何故なら、共有メモリ上に全プロ
セッサに共通のＴＳＬを設けたのでは、あるプロセッサ
が１つのプリミティブの描画処理を行っている間はＴＳ
Ｌをそのプリミティブのためにスナップ・ショットに固
定しておかなければならず、頻繁に発行される後続のア
トリビュート設定命令の指示を実行できない（すなわ
ち、順次的な命令列(40)の処理を先に進めることができ
ず、プリミティブ単位の並列実行自体ができなくなる）
からである。

【０００７】また、共有メモリ上に全プロセッサ共通の
ＴＳＬを設ける場合であっても、各プロセッサがプリミ
ティブの処理開始時に毎回共通のＴＳＬから自己のロー
カルな記憶領域にコピーすることによって、各プロセッ
サが所望のＴＳＬスナップ・ショットを確保する、とい
う手法も考えられる。ところが、ＴＳＬは通常１０００
バイト以上の大きなボリュームを有するので、このコピ
ー動作自体が大変なオーバーヘッドとなる。従って、バ
スの競合などのためマルチプロセッサの並列処理による
高速化の利点が損なわれてしまうことになる。

【０００８】また、アトリビュート設定命令の履歴をと
っておき、各プロセッサが自己に割り振られたプリミテ
ィブがいずれのアトリビュート値に該当するかを参照す
る、という手法も考えられる。しかし、この場合も、上
記と同様の理由により、効率的とはいえない。

【０００９】特願平２−２７９５０５号には、ＴＳＬの
Push，PopをＶＲＡＭのライン・コピーを利用して行う
手法について開示されている。しかして、この手法によ
れば、Push，PoPを高速に行い、また、マルチプロセッ
サに対するデータ・セットの分配にも利用することが可
能である。しかし、マルチプロセッサ内の各マイクロプ
ロセッサがそれぞれのデータを受け取るためには、結局
はコモン・バスを介しなければならず、転送速度が遅く
なってしまう。また、この手法は、ＴＳＬ全体を一度に
コピーするものなので、データ・セット中のどのエレメ
ントが変更されたかが不明である。従って、マイクロプ
ロセッサの内蔵キャッシュ中にデータ・セットをキャッ
シングするのが困難である。

【００１０】特開平５−５４００４号には、各要素プロ
セッサにロック可能な複数のメモリ（例えば三重メモリ
ＴＴＳ：Triple TSL Store）を設けたマルチプロセッサ
・システムについて開示されている。該システムによれ
ば、任意の時点でのスナップ・ショットを高速に得て、
オーバーヘッドの少ない並列処理を行うことができる。
しかしながら、該システムでは、データ・セットのPus
h，Popのときには、ＴＳＬの内容全体をコモン・バス上
でコピーし、尚且つ各ＴＴＳに対してＴＳＬの内容全体
をブロードキャストしなければならない。また、同公報
の図２中の参照番号２９に示す実行ユニットは、ＴＴＳ
内蔵（onchip）型の専用のマイクロプロセッサを用いる
ようにしている。しかし、実際にはコスト・パフォーマ
ンスなどの問題から、汎用プロセッサを使用してＴＴＳ
部分のみＡＳＩＣ化することが望ましい。

【００１１】一方、専用でなく汎用プロセッサを用いた
場合、ＴＳＬのスナップ・ショットをとる度にＴＴＳか
ら新たにＴＳＬの内容を一括してコピーしているので、
プロセッサの内蔵キャッシュの効果を充分には期待でき
ない。また、外部チップとしてのＴＴＳとの通信はコモ
ン・バスを介して行われることになり、転送速度が数Ｃ
ＰＵクロックかかってしまう。現実問題として、通常の
３次元グラフィックスでは毎回最低でも２個の４×４マ
トリックス（１２８byte）のデータ量がＴＳＬから読み
出す必要があるので、転送速度が遅いということは処理
全体の高速化にとっても大きな障害となる。

【発明が解決しようとする課題】

【００１２】本発明は、例えばＰＨＩＧＳのように、順
序性を持ったデータ列によって順次的に更新されていく
データ・セットに対応する命令列をオーバーヘッド少な
く順次的に実行できるマルチプロセッサ及びその制御方
法を提供することを目的とする。

【００１３】より具体的には、本発明は、順序性を持っ
たデータ列によって時々刻々更新されていくデータ・セ
ットの任意の時点でのスナップ・ショットをマルチプロ
セッサの各ノードに高速に割り当てて、それぞれのスナ
ップ・ショットに対する命令を効率的且つ並列に実行で
きるマルチプロセッサ及びその制御方法を提供すること
を目的とする。

【課題を解決するための手段】

【００１４】本発明は、上記課題を参酌してなされたも
のであり、割り振られたタスクを並列に実行する複数の
ノードを有するマルチプロセッサにおいて、順序性を持
ったデータ・セットを受けとって順次各ノードに放送す
るとともにタスクをいずれかのノードに割り振る分配処
理手段と、各ノードの処理結果を統合する統合処理手段
とを有し、さらに、各ノードは、鍵状態と鍵解除状態の
いずれかの状態をとり、データ・セット単位でアドレス
指定可能で且つ受けとったデータ・セットを該当するア
ドレス上に即時書き込む第１の一時記憶手段と、データ
・セット単位でアドレス指定可能で且つ各アドレスは第
１の一時記憶手段のアドレスと対応付けられており鍵状
態に応じてデータ・セットの瞬時値を保持する第２の一
時記憶手段と、各第１及び第２の一時記憶手段の対応す
るアドレスに格納されたデータ同士を比較して差分を検
出する比較手段と、該差分を該アドレスに対応する領域
に記憶する差分記憶手段と、第２の一時記憶手段に格納
されたデータ・セットを参照しながら割り振られたタス
クを処理するとともに該タスクの処理終了時にノードを
鍵解除状態にするタスク処理手段と、タスク処理手段の
第２の一時記憶手段への参照を制御するとともにタスク
の分配に応答して差分記憶手段より差分を検出されたア
ドレスを読み出して第１の一時記憶手段の該アドレス上
のデータ・セットを第２の一時記憶手段の対応アドレス
にコピーするとともに該コピーの動作終了時にノードを
鍵状態にする記憶制御手段とを具備することを特徴とす
るマルチプロセッサである。

【００１５】また、本発明は、上記マルチプロセッサで
あって、記憶制御手段はデータ・セットをコピーする際
に該アドレスをタスク処理手段にも流すとともに、タス
ク処理手段はキャッシュメモリを内蔵しており且つ記憶
制御手段から受けとったアドレスに対応するキャッシュ
メモリの領域を無効化することを特徴とするマルチプロ
セッサである

【００１６】また、本発明は、割り振られたタスクを並
列に実行する複数のノードを有するマルチプロセッサで
あって、順序性を持ったデータ・セットを受けとって順
次各ノードに放送するとともにタスクをいずれかのノー
ドに割り振る分配処理手段と、各ノードの処理結果を統
合する統合処理手段とを有し、さらに、各ノードは、鍵
状態と鍵解除状態のいずれかの状態をとり、データ・セ
ット単位でアドレス指定可能な第１の一時記憶手段と、
データ・セット単位でアドレス指定可能で且つ各アドレ
スは前記第１の一時記憶手段のアドレスと対応付けられ
ている第２の一時記憶手段と、タスクを処理するタスク
処理手段とを含んでいるマルチプロセッサを制御する方
法において、分配処理手段がデータ・セットを受けとっ
て各ノードに放送する工程と、第１の一時記憶手段が前
記データ・セットを該当するアドレスに書き込む工程
と、前記データ・セットと第２の一時記憶手段の対応す
るアドレスに格納されたデータ・セットとを比較して差
分を検出する工程と、前記差分をアドレスと対応付けて
記憶する工程と、分配処理手段が１つのノードを選択し
てタスクを割り振る工程と、該タスクの割り振りに応答
して、差分を検出されたアドレスを読み出して、第１の
一時記憶手段の該アドレスに格納されたデータ・セット
を第２の一時記憶手段の対応するアドレスにコピーする
工程と、差分を検出された全てのアドレスについてコピ
ーする工程が終了すると、ノードを鍵状態にする工程
と、鍵状態に応じて、タスク処理手段が第２の一時記憶
手段を参照しながらタスクを処理する工程と、タスク処
理手段がタスクを終了すると鍵解除状態にする工程と、
を具備することを特徴とするマルチプロセッサの制御方
法である。

【００１７】また、本発明は、上記のマルチプロセッサ
の制御方法であって、ノードが既に鍵状態のときに分配
処理手段からデータ・セットを受けとると、第１の一時
記憶手段が前記データ・セットを該当するアドレスに書
き込み、前記データ・セットと第２の一時記憶手段の対
応するアドレスに格納されたデータ・セットとを比較し
て差分を検出し、前記差分をアドレスと対応付けて記憶
するが、第１の一時記憶手段から第２の一時記憶手段へ
のデータ・セットのコピーを行わない、ことを特徴とす
るマルチプロセッサの制御方法である。

【００１８】また、本発明は、上記のマルチプロセッサ
の制御方法であって、タスク処理手段はキャッシュメモ
リを内蔵しており、データ・セットをコピーする際に該
アドレスをタスク処理手段にも流す工程と、タスク処理
手段が受けとったアドレスに対応するキャッシュメモリ
の領域を無効化する工程とをさらに具備することを特徴
とするマルチプロセッサの制御方法である。

【作用】

【００１９】以下、後述の実施例及び図面中の参照番号
に則して、本発明の作用を説明する。

【００２０】データ・セットとしてのアトリビュート設
定命令が送り出されると、まず、第１の一時記憶手段と
しての第１のＴＳＬバッファ(61)に現アトリビュート値
がコピーされる。次いで、現アトリビュート値と、第２
の一時記憶手段としての第２のＴＳＬバッファ(62)の対
応アドレスに格納された旧アトリビュート値とが比較手
段としての比較回路(65)において比較され、両者の一致
または不一致を、差分記憶回路としてのＴＡＧ回路(63)
に記憶される。

【００２１】一方、タスクとしてのプリミティブがノー
ド(20)に割り振られると、ＴＡＧ回路(63)からＴＳＬの
変更箇所が逐次読み出される。記憶制御回路としてのＤ
ＭＡ制御回路(66)は、該変更箇所に対応するアドレスに
つき、第１のＴＳＬバッファ(61)から第２のＴＳＬバッ
ファ(62)にアトリビュート値のコピーを行うことで、Ｔ
ＳＬの更新を行う。

【００２２】全てのＴＳＬの変更箇所につき、上述のコ
ピー動作が終了すると、ノード(20)は鍵状態となる。こ
の鍵状態は、タスク処理手段としてのＭＰＵ(21)が該タ
スクの処理を終了するまでは解除されず、且つ鍵状態の
間、第２のＴＳＬバッファ(62)には後続のアトリビュー
ト値は上書きされない。従って、第２のＴＳＬバッファ
(62)はＴＳＬのスナップ・ショットを保持するととも
に、ＭＰＵ(21)は該スナップ・ショットを参照しながら
タスクを処理できる。

【００２３】しかして、ＴＡＧ回路(63)の内容を参照し
ながら、ＴＳＬの変更箇所のみをコピーして更新するよ
うにしたので、ＴＳＬ全体をコピーすることに比し、Ｔ
ＳＬ管理を格段に高速化できる。

【００２４】また、任意の時点でのＴＳＬスナップ・シ
ョットを素早く利用できるので、グラフィックス・シス
テムは、描画命令を効率よく各ノードに割り当てること
により、マルチプロセッサで高速に並列処理することが
できる。

【００２５】また、コピーに際し、ＭＰＵに対して該変
更箇所に関するメッセージを送るようにしている。ＭＰ
Ｕ(21)は、該メッセージを受け、スヌープ機構を利用し
て自己に内蔵されるキャッシュの該変更箇所を無効にす
ることができる、従って、アドレス・マップを適当に配
置すれば、ＴＳＬはいつでも内蔵キャッシュの中に保持
することができ、キャッシュのヒット率を向上させるこ
とができる。

【実施例】

【００２６】以下、本発明の実施例について、図面を参
照しながら詳解する。

【００２７】Ａ．装置の構成について

【００２８】図１は、本発明を実現するためのグラフィ
ック・システム(100)の概観構成を示したものである。
同システム(100)は、ディスパッチ（Dispatch）・プロ
セッサ(10)と、複数のノード(20)…と、マージ（Merg
e）・プロセッサ(30)とを備えている。

【００２９】グラフィックス・システム(100)は、ホス
トであるワークステーション、例えば米国ＩＢＭ社製の
パワー・ステーション６０００（商標）のマイクロ・チ
ャネル（商標）・バスに実装されるようになっている。
同システム(100)は、ワークステーションのメイン・メ
モリ（図示しない）のＰＨＩＧＳによって展開処理され
たディスプレイ・リスト（例えば図４）に基づいて、描
画処理を行うようになっている。

【００３０】ディスパッチ・プロセッサ(10)は、外部バ
ス(12)によってグラフィックス・システム(100)外のワ
ークステーション（図示しない）と接続され、また、デ
ィスパッチ・バス(11)によって各ノード(20)…の入力端
との間を相互接続されている。該ディスパッチ・プロセ
ッサ(10)は、外部バス(12)を介して順次供給される命令
列（アトリビュート設定命令とプリミティブ）を解釈す
る。解釈の結果、受けとった命令がアトリビュート設定
命令であれば、ディスパッチ・バス(11)を介して全ノー
ド(20)…にブロードキャストする。また、受けとった命
令がプリミティブであれば、１つのノード(20)のみを選
択して、ディスパッチ・バス(11)を介して該プリミティ
ブを供給するようにして、タクスを配分するようになっ
ている。

【００３１】マージ・プロセッサ(30)は、マージ・バス
(31)によって各ノード(20)…の出力端とマージ・プロセ
ッサ(30)との間を相互接続されており、各ノード(20)…
から送出されてくる計算結果を統合して、ワークステー
ション上の表示装置（図示しない）に実際の描画を行わ
せるようになっている。

【００３２】各ノード(20)…は略同一の回路で構成され
ており、図２はその内部構成を詳細に示したものであ
る。すなわち、ノード(20)は、汎用プロセッサ（ＭＰ
Ｕ）(21)と、メモリ(22)と、アトリビュート・プロセッ
サ(23)とで構成され、各々の間はＭＰＵ・バス(24)及び
メモリ・バス(25)によって相互接続されている。なお、
ノードの個数は図１では便宜上４個となっているがこれ
に限定されるものではない。

【００３３】アトリビュート・プロセッサ(23)は、さら
に、入力側ＦＩＦＯ(51)と、分岐回路(52)と、ＴＳＬバ
ッファ／コントローラ(53)と、出力側ＦＩＦＯ(54)とで
構成されている。そして、アトリビュート・プロセッサ
(23)は、割り当てられたプリミティブの処理状態に応じ
て、ＴＳＬのスナップ・ショットを保持する'Ｌｏｃｋ
ｅｄ'と、Ｌｏｃｋが解除された'Ｕｎｌｏｃｋｅｄ'と
いう２つの状態をとることにより、ＴＳＬの管理を行う
ようになっているが、この点は後に詳解する。また、ア
トリビュート・プロセッサ(23)は、このＬｏｃｋ状態を
示すために、１ビットのレジスタ（図示しない）を含ん
でいる。

【００３４】入力側ＦＩＦＯ(51)と出力側ＦＩＦＯ(54)
は、ともに略同一の構成及び動作を備えている。入力側
(51)ＦＩＦＯは、ディスパッチ・バス(12)を介して命令
列を入力し、且つ入力した順番で送り出すようになって
いる。また、出力側ＦＩＦＯ(52)は、該ノード(20)が行
ったタスクの結果を入力し、且つ入力した順番でマージ
・プロセッサ(30)に送り出すようになっている。

【００３５】分岐回路(52)は、入力側ＦＩＦＯ(51)の送
出端に配された命令の内容を解釈して、アトリビュート
設定命令であれば後続のＴＳＬバッファ／コントローラ
(53)にそのまま送り出し、プリミティブであればＭＰＵ
(21)が次に読み出すまで入力側ＦＩＦＯ(51)に待機させ
るようになっている。

【００３６】ＴＳＬバッファ／コントローラ(53)は、Ｍ
ＰＵ(21)がプリミティブを処理する際に参照すべきＴＳ
Ｌのスナップ・ショットを維持するとともに、ＴＳＬを
最新の内容に更新するようになっている。この内部の回
路構成及びＴＳＬの管理については、後に詳解する。

【００３７】ＭＰＵ(21)は、キャッシュ内蔵型の汎用マ
イクロプロセッサで、スヌープ機構を有しており、各ノ
ードごとに装備されている。該ＭＰＵ(21)は、入力側Ｆ
ＩＦＯ(51)の送出端に配されたプリミティブを読み出
し、ＴＳＬバッファ／コントローラ(53)内に保持された
ＴＳＬのスナップ・ショットを参照しながら、'Transfo
rmation'，'Clipping'，'Lighting'等の描画処理を実行
するようになっている。そして、この処理結果は出力側
ＦＩＦＯ(54)に順次送り込まれるようになっている。

【００３８】メモリ(22)も、各ノードごとに装備され、
例えばＴＳＬの内容のPush，Popのときにメモリ・バス
(25)を介して用いられる。

【００３９】図３は、上記ＴＳＬバッファ／コントロー
ラ(53)の回路構成をさらに詳細に示したものである。す
なわち、ＴＳＬバッファ／コントローラ(53)は、第１の
ＴＳＬバッファ(61)と、第２のＴＳＬバッファ(62)と、
ＴＡＧ回路(63)と、ＬＺＣ（Leading Zero Counter）回
路(64)と、比較回路(65)と、ＤＭＡ制御回路(66)と、各
回路間の入出力を切り換えるための５個のマルチプレク
サ（ＭＵＸ）(71)，(72)，(73)，(74)，(75)とを備えて
いる。また、ＴＳＬバッファ／コントローラ(53)は、ア
トリビュート・バスを介して入力側ＦＩＦＯ(51)からア
トリビュート設定命令を受けとるとともに、ＤＭＡ制御
回路(66)による統制の下に、ＭＰＵ・バス(24)，メモリ
・バス(25)を介して、ＭＰＵ(21)及びメモリ(22)のそれ
ぞれと通信を行えるようになっている。

【００４０】第１のＴＳＬバッファ(61)と第２のＴＳＬ
バッファ(62)は、共に、ワード単位（または数ワード単
位）でアドレス可能であり、各バッファ(61)，(62)の同
一アドレスには同種の属性に対するアトリビュート値が
蓄えられるようになっている。

【００４１】第１のＴＳＬバッファ(61)は、アドレス部
分とデータ（アトリビュート値）部分とに分割されたア
トリビュート設定命令を、それぞれＭＵＸ(71)，ＭＵＸ
(72)を介して入力して、対応アドレスにデータを書き込
むことで、アトリビュート値（以下、現アトリビュート
値とする。）を更新するようになっている。また、第１
のＴＳＬバッファ(61)は、ＭＵＸ(71)を介してＤＭＡ制
御回路(66)からアドレスを受けとり、該アドレスに格納
されている現アトリビュート値を読み出して、ＭＵＸ(7
2)を介して送り出すようになっている。

【００４２】一方、第２のＴＳＬバッファ(62)は、アト
リビュート設定命令のうちアドレス部分のみをＭＵＸ(7
3)を介して受けとり、該アドレスに格納されているアト
リビュート値（以下、旧アトリビュート値とする。）を
ＭＵＸ(74)を介して出力するようになっている。また、
第２のＴＳＬバッファ(62)は、ＭＵＸ(73)を介してＤＭ
Ａ制御回路(66)からアドレスを受けとり、ＭＵＸ(74)を
介して送り込まれるアトリビュート値を該アドレスにコ
ピーするようになっている。

【００４３】比較回路(65)は、アトリビュート設定命令
のうちデータ部分と、ＭＵＸ(74)を介した第２のＴＳＬ
バッファ(62)のデータ出力とを２つの入力端として有
し、その出力端はＭＵＸ(75)へ向かっている。そして、
入力信号である現アトリビュート値と旧アトリビュート
値とを比較し、両者の値が一致すればＭＵＸ(75)の出力
は０となり、一方、両者の値が一致しなければ出力は１
となるようになっている。

【００４４】ＴＡＧ回路(63)は、第１，第２のＴＳＬバ
ッファ(61)，(62)の各アドレスごとに対応するフィール
ドが１ビット（または数ビット）ずつ割り振られた、い
わゆるビット・マップ構成を有している。そして、ＭＵ
Ｘ(75)の出力を受けとり、対応するビット・フィールド
上に現アトリビュート値と旧アトリビュート値との差分
を随時書き込むようになっている。しかして、各ビット
・フィールドには、第１，第２のＴＳＬバッファ(61)，
(62)の対応するアドレス上のＴＳＬの内容が一致する場
合は０が、一致しない場合は１が書き込まれるので、Ｔ
ＡＧ回路(63)の内容によってＴＳＬの変更箇所が一目瞭
然となっている。また、ＴＡＧ回路(63)は、ＤＭＡ制御
回路(66)からアドレス信号を受けとり、対応するビット
・フィールドを０にリセットするようになっている。

【００４５】ＬＺＣ回路(64)は、ＴＡＧ回路(63)内で"
１"を示すビット・フィールドを順次検索し、これに対
応するアドレス、すなわちＴＳＬの変更箇所をＤＭＡ制
御回路(66)に教示するようになっている。

【００４６】ＤＭＡ制御回路(66)は、ＭＰＵ(21)を介さ
ずにＴＳＬバッファ(61)，(62)間で直接データを転送す
るための制御を行う回路であり、ＭＵＸ(71)，(72)を介
して第１のＴＳＬバッファ(61)と接続され、ＭＵＸ(7
3)，(74)を介して第２のＴＳＬバッファ(62)と接続され
ており、また、ＭＰＵ(21)，メモリ(22)とはそれぞれＭ
ＰＵ・バス(24)，メモリ・バス(25)を介して接続されて
いる。また、ＤＭＡ制御回路(66)は、アトリビュート・
プロセッサ(23)がＬｏｃｋ状態のとき、ＭＰＵ(21)に対
し第２のＴＳＬバッファ(62)の内容を参照させるように
なっている。一方、Ｕｎｌｏｃｋ状態のとき、ＬＺＣ回
路(64)の出力に応じて(すなわちＴＳＬの変更箇所に対
して)、第１のＴＳＬバッファ(61)と第２のＴＳＬバッ
ファ(62)との間でＴＳＬの内容のコピーを行わしめるよ
うになっている（このコピー動作等については後述す
る）。また、第２のＴＳＬバッファ(62)へのコピーの
際、該コピーの対象となるアドレスをＭＰＵ・バス(24)
にも流し、スヌープ機構を用いてＭＰＵ(21)の内蔵キャ
ッシュ中の対応フィールドを無効化できるようになって
いる。また、ＤＭＡ制御回路(66)は、第１のＴＳＬバッ
ファ(61)の内容を、メモリ・バス(25)を介してメモリ(2
2)上のスタックに退避させ、またはスタックから回復さ
せることによって、ＴＳＬのPush，Pop動作を行うよう
にもなっている（Push，Pop動作については後述す
る）。

【００４７】Ｂ．装置の動作（処理の流れ）について

【００４８】次に、本実施例の動作について説明する。
ここで、ワークステーションからは図４に示すディスプ
レイ・リスト(40)が順次送られ、且つ、グラフィックス
・システム(100)はこれを順次処理するものとする。

【００４９】Ｂ−１．アトリビュート設定命令の処理

【００５０】命令列は、まずディスパッチ・プロセッサ
(10)に渡る。最初の命令は、アトリビュート設定命令
（Set Interior Color Direct：ＣＹＡＮ）(41)であ
り、全てのノード(20)…にブロードキャストされ、アト
リビュート・プロセッサ(23)内の入力側ＦＩＦＯ(51)に
一時格納される。入力側ＦＩＦＯ(51)から送出されたア
トリビュート設定命令(41)は、分岐回路(52)によって判
別されて、ＴＳＬバッファ／コントローラ(53)へ向か
う。次いで、該アトリビュート設定命令(41)はアドレス
部分"ＧＰＩＣＤ"とデータ部分"ＣＹＡＮ"とに分割され
て、それぞれＭＵＸ(71)，(72)を介して第１のＴＳＬバ
ッファ(61)に入力される。しかして、第１のＴＳＬバッ
ファ(61)の所定のアドレス"ＧＰＩＣＤ"には、アトリビ
ュート値"ＣＹＡＮ"が書き込まれる。この様子は、図５
に示す通りである。

【００５１】一方、アドレス"ＧＰＩＣＤ"は、ＭＵＸ(7
3)を介して第２のＴＳＬバッファ(62)にも入力される。
第２のＴＳＬバッファ(62)は、アドレス"ＧＰＩＣＤ"に
格納されている旧アトリビュート値を読み出し、ＭＵＸ
(74)を介して比較回路(65)に送出する。比較回路(65)
は、旧アトリビュート値を、他方の入力である現アトリ
ビュート値と比較する。そして、ＭＵＸ(75)の出力は、
両アトリビュート値が一致すれば"０"となり、一致しな
ければ"１"となる。該出力値は、ＴＡＧ回路(63)内のア
ドレス"ＧＰＩＣＤ"に対応するビット・フィールドに書
き込まれる。いま、旧アトリビュート値が"ＣＹＡＮ"で
ないとすると、該ビット・フィールドには"１"が書き込
まれる。この様子は、図６に示す通りである。

【００５２】２番目の命令もアトリビュート設定命令
（Set Surface Properties：diff.coef.＝０．９）(42)
である。従って、同様に全てのノード(20)…にブロード
キャストされる。そして、各ノード(20)…内の第１のＴ
ＳＬバッファ(61)の所定のアドレス"ＧＰＳＰＲ"には、
アトリビュート値"０．９"が書き込まれる。この様子
は、図７に示す通りである。

【００５３】Ｂ−２．プリミティブの処理

【００５４】次に、３番目の命令であるプリミティブ
(Ｐｏｌｙｇｏｎ３)(44)がディスパッチ・プロセッサ(1
0)に渡る。ディスパッチ・プロセッサ(10)は、各ノード
(20)…の動作状態を確認してから、１つのノード(20)に
該プリミティブを割り振る。この様子は、図８に示す通
りである。

【００５５】プリミティブ(44)を割り振られたノード(2
0)のアトリビュート・プロセッサ(23)は、ＭＰＵ(21)が
参照するためにその時点でのＴＳＬのスナップ・ショッ
トを保持しなければならない（すなわち、その時点のＴ
ＳＬの内容でＬｏｃｋしなければならない）。従って、
プリミティブを割り振られたら、アトリビュート・プロ
セッサ(23)は、まず自己の状態がＵｎｌｏｃｋｅｄであ
ることを確認する。以前の時点でＬｏｃｋされていれ
ば、前回のプリミティブの処理が終了してＵｎｌｏｃｋ
ｅｄとなるまで待機する。

【００５６】次いで、ＬＺＣ回路(64)は、ＴＡＧ回路(6
3)内から"１"になっているビットを検索し、これに対応
するアドレスをＤＭＡ制御回路(66)に逐次送出する。上
述の場合、アドレス値"ＧＰＩＣＤ"が送られることにな
る。次いで、ＤＭＡ制御回路(66)は、ＭＵＸ(71)を介し
て、第１のＴＳＬバッファ(61)にアドレス値"ＧＰＩＣ
Ｄ"を送る。第１のＴＳＬハッファ(61)は、該アドレス
に格納された現アトリビュート値"ＣＹＡＮ"を、ＭＵＸ
(72)を介して出力する。次いで、ＤＭＡ制御回路(66)
は、アドレス"ＧＰＩＣＤ"及び現アトリビュート値"Ｃ
ＹＡＮ"を、それぞれＭＵＸ(73)，ＭＵＸ(74)を介し
て、第２のＴＳＬバッファに送る。しかして、第２のＴ
ＳＬバッファ(62)が該アドレスにアトリビュート値"Ｃ
ＹＡＮ"をコピーすることによって、ＴＳＬの内容が更
新される。また、ＤＭＡ制御回路(66)は、コピーの対象
となるアドレス"ＧＰＩＣＤ"をＴＡＧ回路(63)にも送
る。ＴＡＧ回路(63)は、該アドレスに対応するビット・
フィールドの値を"０"にリセットする。また、ＤＭＡ制
御回路(66)は、第２のＴＳＬバッファ(62)にアトリビュ
ート値"ＣＹＡＮ"をコピーする際に、コピーの対象とな
るアドレス"ＧＰＩＣＤ"をＭＰＵ(21)に対しても流す。
ＭＰＵ(21)は、スヌープ機構を使って、該アドレスに対
応する内蔵キャッシュのフィールドを無効化する。その
後のプリミティブ処理の際、ＭＰＵ(21)の内蔵キャッシ
ュへは書き換えられた箇所のみＴＳＬが再転送されるの
で、更新による影響を最小限に抑えることができる。こ
れらの様子は、図９に示す通りであり。

【００５７】以上のコピー動作はＴＡＧ回路(63)内の全
てのビットが"０"となるまで繰り返される。ちなみに図
１０は、同様の過程によって２番目の命令(42)に係るア
トリビュート設定命令"diff.coeff＝０．９"の内容まで
が更新された様子を示している。そして、アトリビュー
ト・プロセッサ(23)は自己の状態をＬｏｃｋｅｄに設定
し、第２のＴＳＬバッファ(62)はＴＳＬのスナップ・シ
ョットを、Ｐｏｌｙｇｏｎ３(44)の処理が終了するまで
維持する。

【００５８】一方、Ｐｏｌｙｇｏｎ３(44)は、入力側Ｆ
ＩＦＯ(51)を経て、分岐回路(52)で判別されて、ＭＰＵ
・バス(24)を介してＭＰＵ(21)に渡されている。ＭＰＵ
(21)は、該スナップ・ショットを適宜参照しながら、プ
リミティブ(44)を処理する。

【００５９】Ｂ−３．アトリビュート設定命令の処理の
再開

【００６０】アトリビュート・プロセッサ(23)がＬｏｃ
ｋｅｄになった状態では、次のアトリビュート設定命令
の処理は第１のＴＳＬバッファ(61)に対してのみ再開さ
れる。すなわち、第１のＴＳＬバッファ(61)は常に最新
のＴＳＬの内容を保持する一方、第２のＴＳＬバッファ
(62)はＬｏｃｋを架けられた時点でのスナップ・ショッ
トを保持するようになっている。この様子を、ノード(2
0)のＭＰＵ(21)がプリミティブ(44)を処理している最中
に４番目の命令であるアトリビュート設定命令（Set In
terior Color Direct：ＰＩＮＫ）がディスパッチされ
た場合を例に、以下詳解する。

【００６１】まず、アトリビュート設定命令（Set Inte
rior Color Direct：ＰＩＮＫ）は、上述と同様に、入
力側ＦＩＦＯ(51)，分岐回路(52)を経て、アドレス部
分"ＧＰＩＣＤ"とアトリビュート部分"ＰＩＮＫ"とに分
割されて、ＴＳＬバッファ／コントローラ(53)に送り込
まれる。

【００６２】次いで、第１のＴＳＬバッファ(61)のアド
レス"ＧＰＩＣＤ"に、上述した通りの動作によってアト
リビュート値"ＰＩＮＫ"が上書きされることによって
に、ＴＳＬの内容が更新される（このとき、旧アトリビ
ュート値"ＣＹＡＮ"は消滅する）。

【００６３】一方、アトリビュート・プロセッサ(23)は
Ｌｏｃｋされた状態なので、ＤＭＡ制御回路(66)は、第
２のＴＳＬバッファ(62)に最新のアトリビュート値"Ｐ
ＩＮＫ"をコピーする動作を即時には行わない。すなわ
ち、ＭＰＵ(21)がＰｏｌｙｇｏｎ３(44)の処理を終了し
てＬｏｃｋが解除されるまで、コピー動作を待機する。
この様子は、図１１に示す通りである。

【００６４】Ｂ−４．次のプリミティブの処理

【００６５】また、１つのノード(20)がＰｏｌｙｇｏｎ
３(44)を処理している最中(すなわちＬｏｃｋされた状
態)に、５番目の命令であるプリミティブ（Ｔｒｉａｎ
ｇｌｅ Ｓｔｒｉｐ３）(45)がディスパッチ・プロセッ
サ(10)に渡されたとする。ノード(20)はＰｏｌｙｇｏｎ
３(44)を処理中なので、ディスパッチ・プロセッサ(10)
は、他のノード(20-2)に対してＴｒｉａｎｇｌｅ Ｓｔ
ｒｉｐ３(45)を割り振る。この様子は、図１２に示す通
りである。該ノード(20-2)では、ＴＳＬ（インテリア・
カラー指示）の内容が既に"ＰＩＮＫ"に更新済みであ
る。従って、ＭＰＵ(21-2)は最新の内容を参照しながら
描画処理することができる。

【００６６】Ｃ．Ｐｕｓｈ，Ｐｏｐ動作について

【００６７】ＴＳＬのPush，Popは、ＤＭＡ制御装置(6
6)が、第１のＴＳＬバッファ(61)の内容を、メモリ(22)
上のスタックに退避させ、または逆に回復させることに
よって行われる。これらの動作は、ＤＲＡＭの高速ペー
ジ・モードを長い単位で行うことによって短時間で実現
できる。

【００６８】なお、Ｐｏｐ動作においてメモリ(22)から
ＴＳＬを回復させるときも、上述のアトリビュート設定
命令を処理する場合と同様に、第２のＴＳＬバッファ(6
2)の内容と比較しながらＴＡＧ回路(63)の各ビット・フ
ィールドを更新しておき、アトリビュート・プロセッサ
(23)がＬｏｃｋ状態のときにＭＰＵ(21)の内蔵キャッシ
ュのうち変更箇所のみ無効化を行う。すなわち、書き換
えられた箇所のみＴＳＬを再転送することによって、内
蔵キャッシュへの影響を最小限に抑えることができる。

【００６９】Ｄ．アトリビュート・プロセッサの実装に
ついて

【００７０】ここで、ＭＰＵ(21)側からアトリビュート
・プロセッサ(23)の１側面を眺望してみる。

【００７１】ＭＰＵ(21)は、ＭＰＵ・バス(24)を介して
アトリビュート・プロセッサ(23)と通信する。一方、メ
モリ・バス(25)に接続されるメモリ(22)も、アトリビュ
ート・プロセッサ(23)を介した通常のメモリとして把握
することができる（メモリ(22)へのアクセスは、アトリ
ビュート・プロセッサ(23)が行う）。また、アトリビュ
ート・プロセッサ(23)内の入力側ＦＩＦＯ(51)，出力側
ＦＩＦＯ(54)やＴＳＬバッファもメモリ・マップ上で把
握することができる（但し、ここでいうＴＳＬバッファ
は、実際に参照する第２のＴＳＬバッファ(62)のみで充
分である。）。

【００７２】実際問題として、入力側ＦＩＦＯを１Ｋバ
イト、出力側ＦＩＦＯを４Ｋバイト、各ＴＳＬバッファ
をそれぞれ１．５Ｋバイトずつとると、合計で８Ｋバイ
トとなる。ＩＢＭ社の標準マクロとしてＧＲＡＭマクロ
が挙げられる。該マクロは、最大１６Ｋバイトまでのメ
ニューが用意されており、８Ｋバイトの容量であれば約
１００Ｋゲートの素子が必要である。一方、従来技術で
あるＣＭＯＳ４Ｓを用いた場合、２００Ｋゲートまでな
ら１チップ上に実装することは充分可能である。従っ
て、論理ＩＣ部分を考慮に入れても、本発明に係るアト
リビュート・プロセッサを１チップ上に実装させること
は、従来技術でも実現できる。

【発明の効果】

【００７３】以上詳記したように、本発明では、第１の
ＴＳＬバッファが常に最新のＴＳＬの内容を得る一方、
第２のＴＳＬバッファがプリミティブ処理時のＴＳＬの
スナップ・ショットを維持するようになっている。そし
て、現在のＴＳＬの内容と前回のＴＳＬの内容とを、Ｔ
ＳＬの１ワード（または数ワード）ごとに差分をとり、
この変更箇所をＴＡＧ回路のビット・フィールド上で保
持し、変更箇所の内容のみを適宜第２のＴＳＬバッファ
にコピーしてＴＳＬの内容を更新するようにしている。
従って、ＴＳＬ全体をコピーすることに比し、ＴＳＬ管
理を格段に高速化できる。

【００７４】また、コピーに際し、ＭＰＵに対して該変
更箇所に関する内蔵キャッシュ無効化のためのメッセー
ジを送ることによって、ＴＳＬのキャッシングの効果を
向上させることができる。

【００７５】また、本発明に係るアトリビュート・プロ
セッサを１チップ上に実装することが可能であり、高速
に動作させることができる。

【００７６】すなわち、本発明に従ってＴＳＬを高速に
管理すれば、ＰＨＩＧＳなどで書かれたプログラムを、
内蔵キャッシュ型の高性能汎用マイクロプロセッサを用
いたマルチプロセッサ上で高速に並列処理することがで
きる。例えば、ＩＢＭが開発した大型計算機からパーソ
ナルコンピュータに至るまでサポートしている３次元グ
ラフィックス・インターフェースとしてgraＰＨＩＧＳ
がある。このgraＰＨＩＧＳから送られてくる命令列
を、汎用プロセッサを用いたマルチプロセッサによって
処理する場合、この計算能力はノードの台数に応じて向
上することは明らかである。

【図面の簡単な説明】

【図１】図１は、本発明の実施例に係るグラフィックス
・システムの概観構成を示す図である。

【図２】図２は、該グラフィックス・システム内に備え
られた１つのノードの内部構成を示す図である。

【図３】図３は、該ノード内に含まれるＴＳＬバッファ
／コントローラの詳細な構成を示す図である。

【図４】図４は、該グラフィックス・システムにおいて
使用されるディスプレイ・リストの例を示す図である。

【図５】図５は、本発明の実施例に係るグラフィックス
・システムの動作を示す図である。

【図６】図６は、本発明の実施例に係るグラフィックス
・システムの動作を示す図である。

【図７】図７は、本発明の実施例に係るグラフィックス
・システムの動作を示す図である。

【図８】図８は、本発明の実施例に係るグラフィックス
・システムの動作を示す図である。

【図９】図９は、本発明の実施例に係るグラフィックス
・システムの動作を示す図である。

【図１０】図１０は、本発明の実施例に係るグラフィッ
クス・システムの動作を示す図である。

【図１１】図１１は、本発明の実施例に係るグラフィッ
クス・システムの動作を示す図である。

【図１２】図１２は、本発明の実施例に係るグラフィッ
クス・システムの動作を示す図である。

【符号の説明】

１００…グラフィック・システム、１０…ディスパッチ
・プロセッサ、１１…ディスパッチ・バス、１２…外部
バス、２０…ノード、２１…ＭＰＵ、２２…メモリ、２
３…アトリビュート・プロセッサ、２４…ＭＰＵ・バ
ス、２５…メモリ・バス、３０…マージ・プロセッサ、
３１…マージ・バス、５１…入力側ＦＩＦＯ、５２…分
岐回路、５３…ＴＳＬバッファ／コントローラ、５４…
出力側ＦＩＦＯ、６１…第１のＴＳＬバッファ、６２…
第２のＴＳＬバッファ、６３…ＴＡＧ回路、６４…ＬＺ
Ｃ回路、６５…比較回路、６６…ＤＭＡ制御回路、７
１，７２，７３，７４，７５…ＭＵＸ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森山 孝男 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (72)発明者 小野 眞 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (56)参考文献 特開 平５−54004（ＪＰ，Ａ) 特開 昭60−159962（ＪＰ，Ａ) 特開 昭58−185083（ＪＰ，Ａ) 情報処理学会論文誌、34［４］（平５ −４）「ＰＨＩＧＳの構造体を処理する ジオメトリ演算のマルチプロセッサ上で の実行効率評価」、Ｐ．732−742

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 割り振られたタスクを並列に実行する複
   数のノードを有するマルチプロセッサにおいて、 順序性を持ったデータ・セットを受けとって順次各ノー
   ドに放送するとともにタスクをいずれかのノードに割り
   振る分配処理手段と、各ノードの処理結果を統合する統
   合処理手段とを有し、 さらに、各ノードは、鍵状態と鍵解除状態のいずれかの
   状態をとり、データ・セット単位でアドレス指定可能で
   且つ受けとったデータ・セットを該当するアドレス上に
   即時書き込む第１の一時記憶手段と、データ・セット単
   位でアドレス指定可能で且つ各アドレスは第１の一時記
   憶手段のアドレスと対応付けられており鍵状態に応じて
   データ・セットの瞬時値を保持する第２の一時記憶手段
   と、各第１及び第２の一時記憶手段の対応するアドレス
   に格納されたデータ同士を比較して差分を検出する比較
   手段と、該差分を該アドレスに対応する領域に記憶する
   差分記憶手段と、第２の一時記憶手段に格納されたデー
   タ・セットを参照しながら割り振られたタスクを処理す
   るとともに該タスクの処理終了時にノードを鍵解除状態
   にするタスク処理手段と、タスク処理手段の第２の一時
   記憶手段への参照を制御するとともにタスクの分配に応
   答して差分記憶手段より差分を検出されたアドレスを読
   み出して第１の一時記憶手段の該アドレス上のデータ・
   セットを第２の一時記憶手段の対応アドレスにコピーす
   るとともに該コピーの動作終了時にノードを鍵状態にす
   る記憶制御手段とを具備することを特徴とするマルチプ
   ロセッサ。
2. 【請求項２】 記憶制御手段はデータ・セットをコピー
   する際に該アドレスをタスク処理手段にも流すととも
   に、タスク処理手段はキャッシュメモリを内蔵しており
   且つ記憶制御手段から受けとったアドレスに対応するキ
   ャッシュメモリの領域を無効化することを特徴とする請
   求項１に記載のマルチプロセッサ
3. 【請求項３】 割り振られたタスクを並列に実行する複
   数のノードを有するマルチプロセッサであって、順序性
   を持ったデータ・セットを受けとって順次各ノードに放
   送するとともにタスクをいずれかのノードに割り振る分
   配処理手段と、各ノードの処理結果を統合する統合処理
   手段とを有し、さらに、各ノードは、鍵状態と鍵解除状
   態のいずれかの状態をとり、データ・セット単位でアド
   レス指定可能な第１の一時記憶手段と、データ・セット
   単位でアドレス指定可能で且つ各アドレスは前記第１の
   一時記憶手段のアドレスと対応付けられている第２の一
   時記憶手段と、タスクを処理するタスク処理手段とを含
   んでいるマルチプロセッサを制御する方法において、 分配処理手段がデータ・セットを受けとって各ノードに
   放送する工程と、 第１の一時記憶手段が前記データ・セットを該当するア
   ドレスに書き込む工程と、 前記データ・セットと第２の一時記憶手段の対応するア
   ドレスに格納されたデータ・セットとを比較して差分を
   検出する工程と、 前記差分をアドレスと対応付けて記憶する工程と、 分配処理手段が１つのノードを選択してタスクを割り振
   る工程と、 該タスクの割り振りに応答して、差分を検出されたアド
   レスを読み出して、第１の一時記憶手段の該アドレスに
   格納されたデータ・セットを第２の一時記憶手段の対応
   するアドレスにコピーする工程と、 差分を検出された全てのアドレスについてコピーする工
   程が終了すると、ノードを鍵状態にする工程と、 鍵状態に応じて、タスク処理手段が第２の一時記憶手段
   を参照しながらタスクを処理する工程と、 タスク処理手段がタスクを終了すると鍵解除状態にする
   工程と、 を具備することを特徴とするマルチプロセッサの制御方
   法。
4. 【請求項４】 タスク処理手段はキャッシュメモリを内
   蔵しており、 データ・セットをコピーする際に該アドレスをタスク処
   理手段にも流す工程と、 タスク処理手段が受けとったアドレスに対応するキャッ
   シュメモリの領域を無効化する工程とをさらに具備する
   ことを特徴とする請求項３に記載のマルチプロセッサの
   制御方法。