JPH0599987A - Test circuit - Google Patents
Test circuitInfo
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- JPH0599987A JPH0599987A JP3259971A JP25997191A JPH0599987A JP H0599987 A JPH0599987 A JP H0599987A JP 3259971 A JP3259971 A JP 3259971A JP 25997191 A JP25997191 A JP 25997191A JP H0599987 A JPH0599987 A JP H0599987A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はテスト回路に関し、特
に、半導体集積回路内の大規模機能ブロックの試験用と
して用いられるテスト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit, and more particularly to a test circuit used for testing a large scale functional block in a semiconductor integrated circuit.
【0002】[0002]
【従来の技術】従来の、この種のテスト回路において
は、半導体集積回路における出力信号の同時動作により
生じる内部電源電位および接地電位の変動による誤動作
を回避するために、図3に示されるように、大規模機能
ブロック11の出力の一部を、出力同時動作数の許容範
囲内に収まる出力群ごとに、それぞれ複数の異なる遅延
量の遅延回路12、13および14を介して、半導体集
積回路の出力信号としてテストを行うか、または、図4
に示されるように、大規模機能ブロック15の出力信号
と、端子64より入力される外部入力信号とを比較回路
16において比較し、その比較結果を比較結果信号とし
て端子65より出力してテストを行っているのが一般で
ある。2. Description of the Related Art In a conventional test circuit of this type, as shown in FIG. 3, in order to avoid malfunction due to fluctuations in internal power supply potential and ground potential caused by simultaneous operation of output signals in a semiconductor integrated circuit. , A part of the output of the large-scale functional block 11 is output to the semiconductor integrated circuit via the delay circuits 12, 13 and 14 each having a different delay amount for each output group within the allowable range of the number of simultaneous output operations. Tested as output signal or Figure 4
As shown in, the comparison circuit 16 compares the output signal of the large-scale functional block 15 with the external input signal input from the terminal 64, and outputs the comparison result from the terminal 65 as a comparison result signal for testing. It is generally done.
【0003】[0003]
【発明が解決しようとする課題】上述した従来のテスト
回路においては、図3のテスト回路の場合には、大規模
機能ブロックの出力信号数が多くなる程、そしてまた、
並列にテストする大規模機能ブロックの数が多い程、遅
延回路の数量が増大する。また、予め大規模機能ブロッ
クの個々の出力信号の遅延時間を調査して、テスト回路
の遅延時間を調整する必要があり、シミュレーションに
より出力同時動作数を確認するまでは、テスト回路の遅
延時間の妥当性が不明であるため、回路設計における負
担が増大するという欠点がある。In the conventional test circuit described above, in the case of the test circuit shown in FIG. 3, the larger the number of output signals of the large-scale functional block, the further,
The larger the number of large-scale functional blocks tested in parallel, the larger the number of delay circuits. In addition, it is necessary to investigate the delay time of each output signal of the large-scale functional block in advance and adjust the delay time of the test circuit.The delay time of the test circuit must be adjusted until the number of simultaneous output operations is confirmed by simulation. Since the validity is unclear, there is a drawback that the burden on the circuit design increases.
【0004】また、図4のテスト回路の場合には、比較
回路から出力される比較結果信号により、大規模機能ブ
ロックの出力信号と外部入力信号との一致・不一致の情
報が得られるのみであり、不一致時における当該不一致
の要因を調べることができないという欠点がある。Further, in the case of the test circuit of FIG. 4, the comparison result signal output from the comparison circuit only provides information on the match / mismatch between the output signal of the large-scale functional block and the external input signal. However, there is a drawback in that it is not possible to check the cause of the mismatch when they do not match.
【0005】[0005]
【課題を解決するための手段】本発明のテスト回路は、
少なくとも一つの大規模機能ブロックを有する半導体集
積回路において、前記大規模機能ブロックの出力信号
と、外部より入力される所定の出力期待値信号とを1ビ
ット区分において比較照合して、前記両信号の一致・不
一致を識別する比較結果信号を出力する機能と、前記大
規模機能ブロックの出力信号を前記出力期待値信号を介
して任意に選択して、当該選択された出力信号を選択結
果信号として出力する機能とを併せ有し、所定のテスト
・モード切替信号を介して、前記機能の内の何れか一方
を選択されて動作する信号比較・選択回路を備えて構成
される。The test circuit of the present invention comprises:
In a semiconductor integrated circuit having at least one large-scale functional block, an output signal of the large-scale functional block and a predetermined output expected value signal input from the outside are compared and collated in a 1-bit section, and both of the signals are compared. A function of outputting a comparison result signal for identifying a match / mismatch, and an output signal of the large-scale functional block is arbitrarily selected via the output expected value signal, and the selected output signal is output as a selection result signal. And a signal comparison / selection circuit that operates by selecting one of the functions via a predetermined test mode switching signal.
【0006】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【0007】図1(a)は本発明の第1の実施例のテス
ト回路1と、テストの対象となる大規模機能ブロック2
との対応関係を示すブロック図であり、また、図1
(b)に示されるのは、本実施例のテスト回路を示す回
路図である。図1(b)に示されるように、本実施例
は、NAND回路4、7およびOR回路5、6を含む信
号比較・選択回路3−1、3−2、………、3−n(n
は正整数)と、これらのn個の信号比較・選択回路3−
1、3−2、………、3−nの出力信号の論理積をとる
n入力のAND回路8とを備えて構成される。なお、信
号比較・選択回路3−2〜3−nの内部構成について
は、信号比較・選択回路3−1と全く同様であるため、
記載が省略されている。FIG. 1A shows a test circuit 1 according to a first embodiment of the present invention and a large-scale functional block 2 to be tested.
2 is a block diagram showing a correspondence relationship with FIG.
FIG. 7B is a circuit diagram showing the test circuit of this embodiment. As shown in FIG. 1B, in the present embodiment, signal comparison / selection circuits 3-1, 3-2, ..., 3-n (including NAND circuits 4 and 7 and OR circuits 5 and 6) are provided. n
Is a positive integer) and these n signal comparison / selection circuits 3-
, 3-2, ..., 3-n AND-input AND circuit 8 that takes the logical product of the output signals. The internal configuration of the signal comparison / selection circuits 3-2 to 3-n is exactly the same as that of the signal comparison / selection circuit 3-1.
The description is omitted.
【0008】図1(a)および(b)において、入力端
子51から入力されるm個の信号101に対応して、大
規模機能ブロック2よりはn個の信号104が出力さ
れ、テスト回路1に入力される。一方、テスト回路1に
対しては、入力端子53よりモード切替信号103が入
力されており、テスト回路1における機能として、比較
機能および出力信号選択機能の何れかの機能に対する切
替えが行われる。このモード切替信号103が“H”レ
ベルに設定され、比較機能が選択されている場合には、
外部入力端子52より入力される大規模機能ブロック2
のn個の出力期待値信号102が、テスト回路1内にお
いて、大規模機能ブロック2より出力される信号104
と比較照合され、その比較結果信号105が出力端子5
4を介して出力される。1A and 1B, n signals 104 are output from the large-scale functional block 2 corresponding to the m signals 101 input from the input terminal 51, and the test circuit 1 Entered in. On the other hand, the mode switching signal 103 is input to the test circuit 1 from the input terminal 53, and the function of the test circuit 1 is switched to either the comparison function or the output signal selection function. When the mode switching signal 103 is set to the “H” level and the comparison function is selected,
Large-scale functional block 2 input from external input terminal 52
N output expected value signals 102 of the signal 104 output from the large-scale functional block 2 in the test circuit 1.
The comparison result signal 105 is compared and collated with the output terminal 5
4 is output.
【0009】また、モード切替信号103が“L”レベ
ルに設定され、出力信号選択機能が選択されている場合
には、大規模機能ブロック2より出力された信号104
が、外部入力端子52より入力される大規模機能ブロッ
ク2の出力期待値信号102を介して選択され、テスト
回路1よりは、選択結果信号105として出力端子54
を介して出力される。When the mode switching signal 103 is set to "L" level and the output signal selection function is selected, the signal 104 output from the large-scale functional block 2 is selected.
Is selected via the output expected value signal 102 of the large-scale functional block 2 input from the external input terminal 52, and the output terminal 54 is selected as the selection result signal 105 by the test circuit 1.
Is output via.
【0010】図1(b)において、モード切替信号10
3が“H”レベルに設定され、比較機能が選択されてい
る場合には、テスト回路1における信号比較・選択回路
3−1においては、大規模機能ブロック2より出力され
る信号104がNAND回路4およびOR回路5に入力
され、出力期待値信号102がNAND回路4、OR回
路5および6に入力されるとともに、“H”レベルのモ
ード切替信号103がOR回路6に入力されている。こ
れらのNAND回路4、OR回路5および6の出力はN
AND回路7に入力され、信号比較・選択回路3−1の
出力としてAND回路8に入力される。この場合、大規
模機能ブロック2より入力される信号104が、外部入
力端子52より入力される出力期待値信号102に一致
した時には、信号比較・選択回路3−1よりは“H”レ
ベルが出力され、また、不一致の時には“L”レベルが
出力される。この動作については、他の信号比較・選択
回路3−2〜3−nについても全く同様であり、各1ビ
ット分の双方の信号の一致、不一致に対応して、“H”
レベルまたは“L”レベルの信号が出力されてAND回
路8に入力される。従って、上記の全ての信号比較・選
択回路3−1、3−2、……、3−nより出力される信
号が“H”レベルの場合には、AND回路8より出力さ
れる選択結果信号105としては“H”レベルが出力さ
れ、これにより比較結果が一致していることが示され
る。また、それぞれ1ビットに対応する各信号比較・選
択回路の内に、一つでも不一致のの状態が存在する時に
は、出力端子54より出力される比較結果信号105の
レベルは“L”レベルとなり、比較結果が不一致である
ことが示される。In FIG. 1B, the mode switching signal 10
3 is set to the "H" level and the comparison function is selected, the signal comparison / selection circuit 3-1 in the test circuit 1 outputs the signal 104 output from the large-scale functional block 2 to the NAND circuit. 4 and the OR circuit 5, the expected output value signal 102 is input to the NAND circuit 4, the OR circuits 5 and 6, and the “H” level mode switching signal 103 is input to the OR circuit 6. The outputs of these NAND circuit 4, OR circuits 5 and 6 are N
It is input to the AND circuit 7, and then input to the AND circuit 8 as the output of the signal comparison / selection circuit 3-1. In this case, when the signal 104 input from the large-scale functional block 2 matches the output expected value signal 102 input from the external input terminal 52, the signal comparison / selection circuit 3-1 outputs the “H” level. Further, if they do not match, the "L" level is output. This operation is exactly the same for the other signal comparison / selection circuits 3-2 to 3-n, and is "H" in response to the match or mismatch of both signals for each 1 bit.
A level or “L” level signal is output and input to the AND circuit 8. Therefore, when the signals output from all the signal comparison / selection circuits 3-1, 3-2, ..., 3-n are "H" level, the selection result signal output from the AND circuit 8 The "H" level is output as 105, which indicates that the comparison results are in agreement. Further, when at least one of the signal comparison / selection circuits corresponding to 1 bit has a mismatched state, the level of the comparison result signal 105 output from the output terminal 54 becomes “L” level, It is shown that the comparison results do not match.
【0011】また、出力信号選択機能に対応するモード
においては、モード切替信号103が“L”レベルに設
定され、各1ビット分に対応する信号比較・選択回路3
−1、3−2、……、3−nは、それぞれ選択器として
使用される。この場合、外部入力端子52より選択信号
として、nビット中の任意の1ビットを“H”レベルと
し、その以外のビットを“L”レベルにすることによ
り、大規模機能ブロック2から入力されるnビットの信
号の内の対応するビットの信号が選択されて、出力端子
54より出力される。In the mode corresponding to the output signal selection function, the mode switching signal 103 is set to the "L" level and the signal comparison / selection circuit 3 corresponding to each 1 bit.
-1, 3-2, ..., 3-n are respectively used as selectors. In this case, as a selection signal from the external input terminal 52, any one bit out of n bits is set to the “H” level, and the other bits are set to the “L” level to be input from the large-scale functional block 2. The signal of the corresponding bit is selected from the n-bit signals and output from the output terminal 54.
【0012】次に、図2(a)は本発明の第2の実施例
のテスト回路1と、テストの対象となる大規模機能ブロ
ック2との対応関係を示すブロック図であり、また、図
2(b)に示されるのは、本実施例のテスト回路を示す
回路図である。図2(b)に示されるように、本実施例
は、NAND回路4、7およびOR回路5、6を含む信
号比較・選択回路3−1、3−2、………、3−nと、
これらのn個の信号比較・選択回路3−1、3−2、…
……、3−nの出力信号の論理積をとるn入力のAND
回路8と、j(jは正整数:j<n)個の信号比較・選
択回路3−1、3−2、………、3−jの出力信号の論
理積をとるj入力のAND回路9と、(n−j)個の信
号比較・選択回路3−(j+1)、3−(j+2)、…
……、3−nの出力信号の論理積をとる(n−j)入力
のAND回路10と、を備えて構成される。なお、信号
比較・選択回路3−1以外の各信号比較・選択回路の内
部構成については、信号比較・選択回路3−1と全く同
様であるため、記載が省略されている。Next, FIG. 2A is a block diagram showing the correspondence between the test circuit 1 of the second embodiment of the present invention and the large-scale functional block 2 to be tested, and FIG. 2 (b) is a circuit diagram showing the test circuit of this embodiment. As shown in FIG. 2B, in this embodiment, signal comparison / selection circuits 3-1, 3-2, ..., 3-n including NAND circuits 4, 7 and OR circuits 5, 6 are provided. ,
These n signal comparison / selection circuits 3-1, 3-2, ...
......, AND of n inputs that takes the logical product of the output signals of 3-n
A j-input AND circuit that ANDs the output signals of the circuit 8 and j (j is a positive integer: j <n) signal comparison / selection circuits 3-1, 3-2, ... 9 and (n−j) signal comparison / selection circuits 3- (j + 1), 3- (j + 2), ...
.., and an AND circuit 10 having (n-j) inputs that take the logical product of the output signals of 3-n. The internal configuration of each signal comparison / selection circuit other than the signal comparison / selection circuit 3-1 is exactly the same as that of the signal comparison / selection circuit 3-1, and thus the description thereof is omitted.
【0013】本実施例においては、AND回路8以外に
AND回路9および10を付加することにより、比較機
能モード時における比較結果信号110は出力端子58
より出力し、出力信号選択機能モード時においては、選
択結果信号111および112を出力端子49および6
0より出力するように構成されている。このように、選
択結果信号を並列に出力することにより、前述の第1の
実施例における出力信号選択機能よりも短時間において
大規模機能ブロック2からの出力信号を選択して調べる
ことが可能となる。In this embodiment, by adding AND circuits 9 and 10 in addition to the AND circuit 8, the comparison result signal 110 in the comparison function mode is output terminal 58.
In the output signal selection function mode, the selection result signals 111 and 112 are output.
It is configured to output from 0. In this way, by outputting the selection result signals in parallel, it is possible to select and examine the output signal from the large-scale functional block 2 in a shorter time than the output signal selection function in the first embodiment. Become.
【0014】[0014]
【発明の効果】以上説明したように、本発明は、大規模
機能ブロックより出力される信号と出力期待値信号とを
1ビット区分にて比較して、一致・不一致を検出するこ
とが可能となり、遅延回路の使用を不要とし、テスト回
路の遅延時間の妥当性の不明に起因する回路設計上の負
担を排除することができるとともに、信号選択機能を介
して、大規模機能ブロックにおける誤動作に起因する信
号を容易に選択して調べることができるという効果があ
る。As described above, according to the present invention, it is possible to compare the signal output from the large-scale functional block with the output expected value signal in 1-bit sections and detect the match / mismatch. , The use of delay circuit is unnecessary, and the burden on the circuit design due to the uncertain validity of the delay time of the test circuit can be eliminated, and the malfunction in the large-scale functional block is caused through the signal selection function. There is an effect that a signal to be processed can be easily selected and examined.
【図1】本発明の第1の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図3】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.
【図4】他の従来例を示すブロック図である。FIG. 4 is a block diagram showing another conventional example.
1 テスト回路 2、11、15 大規模機能ブロック 3−1〜3−n 信号比較・選択回路 4、7 NAND回路 5、6 OR回路 8〜10 AND回路 12〜14 遅延回路 16 比較回路 DESCRIPTION OF SYMBOLS 1 test circuit 2, 11, 15 large-scale functional block 3-1 to 3-n signal comparison / selection circuit 4, 7 NAND circuit 5, 6 OR circuit 8-10 AND circuit 12-14 delay circuit 16 comparison circuit
Claims (1)
有する半導体集積回路において、前記大規模機能ブロッ
クの出力信号と、外部より入力される所定の出力期待値
信号とを1ビット区分において比較照合して、前記両信
号の一致・不一致を識別する比較結果信号を出力する機
能と、前記大規模機能ブロックの出力信号を前記出力期
待値信号を介して任意に選択して、当該選択された出力
信号を選択結果信号として出力する機能とを併せ有し、
所定のテスト・モード切替信号を介して、前記機能の内
の何れか一方を選択されて動作する信号比較・選択回路
を備えることを特徴とするテスト回路。1. In a semiconductor integrated circuit having at least one large-scale functional block, an output signal of the large-scale functional block and a predetermined output expected value signal input from the outside are compared and collated in a 1-bit section. , A function of outputting a comparison result signal for identifying a match / mismatch between the two signals, and an output signal of the large-scale functional block is arbitrarily selected via the output expected value signal, and the selected output signal is It also has the function of outputting as a selection result signal,
A test circuit comprising a signal comparison / selection circuit which operates by selecting one of the functions via a predetermined test mode switching signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3259971A JPH0599987A (en) | 1991-10-08 | 1991-10-08 | Test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3259971A JPH0599987A (en) | 1991-10-08 | 1991-10-08 | Test circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0599987A true JPH0599987A (en) | 1993-04-23 |
Family
ID=17341474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3259971A Pending JPH0599987A (en) | 1991-10-08 | 1991-10-08 | Test circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0599987A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19633362A1 (en) * | 1996-08-19 | 1998-02-26 | Siemens Ag | Layer structure with magnetic anisotropic layer portion e.g. for position detector |
-
1991
- 1991-10-08 JP JP3259971A patent/JPH0599987A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19633362A1 (en) * | 1996-08-19 | 1998-02-26 | Siemens Ag | Layer structure with magnetic anisotropic layer portion e.g. for position detector |
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