JP2613674B2 - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明はメモリを内蔵した集積回路装置に関する。The present invention relates to an integrated circuit device having a built-in memory.
[従来の技術] CPU(中央処理装置)、周辺回路及びROM(読みだし専
用メモリ)等からなるシステムを1つの半導体チップ上
に形成した従来の集積回路装置は、そのROMの良否を判
定するために、テストモードを設定することによりROM
に書き込まれているデータを外部に読み出すことができ
るように構成されており、この読み出されたデータと所
定のデータとを比較することによってROMの良否を判定
している。[Prior Art] A conventional integrated circuit device in which a system including a CPU (central processing unit), a peripheral circuit, a ROM (read only memory), and the like is formed on one semiconductor chip is used to determine the quality of the ROM. ROM mode by setting the test mode
The data written in the ROM can be read out to the outside, and the quality of the ROM is determined by comparing the read data with predetermined data.
[発明が解決しようとする課題] しかしながら、上記の従来の集積回路装置において
は、誰でもこのROMのデータを容易に入手することがで
きるので、ROM内のデータを秘密にしておくことができ
ないとい問題がある。[Problems to be Solved by the Invention] However, in the above-mentioned conventional integrated circuit device, anyone can easily obtain the data in the ROM, and therefore cannot keep the data in the ROM secret. There's a problem.
本発明は上記問題に鑑みなされたものであり、メモリ
内に記憶されているデータを外部に読み出すことなく、
該メモリの良否を判定することのできる集積回路装置を
提供することにある。The present invention has been made in view of the above problems, and without reading out data stored in a memory to the outside,
An object of the present invention is to provide an integrated circuit device capable of determining the quality of the memory.
[課題を解決するための手段] 本発明の前記目的は、メモリ及びデータ入出力回路を
含む集積回路装置であって、メモリの良否を判定すべく
データ入出力回路を外部からデータを入力することのみ
が可能なテストモードに設定する手段と、テストモード
が設定されたときに外部から供給されるデータとメモリ
から読み出されたデータとを順次比較する手段と、外部
供給データとメモリ読み出しデータとの各比較結果がす
べて一致のときに、一致検出信号を出力し、一以上の不
一致があったときは不一致検出信号を出力する出力制御
手段と、出力制御手段の出力を外部に出力する手段とを
備え、出力制御手段は、一致検出信号をカウントするカ
ウンタであることを特徴とする集積回路装置によって達
成される。[Means for Solving the Problems] An object of the present invention is to provide an integrated circuit device including a memory and a data input / output circuit, in which data is input from the outside to the data input / output circuit to determine the quality of the memory. Means for setting a test mode that can only perform the test mode, means for sequentially comparing data supplied from the outside when the test mode is set and data read from the memory, and means for externally supplied data and memory read data. Output control means for outputting a match detection signal when all the comparison results match, and outputting a mismatch detection signal when there is one or more mismatches, and means for outputting the output of the output control means to the outside And the output control means is a counter that counts the coincidence detection signal.
[作用] 集積回路装置に内蔵されたROM等のメモリに書き込ま
れているデータが正常であるか否かを判定する際、まず
テストモードを設定する。これにより、データ入出力回
路は、データを出力することが禁止され、データを入力
することのみが可能な状態になる。この状態で外部から
所定のデータを集積回路装置に入力する。集積回路装置
はこの入力されたデータとメモリから読み出したデータ
とを比較し、これらが一致するか否かを示す信号を外部
に出力する。これにより、メモリの機密性を損なうこと
なくメモリの良否を判定することができる。[Operation] When determining whether data written in a memory such as a ROM built in an integrated circuit device is normal, first, a test mode is set. As a result, the data input / output circuit is prohibited from outputting data, and enters a state in which it can only input data. In this state, predetermined data is externally input to the integrated circuit device. The integrated circuit device compares the input data with the data read from the memory, and outputs a signal indicating whether or not they match to the outside. Thus, the quality of the memory can be determined without deteriorating the confidentiality of the memory.
[実施例] 以下、図面を参照して本発明の実施例を説明する。第
1図は本発明に係る集積回路装置の一実施例を示す要部
ブロック図、第2図は第1図の比較回路の具体例を示す
回路図、第3図は第1図の出力制御部の具体例を示す回
路図である。Embodiment An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a main block diagram showing an embodiment of an integrated circuit device according to the present invention, FIG. 2 is a circuit diagram showing a specific example of a comparison circuit shown in FIG. 1, and FIG. FIG. 4 is a circuit diagram illustrating a specific example of a unit.
第1図の集積回路装置は、不図示のCPUとこのCPUに関
連する周辺回路及びメモリを含んでなる。The integrated circuit device of FIG. 1 includes a CPU (not shown), a peripheral circuit and a memory associated with the CPU.
第1図において、11はROM、12は外部との間でデータ
の入出力を行うデータ入出力部でありデータバス13を介
してデータ入出力端子14に接続されている。16はデータ
入出力部12及び内部データバス15aを経て外部から入力
されるデータDEXTと内部データバス15bを経てROM11から
読み出されるデータDROMとを比較する比較回路、17はRO
M11のテスト時、データ入出力時12を入力のみが可能な
状態に設定するとともに比較回路16をアクティブにする
制御回路、18は比較結果を所定のタイミングで1回だけ
出力するための出力制御部である。In FIG. 1, reference numeral 11 denotes a ROM, and reference numeral 12 denotes a data input / output unit for inputting / outputting data to / from the outside. The data input / output unit is connected to a data input / output terminal 14 via a data bus 13. A comparison circuit 16 compares the data D EXT input from the outside via the data input / output unit 12 and the internal data bus 15a with a data D ROM read from the ROM 11 via the internal data bus 15b.
A control circuit that sets the data input / output 12 to a state where only input can be performed and activates the comparison circuit 16 when testing the M11. An output control unit 18 outputs the comparison result only once at a predetermined timing. It is.
さらに、この集積回路装置にはROM11のアドレスを指
定するアドレス信号aを入力するための入力端子19、RO
M11をアクティブにするROM選択信号bを入力するための
入力端子20、ROM11にデータの読み出しを命令するROMデ
ータ出力信号cを入力するための入力端子21、及び出力
制御部18から出力される比較結果信号dを外部に取り出
すための出力端子22が備えられている。Further, the integrated circuit device has an input terminal 19 for inputting an address signal a for specifying an address of the ROM 11,
An input terminal 20 for inputting a ROM selection signal b for activating M11, an input terminal 21 for inputting a ROM data output signal c for instructing the ROM 11 to read data, and a comparison output from the output control unit 18. An output terminal 22 for extracting the result signal d to the outside is provided.
次に、第2図を参照して第2図を参照して第1図の比
較回路16の具体的な構成例を説明する。第2図の比較回
路は、外部からの8ビットのデータDEXTとROM11から読
み出された8ビットのデータDROMとを各ビット毎に比較
するためのものであり、各ビット(D1〜D7)に1対1に
対応する8個のビット比較回路23を備えている。Next, a specific configuration example of the comparison circuit 16 in FIG. 1 will be described with reference to FIG. 2 and FIG. Comparator circuit of FIG. 2 is for comparing the 8-bit data D ROM read from the 8-bit data D EXT and ROM11 from outside for each bit, each bit (D1 to D7 ) Are provided with eight bit comparison circuits 23 corresponding one-to-one.
各ビット比較回路23はANDゲートG1、NORゲートG2及び
これらのゲートの出力に接続されたORゲートG3から構成
される。例えば、データDEXT及びデータDROMの第1位の
ビットD0が互いに等しい場合には、第2図の最上部のビ
ット比較回路23のORゲートG3から“1"が出力され、異な
る場合には“0"が出力される。Each bit comparison circuit 23 includes an AND gate G1, a NOR gate G2, and an OR gate G3 connected to outputs of these gates. For example, when the first bit D0 of the data D EXT and the first bit D0 of the data D ROM are equal to each other, "1" is output from the OR gate G3 of the uppermost bit comparison circuit 23 in FIG. “0” is output.
各ビット比較回路の出力はNANDゲートG4の入力に接続
されており、このNANDゲートG4の出力が1バイト、即ち
D0〜D7についての比較の結果を示す1バイト比較結果信
号eとなる。D0〜D7のすべてについてデータDEXTとデー
タDROMとが一致している場合はANDゲートG4の入力はす
べて“1"であり、従って1バイト比較結果信号は“0"と
なる。The output of each bit comparison circuit is connected to the input of a NAND gate G4, and the output of the NAND gate G4 is 1 byte, that is,
This becomes a 1-byte comparison result signal e indicating the result of the comparison for D0 to D7. When the data D EXT matches the data D ROM for all of D0 to D7, the inputs of the AND gate G4 are all "1", and the 1-byte comparison result signal is "0".
次に、第3図を参照して第1図の出力制御部18の具体
的な構成例を説明する。この出力制御部18は直列に接続
された13段のDフリップフロップF1,F2,…,F13を備えて
おり8KバイトのROM容量に対応した回路構成となってい
る。フリップフロップF1,F2,…F13は、外部からのデー
タDEXT及びROM11から読み出されたデータDROMの各1バ
イト分のデータが一致している時に比較回路23から出力
される1バイト比較結果信号の数をカウントアップする
カウンタであり、8Kバイトのすべについてデータが一致
すると最終段のフリップフロップF13から“1"がANDゲー
ト24の一方の入力に供給される。Next, a specific configuration example of the output control unit 18 in FIG. 1 will be described with reference to FIG. The output control section 18 includes 13 stages of D flip-flops F1, F2,..., F13 connected in series, and has a circuit configuration corresponding to a ROM capacity of 8 Kbytes. Flip-flop F1, F2, ... F13 is 1 byte comparison result output from the comparator circuit 23 when the 1-byte data of the data D EXT and read from the ROM11 data D ROM from the outside matches This is a counter that counts up the number of signals. When data match for all 8 Kbytes, "1" is supplied to one input of the AND gate 24 from the last flip-flop F13.
ANDゲート24の他方の入力にはインバータ25を介してR
OM11をテストする際に“0"に設定される信号ROMTSTが供
給されるので、比較結果信号dはテストモード時のみ出
力される。The other input of AND gate 24 is connected to R via inverter 25.
Since the signal ROMTST set to “0” is supplied when testing the OM11, the comparison result signal d is output only in the test mode.
次に上記の構成を有する集積回路装置の動作を説明す
る。Next, the operation of the integrated circuit device having the above configuration will be described.
テストモードが選択されると、制御回路17はデータ入
出力回路12を入力のみ可能な状態に設定するとともに比
較回路16をアクティブにし、さらに信号ROMTSTを“0"に
する。この状態で外部からアドレス信号a、ROM選択信
号b、ROMデータ出力信号cが夫々入力端子19,20,21を
介してROM11に供給されるとROM11に記憶されているデー
タDROMが順次読み出されて比較回路16に入力され、外部
からデータ入出力端子14を介して順次比較回路16に入力
されるデータDEXTと1バイト毎に比較される。When the test mode is selected, the control circuit 17 sets the data input / output circuit 12 to a state where only input can be performed, activates the comparison circuit 16, and further sets the signal ROMTST to "0". Address signal a from the outside in this state, ROM selection signal b, sequentially read out the data D ROM to ROM data output signal c is stored in the ROM11 when supplied to the ROM11 through the respective input terminals 19, 20 and 21 The data D EXT is input to the comparison circuit 16 and sequentially input to the comparison circuit 16 via the data input / output terminal 14 from the outside.
これらの1バイトのデータが一致している場合は比較
回路16は“0"を1バイト比較結果信号eとして出力制御
部18に供給する。8KバイトのすべてについてDROMとDEXT
が一致している場合は、出力制御回路18は213個の“0"
を受け取り、最終段のフリップフロップF13からROM11が
正常であることを示す比較結果信号dがANDゲータ24を
経て出力端子22から外部に出力される。When these 1-byte data match, the comparison circuit 16 supplies "0" to the output control unit 18 as a 1-byte comparison result signal e. D ROM and D EXT for all 8K bytes
If There they match, the output control circuit 18 and second 13 "0"
, And a comparison result signal d indicating that the ROM 11 is normal is output from the output terminal 22 to the outside through the AND gater 24 from the last-stage flip-flop F13.
尚、上記実施例ではROM11の容量は8Kバイトである
が、出力制御部18のフリップフロップの段数を変えるこ
とにより、2Kバイト、4Kバイト、16Kバイト、32Kバイト
等、任意のROM容量に対応することができる。In the above embodiment, the capacity of the ROM 11 is 8 Kbytes. However, by changing the number of flip-flops of the output control unit 18, it is possible to support an arbitrary ROM capacity such as 2 Kbytes, 4 Kbytes, 16 Kbytes, and 32 Kbytes. be able to.
[発明の効果] 本発明の集積回路装置は、内蔵のメモリの良否を判定
すべくテストモードが設定された時に、データ入出力部
を入力のみが可能な状態に設定するとともに、外部から
入力されるデータとメモリから読み出されたデータとを
集積回路装置の内部で比較し、メモリ内のデータとは異
なる信号により比較結果を外部に出力するように構成さ
れているので、メモリに記憶されているデータの機密性
を保つことが可能になる。[Effects of the Invention] The integrated circuit device of the present invention sets the data input / output unit to a state in which only input is possible when the test mode is set to determine the quality of the built-in memory, and receives an external input. And the data read from the memory are compared inside the integrated circuit device, and the comparison result is output to the outside by a signal different from the data in the memory. Data can be kept confidential.
第1図は本発明の集積回路装置の実施例の構成を示すブ
ロック図、第2図は第1図の比較回路の回路図、第3図
は第1図の出力制御部の回路図である。 11……ROM、12……データ入出力部、16……比較回路、1
7……制御回路、18……出力制御部、G1……ANDゲート、
G2……NORゲート、G3……ORゲート、F1〜F3……フリッ
プフロップ。FIG. 1 is a block diagram showing the configuration of an embodiment of the integrated circuit device of the present invention, FIG. 2 is a circuit diagram of the comparison circuit of FIG. 1, and FIG. 3 is a circuit diagram of the output control unit of FIG. . 11 ROM: 12 Data input / output unit 16 Comparison circuit 1
7 ... Control circuit, 18 ... Output control unit, G1 ... AND gate,
G2: NOR gate, G3: OR gate, F1 to F3: flip-flop.
Claims (1)
路装置であって、該メモリの良否を判定すべく該データ
入出力回路を外部からデータを入力することのみが可能
なテストモードに設定する手段と、該テストモードが設
定されたときに外部から供給されるデータと該メモリか
ら読み出されたデータとを順次比較する手段と、該外部
供給データと該メモリ読み出しデータとの各比較結果が
すべて一致のときに、一致検出信号を出力し、一以上の
不一致があったときは不一致検出信号を出力する出力制
御手段と、該出力制御手段の出力を外部に出力する手段
とを備え、該出力制御手段は、一致検出信号をカウント
するカウンタであることを特徴とする集積回路装置。1. An integrated circuit device including a memory and a data input / output circuit, wherein the data input / output circuit is set to a test mode in which only data can be externally input in order to judge the quality of the memory. Means for sequentially comparing data supplied from the outside when the test mode is set with data read from the memory, wherein each comparison result between the externally supplied data and the memory read data is An output control unit that outputs a match detection signal when all match, and outputs a mismatch detection signal when there is one or more mismatches, and a unit that outputs an output of the output control unit to the outside; The integrated circuit device, wherein the output control means is a counter that counts a coincidence detection signal.
Priority Applications (1)
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JP2295013A JP2613674B2 (en) | 1990-10-31 | 1990-10-31 | Integrated circuit device |
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Publications (2)
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JPH04168700A JPH04168700A (en) | 1992-06-16 |
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Family Applications (1)
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JP2295013A Expired - Fee Related JP2613674B2 (en) | 1990-10-31 | 1990-10-31 | Integrated circuit device |
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Families Citing this family (2)
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JPH0676598A (en) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | Semiconductor memory |
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Family Cites Families (2)
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JPS5724096A (en) * | 1980-07-16 | 1982-02-08 | Casio Comput Co Ltd | Rom checking system |
JPS6097449A (en) * | 1983-10-31 | 1985-05-31 | Nec Corp | Information processor with read-only memory |
-
1990
- 1990-10-31 JP JP2295013A patent/JP2613674B2/en not_active Expired - Fee Related
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