JPH0595095A - Semiconductor device and manufacture of the same - Google Patents

Semiconductor device and manufacture of the same

Info

Publication number
JPH0595095A
JPH0595095A JP25388691A JP25388691A JPH0595095A JP H0595095 A JPH0595095 A JP H0595095A JP 25388691 A JP25388691 A JP 25388691A JP 25388691 A JP25388691 A JP 25388691A JP H0595095 A JPH0595095 A JP H0595095A
Authority
JP
Japan
Prior art keywords
gate electrode
film
thin film
semiconductor thin
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP25388691A
Other languages
Japanese (ja)
Inventor
Morifumi Oono
守▲史▼ 大野
Takanao Hayashi
孝尚 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP25388691A priority Critical patent/JPH0595095A/en
Publication of JPH0595095A publication Critical patent/JPH0595095A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To provide an FET of SOI constitution which can reduce the length of gate shorter than conventional gate and have more excellent crystal property of semiconductor thin film constituting channels than the conventional one. CONSTITUTION:A gate electrode 35 having thickness (t) equal to the substantial gate length is provided on a substrate 31. An insulating film 37 is also provided on the surface of gate electrode 35 covering the entire part thereof. A polysilicon film 39 of the first conductivity type is provided on the area extending from the part of the insulating film 37 covering at least the one side wall of the gate electrode 35 to the part on the substrate 31. A diffused layer 41 for source and drain of the second conductivity type is also provided on the part provided on the substrate of polysilicon film 39 and the upper part. The polysilicon film 39 is once converted to amorphous with the silicon ions and is then recrystallized again. Thereby, the film has the grain size larger than channel length.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＳＯＩ（Silicon on
Insulator）構造を有する半導体装置及びその製造方法
に関するものである。BACKGROUND OF THE INVENTION This invention is applied to SOI (Silicon on Silicon).
The present invention relates to a semiconductor device having an insulator structure and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】近年、ＳＯＩ（Silicon on Insulator）
技術が注目されている。この技術はＳｉ酸化膜などの非
晶質絶縁膜上にシリコン半導体薄膜を形成しこれに半導
体デバイスを作り込むものである。この技術によれば、
半導体デバイス（例えば電界効果トランジスタ）間を電
気的に分離するための領域を従来より狭くできる、半導
体デバイスを三次元的に配置できる等のため、半導体集
積回路の集積度の向上が図れ、また、寄生容量の低減が
図れるために半導体集積回路の動作の高速化が図れるな
どの利点が得られる。2. Description of the Related Art In recent years, SOI (Silicon on Insulator)
Technology is drawing attention. In this technique, a silicon semiconductor thin film is formed on an amorphous insulating film such as a Si oxide film, and a semiconductor device is built in this. According to this technology,
Since the area for electrically isolating semiconductor devices (for example, field effect transistors) can be made narrower than before, and the semiconductor devices can be arranged three-dimensionally, the integration degree of the semiconductor integrated circuit can be improved, and Since the parasitic capacitance can be reduced, there are advantages that the operation speed of the semiconductor integrated circuit can be increased.

【０００３】このＳＯＩ技術を利用した半導体デバイス
の一例としては、例えば文献（「超高速ＭＯＳデバイ
ス」培風館，（昭和61年），ｐｐ．358〜359 ）に開示
されている３次元ＣＭＯＳ（Complementary Metal-Oxid
e-Semiconductor ）があった。図８はその説明に供する
図でありこのデバイスをチャネル長方向に沿って切って
概略的に示した断面図である。An example of a semiconductor device using this SOI technology is a three-dimensional CMOS (Complementary Metal) disclosed in, for example, a document ("Ultra-high speed MOS device", Baifukan, (1986), pp. 358-359). -Oxid
e-Semiconductor). FIG. 8 is a diagram used for the explanation and is a cross-sectional view schematically showing the device taken along the channel length direction.

【０００４】この３次元ＣＭＯＳは、シリコン基板１１
上にｐＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）
１３とｎＭＯＳＦＥＴ１５とが積層されたものであっ
た。具体的には、ｎ型シリコン基板１１に作り込まれた
ｐ型領域１７ａ、１７ｂと、このシリコン基板１１上に
順に形成された下部ゲート絶縁膜１９及びジョイントゲ
ート２１とでｐＭＯＳ電界効果トランジスタ１３が構成
され、また、このジョイントゲート２１と、このジョイ
ントゲート２１上に形成された上部ゲート絶縁膜２３
と、この上部ゲート絶縁膜２３上に形成されＣＶＤポリ
シリコン層であってレーザで再結晶化されたポリシリコ
ン層２５と、このポリシリコン層２５に作り込まれたｎ
型領域２７ａ，２７ｂとでｎＭＯＳＦＥＴ１５が構成さ
れていた。なお、図８において、２９は層間絶縁膜、３
１は配線である。This three-dimensional CMOS has a silicon substrate 11
PMOS field effect transistor (pMOSFET) on top
13 and nMOSFET 15 were laminated. Specifically, the p-type field effect transistor 13 is formed by the p-type regions 17a and 17b formed in the n-type silicon substrate 11 and the lower gate insulating film 19 and the joint gate 21 which are sequentially formed on the silicon substrate 11. The joint gate 21 and the upper gate insulating film 23 formed on the joint gate 21 are formed.
A CVD polysilicon layer 25 formed on the upper gate insulating film 23 and recrystallized by a laser; and an n layer formed in the polysilicon layer 25.
The nMOSFET 15 is composed of the mold regions 27a and 27b. In FIG. 8, 29 is an interlayer insulating film, 3
Reference numeral 1 is a wiring.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、図８を
用いて説明したＣＭＯＳではジョイントゲート２１のゲ
ート長はシリコン基板１１の主面に平行な方向の寸法で
規定される。そして、この寸法はリソグラフィ技術の加
工限界の制約から０．５μｍ以下にするのは難しい。こ
のため、ＳＯＩ構造を有しかつゲート長が０．５μｍ以
下の電界効果トランジスタを工業的に製造することが難
しいという問題点があった。However, in the CMOS described with reference to FIG. 8, the gate length of the joint gate 21 is defined by the dimension in the direction parallel to the main surface of the silicon substrate 11. And, it is difficult to set this dimension to 0.5 μm or less due to the limitation of the processing limit of the lithography technique. Therefore, there is a problem that it is difficult to industrially manufacture a field effect transistor having an SOI structure and a gate length of 0.5 μm or less.

【０００６】また、ＳＯＩ技術を用いる場合、絶縁膜上
に形成される半導体薄膜（図８の例でいえば上部ゲート
絶縁膜２３上に形成され再結晶化されたＣＶＤポリシリ
コン膜２５）が半導体デバイスの能動層となるので、こ
の半導体薄膜の結晶性は良好である必要がある。しか
し、ＣＶＤポリシリコン膜を単にレーザーにより再結晶
化して得た半導体薄膜にはＣＶＤポリシリコン膜の粒界
が欠陥として残っている。このような欠陥は、この半導
体薄膜に作り込まれる半導体デバイスの特性を劣化させ
るという問題点があった（例えば文献：応用物理学会１
９９０秋予稿集，ｐ．６７５，２８ａ−ＳＺＭ−９参
照。）。When the SOI technique is used, the semiconductor thin film formed on the insulating film (in the example of FIG. 8, the CVD polysilicon film 25 formed on the upper gate insulating film 23 and recrystallized) is a semiconductor. This semiconductor thin film needs to have good crystallinity because it serves as an active layer of the device. However, the grain boundaries of the CVD polysilicon film remain as defects in the semiconductor thin film obtained by simply recrystallizing the CVD polysilicon film by laser. Such defects have a problem of deteriorating the characteristics of a semiconductor device formed in this semiconductor thin film (for example, Reference: Japan Society of Applied Physics 1
990 Autumn Proceedings, p. 675, 28a-SZM-9. ).

【０００７】この発明はこのような点に鑑みなされたも
のであり、従ってこの出願の第一発明の目的は、ＳＯＩ
構造を用いた電界効果トランジスタを有する半導体装置
であって従来よりゲート長の短縮が可能な構造の半導体
装置を提供することにある。また、この出願の第二発明
の目的は、ＳＯＩ構造を有する半導体装置を製造するに
当たり、絶縁膜上の半導体薄膜の結晶性を従来より良好
に出来る方法を提供することにある。The present invention has been made in view of the above points, and the object of the first invention of the present application is therefore the SOI.
It is an object of the present invention to provide a semiconductor device having a field effect transistor using the structure and having a structure capable of shortening the gate length as compared with the related art. Another object of the second invention of this application is to provide a method capable of improving the crystallinity of a semiconductor thin film on an insulating film better than ever before in manufacturing a semiconductor device having an SOI structure.

【０００８】[0008]

【課題を解決するための手段】この目的の達成を図るた
め、この出願の第一発明の半導体装置によれば、基板上
側にゲート電極であってその厚さが実質的なゲート長と
されているゲート電極を具え、該ゲート電極表面にこれ
を覆う絶縁膜を具え、該絶縁膜の、前述のゲート電極の
少なくとも１つの側壁を覆っている部分上から前述の基
板上に亙って第１導電型の半導体薄膜を具え、該半導体
薄膜の前述の基板上に設けられた部分に、第２導電型の
ソース・ドレイン用拡散層を具え、該半導体薄膜の上部
部分に第２導電型のソース・ドレイン用拡散層を具えて
いることを特徴とする。In order to achieve this object, according to the semiconductor device of the first invention of this application, the gate electrode is provided on the upper side of the substrate and its thickness is substantially the gate length. A gate electrode, a gate electrode surface is provided with an insulating film covering the gate electrode surface, and a portion of the insulating film that covers at least one side wall of the gate electrode is provided on the substrate. A semiconductor thin film of conductivity type is provided, a source / drain diffusion layer of second conductivity type is provided in a portion of the semiconductor thin film provided on the substrate, and a source of second conductivity type is provided in an upper portion of the semiconductor thin film. -Characterized by having a diffusion layer for drain.

【０００９】なお、この第一発明の実施に当たり、前述
の１つの側壁以外の他の１つの側壁を覆っている前述の
絶縁膜の部分上から基板上に亙って第２導電型の半導体
薄膜を設け、そしてこの第２導電型の半導体薄膜の前述
の基板上に設けられた部分に、第１導電型のソース・ド
レイン用拡散層を設け、該第２導電型の半導体薄膜の上
部部分に第１導電型のソース・ドレイン用拡散層を設
け、前述のゲート電極をジョイントゲート電極として、
ＣＭＯＳ型の半導体装置を構成することもできる。In carrying out the first invention, a semiconductor thin film of the second conductivity type is formed from above the portion of the insulating film covering one side wall other than the above-mentioned one side wall to the substrate. And a diffusion layer for the source / drain of the first conductivity type is provided on a portion of the second conductivity type semiconductor thin film provided on the substrate, and the diffusion layer for the source / drain of the first conductivity type is provided on the upper portion of the second conductivity type semiconductor thin film. A first conductive type source / drain diffusion layer is provided, and the above-mentioned gate electrode is used as a joint gate electrode.
It is also possible to configure a CMOS type semiconductor device.

【００１０】さらにこの第一発明の実施に当たり、前述
の第１導電型半導体薄膜及び第２導電型半導体薄膜は、
グレインサイズが電界効果トランジスタのチャネル長よ
り大きな薄膜で構成するのが好適である。このような半
導体薄膜としては、例えば後述するような、ポリシリコ
ンをアモルファス化しさらに再結晶化して得たポリシリ
コン膜を挙げることができる。なお、グレインサイズが
電界効果トランジスタのチャネル長より大きな薄膜と
は、一部のグレインサイズが小さくとも実質的にグレイ
ンサイズが大きい薄膜の場合も含む。Further, in carrying out the first invention, the above-mentioned first conductive type semiconductor thin film and second conductive type semiconductor thin film are
It is preferable to use a thin film having a grain size larger than the channel length of the field effect transistor. As such a semiconductor thin film, for example, a polysilicon film obtained by amorphizing polysilicon and further recrystallizing it can be mentioned as will be described later. The thin film having a grain size larger than the channel length of the field effect transistor includes a thin film having a large grain size even if a part of the grain size is small.

【００１１】また、この出願の第二発明によれば、絶縁
性下地上に半導体薄膜を具え、該半導体薄膜に電界効果
トランジスタが作り込まれている構成の半導体装置を製
造するに当たり、半導体薄膜としてポリシリコン膜を形
成し、電界効果トランジスタのチャネルの形成を、前述
のポリシリコン膜の当該チャネル形成予定領域に当たる
部分にシリコンイオン及びゲルマニウムイオンの双方ま
たは一方を注入する工程と、該イオン注入済みのポリシ
リコン膜部分を結晶化するための熱処理を行なう工程と
を含む工程により行なうことを特徴とする。According to the second invention of this application, when a semiconductor thin film is provided on an insulating base and a field effect transistor is formed in the semiconductor thin film, a semiconductor thin film is manufactured. A step of forming a polysilicon film and forming a channel of the field-effect transistor is performed by injecting silicon ions and / or germanium ions into a portion of the polysilicon film corresponding to the region where the channel is to be formed. And a heat treatment for crystallizing the polysilicon film portion.

【００１２】また、この発明の実施に当たり、前述の絶
縁性下地は、シリコン基板の主面上側にゲート電極を形
成し該ゲート電極表面と前述のシリコン基板表面とに亙
って絶縁膜を形成することにより得、前述のチャネル形
成予定領域部分を、該絶縁性下地上に形成されるポリシ
リコン膜の、前述のゲート電極の少なくとも１つの側壁
側に形成される部分で構成し、該チャネル形成予定領域
部分へのシリコンイオン及びゲルマニウムイオンの双方
または一方の注入を、前述のゲート電極の側壁面に垂直
な方向からのイオンが増加するような方向から行ない、
前述のシリコン基板の主面と垂直な方向からソース・ド
レイン領域形成のためのイオン注入を行なうのが好適で
ある。In implementing the present invention, the above-mentioned insulating base forms a gate electrode on the upper side of the main surface of the silicon substrate and forms an insulating film over the surface of the gate electrode and the surface of the silicon substrate. Thus, the channel formation planned region portion is formed by a portion of the polysilicon film formed on the insulating base on the side wall of at least one of the gate electrodes, and the channel formation planned region is formed. Implanting silicon ions and / or germanium ions into the region portion is performed from the direction in which the ions increase from the direction perpendicular to the side wall surface of the gate electrode described above.
It is preferable to perform ion implantation for forming the source / drain regions from a direction perpendicular to the main surface of the silicon substrate.

【００１３】なお、この第二発明の実施に当たり、ポリ
シリコン膜に形成される電界効果トランジスタがｐチャ
ネルまたはｎチャネルの何れか一方である場合はポリシ
リコン膜ははじめからそれに応じた導電型としても良
い。勿論、ノンドープのポリシリコン膜としておき、後
にイオン注入を行なって導電型の調整をしても良い。後
にイオン注入する場合は、シリコンイオン及び又はゲル
マニウムイオンを注入する場合と同様に指向性を持たせ
たイオン注入を行なうのが良い。また、ゲート電極形成
材から成る凸部の例えば２つの側壁の一方にｐＭＯＳＦ
ＥＴを形成し他方にｎＭＯＳＦＥＴを形成する場合は、
ポリシリコン膜はノンドープのものとし後にこの膜のチ
ャネル領域にイオン注入をそれぞれ行なって導電型の調
整を行なう。In implementing the second invention, when the field effect transistor formed in the polysilicon film is either a p-channel or an n-channel, the polysilicon film may have a conductivity type corresponding to it from the beginning. good. Of course, a non-doped polysilicon film may be left and ion implantation may be performed later to adjust the conductivity type. When ion implantation is performed later, it is preferable to perform ion implantation with directivity as in the case of implanting silicon ions and / or germanium ions. In addition, for example, pMOSF is formed on one of the two sidewalls of the protrusion made of the gate electrode forming material.
When forming ET and forming nMOSFET on the other side,
The polysilicon film is made non-doped, and ion implantation is performed in the channel region of this film to adjust the conductivity type.

【００１４】[0014]

【作用】この出願の第一発明によれば、ゲート電極の側
壁にＳＯＩ構造の電界効果トランジスタであってかつゲ
ート電極の厚さがほぼゲート長とされた電界効果トラン
ジスタが構成される。ここで、ゲート電極の厚さはゲー
ト電極形成材の膜厚を制御することにより薄くかつ精度
良く決定できる。このため、ＳＯＩ構造を有しかつゲー
ト長が少なくとも０．５μｍより微細な電界効果トラン
ジスタが容易に得られる。According to the first invention of this application, a field effect transistor having an SOI structure is formed on the side wall of the gate electrode, and the thickness of the gate electrode is substantially the gate length. Here, the thickness of the gate electrode can be determined thinly and accurately by controlling the film thickness of the gate electrode forming material. Therefore, a field effect transistor having an SOI structure and having a gate length of at least 0.5 μm can be easily obtained.

【００１５】さらに、この第一発明の好適実施例によれ
ば、ＳＯＩ構造を有しかつゲート長が少なくとも０．５
μｍより微細な電界効果トランジスタを用いたＣＭＯＳ
型の半導体装置が構成できる。Further, according to a preferred embodiment of the first aspect of the present invention, it has an SOI structure and a gate length of at least 0.5.
CMOS using field effect transistor finer than μm
Type semiconductor device can be configured.

【００１６】また、この出願の第二発明の半導体装置の
製造方法によれば、絶縁膜上に形成されたポリシリコン
膜にシリコンイオン及び又はゲルマニウムイオンを注入
後にこのポリシリコン膜の再結晶化のための熱処理を行
なう。このようにすると、ポリシリコン膜のグレインサ
イズを大きくできる。ここでポリシリコン膜のグレイン
サイズはチャネル長程度まで大きくすることも可能であ
るのでそうすることによりチャネルはポリシリコン粒界
の影響を実質的に受けなくなる。Further, according to the method of manufacturing a semiconductor device of the second invention of this application, recrystallization of the polysilicon film is performed after implanting silicon ions and / or germanium ions into the polysilicon film formed on the insulating film. Heat treatment is performed. By doing so, the grain size of the polysilicon film can be increased. Here, since the grain size of the polysilicon film can be increased to about the channel length, the channel is substantially not affected by the polysilicon grain boundaries.

【００１７】[0017]

【実施例】以下、図面を参照して第一発明の半導体装置
の実施例及び第二発明の製造方法の実施例についてそれ
ぞれ説明する。なお、説明に用いる各図は、この発明を
理解できる程度に、各構成成分の形状、大きさおよび配
置関係を概略的に示してあるにすぎない。Embodiments of the semiconductor device of the first invention and embodiments of the manufacturing method of the second invention will be described below with reference to the drawings. It should be noted that the drawings used for the description merely schematically show the shapes, sizes, and arrangement relationships of the respective constituent components to the extent that the present invention can be understood.

【００１８】１．第一発明の説明 先ず、第一発明をＣＭＯＳ型の半導体装置に適用した例
により、第一発明の実施例の説明を行なう。図１は、こ
の半導体装置の説明に供する図である。実施例の半導体
装置をこれに備わる電界効果トランジスタ（以下、「Ｆ
ＥＴ」と略称することもある。）のチャネル長方向（図
１にＬで示した方向）に沿って切って示した断面図であ
る。1. Description of First Invention First, an embodiment of the first invention will be described with reference to an example in which the first invention is applied to a CMOS type semiconductor device. FIG. 1 is a diagram for explaining the semiconductor device. The field effect transistor (hereinafter, referred to as “F
It may also be abbreviated as "ET". 2] is a cross-sectional view taken along the channel length direction of () (direction indicated by L in FIG. 1).

【００１９】この実施例の半導体装置は、基板としての
例えばシリコン基板３１上に絶縁膜例えばシリコン酸化
膜３３を介しゲート電極３５を具える。このゲート電極
３５はこの実施例ではジョイントゲート電極として使用
されるものである。このゲート電極は厚さがｔで幅がＷ
としてある。この厚さｔは実質的にＦＥＴのゲート長と
なるのでＦＥＴの設計に応じ決定する。また、この幅Ｗ
は配線抵抗等を考慮し設計に応じた適正値とすれば良
い。このゲート電極３５は、従来公知の好適な材料で構
成できる。ただし、製造工程を考えると例えばＮ+ ポリ
シリコン等で構成するのが良い。熱酸化により表面に酸
化膜を容易に形成できるからである。The semiconductor device of this embodiment comprises a gate electrode 35 on a silicon substrate 31 as a substrate with an insulating film, for example, a silicon oxide film 33 interposed therebetween. This gate electrode 35 is used as a joint gate electrode in this embodiment. This gate electrode has a thickness t and a width W.
There is. The thickness t is substantially the gate length of the FET, and therefore is determined according to the FET design. Also, this width W
Should be set to an appropriate value according to the design in consideration of wiring resistance and the like. The gate electrode 35 can be made of a conventionally known and suitable material. However, considering the manufacturing process, it is preferable to use N + polysilicon, for example. This is because an oxide film can be easily formed on the surface by thermal oxidation.

【００２０】さらにこの実施例の半導体装置は、ゲート
電極３５表面にこれを覆う絶縁膜３７を具えている。こ
の絶縁膜３７の、ゲート電極３５の側壁を覆っている部
分はゲート絶縁膜となる。Further, the semiconductor device of this embodiment has an insulating film 37 covering the surface of the gate electrode 35. The portion of the insulating film 37 that covers the side wall of the gate electrode 35 becomes the gate insulating film.

【００２１】さらにこの実施例の半導体装置は、絶縁膜
３７の、前記ゲート電極３５の１つの側壁を覆っている
部分上から前記基板３１上に亙って第１導電型の半導体
薄膜３９を具えており、また、この絶縁膜３７の、前記
ゲート電極３５の別の側壁を覆っている部分上から前記
基板３１上に亙って第２導電型の半導体薄膜４１を具え
ている。そして、第１導電型の半導体薄膜３９の基板３
１上に設けられた部分と該半導体薄膜３９の上部部分と
に第２導電型のソース・ドレイン用拡散層４３をそれぞ
れ具え、また、第２導電型の半導体薄膜４１の基板３１
上に設けられた部分と該半導体薄膜４１の上部部分とに
第１導電型のソース・ドレイン用拡散層４５をそれぞれ
具えている。第１導電型の半導体薄膜３９、第２導電型
の半導体薄膜４１各々は、グレインサイズがＦＥＴのチ
ャネル長より大きな薄膜で構成するのが好適である。粒
界の影響のないＦＥＴが得られＦＥＴの特性の向上が期
待できるからである。このような半導体薄膜としては、
例えば、後述の製造方法の項で得られるポリシリコン膜
３８ｂ（図４（Ａ）参照。）を挙げることができる。Further, in the semiconductor device of this embodiment, a semiconductor thin film 39 of the first conductivity type is provided on a portion of the insulating film 37 covering one side wall of the gate electrode 35 and on the substrate 31. Further, a second conductive type semiconductor thin film 41 is provided over the substrate 31 from the portion of the insulating film 37 that covers the other side wall of the gate electrode 35. Then, the substrate 3 of the semiconductor thin film 39 of the first conductivity type
1. A source / drain diffusion layer 43 of the second conductivity type is provided in the portion provided on the first semiconductor thin film 39 and the upper portion of the semiconductor thin film 39, and the substrate 31 of the second conductivity type semiconductor thin film 41 is provided.
A source / drain diffusion layer 45 of the first conductivity type is provided on the upper portion and the upper portion of the semiconductor thin film 41, respectively. It is preferable that each of the first conductive type semiconductor thin film 39 and the second conductive type semiconductor thin film 41 is a thin film having a grain size larger than the channel length of the FET. This is because an FET free from the influence of grain boundaries can be obtained and the characteristics of the FET can be expected to improve. As such a semiconductor thin film,
For example, a polysilicon film 38b (see FIG. 4A) obtained in the section of the manufacturing method described later can be cited.

【００２２】なお、図１において、Ｍで示したものは当
該半導体装置製造時にゲート電極３５を加工するために
用いたマスクである。これは、第１導電型半導体薄膜３
９及び第２導電型半導体薄膜４１間を電気的に分離する
絶縁膜の一部としても機能している。Note that, in FIG. 1, M is a mask used for processing the gate electrode 35 at the time of manufacturing the semiconductor device. This is the first conductive type semiconductor thin film 3
9 and the second conductive type semiconductor thin film 41 also function as a part of the insulating film.

【００２３】この実施例の半導体装置では絶縁膜３７と
各半導体薄膜３９、４１とでＳＯＩ構造が構成されてい
る。そして、ゲート電極３５の１つの側壁を利用してｐ
ＭＯＳＦＥＴが構成され、他の側壁を利用してｎＭＯＳ
ＦＥＴが構成されこれらＭＯＳＦＥＴで３次元構造の新
規なＣＭＯＳ型の半導体装置が構成される。In the semiconductor device of this embodiment, the insulating film 37 and the semiconductor thin films 39 and 41 form an SOI structure. Then, using one side wall of the gate electrode 35, p
MOSFET is configured, and nMOS is formed by using other side wall
An FET is formed, and these MOSFETs form a novel CMOS type semiconductor device having a three-dimensional structure.

【００２４】上述においては、第一発明の実施例につい
て説明したがこの第一発明は上述の実施例に限られな
い。Although the first embodiment of the present invention has been described above, the first invention is not limited to the above embodiment.

【００２５】例えば上述の実施例はこの第一発明をＣＭ
ＯＳ型の半導体装置に適用したものであったが、この第
一発明はＣＭＯＳではなくゲート電極の１つの側壁のみ
にＦＥＴを設けた構造にも適用できる。また、ゲート電
極の２つの側壁各々に同一導電型のＦＥＴを設ける場合
にも勿論適用できる。For example, the above-mentioned embodiment is a CM of the first invention.
Although it was applied to the OS type semiconductor device, the first invention can be applied to not only the CMOS but also the structure in which the FET is provided only on one side wall of the gate electrode. Further, it is of course applicable to the case where FETs of the same conductivity type are provided on each of the two sidewalls of the gate electrode.

【００２６】２．第二発明の説明 次に、第二発明の製造方法を図１を用いて説明した半導
体装置を製造する場合に適用した例により、第二発明の
実施例の説明を行なう。2. Description of Second Invention Next, an embodiment of the second invention will be described with reference to an example in which the manufacturing method of the second invention is applied to manufacture the semiconductor device described with reference to FIG.

【００２７】図２（Ａ）〜（Ｃ）、図３（Ａ）及び
（Ｂ）、図４（Ａ）及び（Ｂ）、図５（Ａ）及び（Ｂ）
並びに図６は実施例の製造方法の説明に供する製造工程
図である。いずれの図も工程中の主な工程での半導体装
置の様子を図１と同様な位置での断面図で示したもので
ある。2A to 2C, 3A and 3B, 4A and 4B, 5A and 5B.
In addition, FIG. 6 is a manufacturing process diagram for explaining the manufacturing method of the embodiment. In all of the drawings, the states of the semiconductor device in the main steps of the process are shown in sectional views at the same positions as in FIG.

【００２８】この実施例の製造方法では、図２（Ａ）に
示したように、シリコン基板３１にシリコン酸化膜３３
を例えば熱酸化法により例えば５０ｎｍの膜厚に形成
し、次にこのシリコン酸化膜３３上にゲート電極形成材
としての例えばＮ+ ポリシリコン膜３５ａを例えばＣＶ
Ｄ法により例えば２００ｎｍの膜厚で形成する。Ｎ+ ポ
リシリコン膜３５ａの膜厚によってゲート長がほぼ決定
される。次に、熱酸化法によりこのＮ+ ポリシリコン膜
３５ａの表面にポリシリコン酸化膜３７を形成した後、
このポリシリコン酸化膜３７上に公知の成膜技術例えば
ＣＶＤ法、フォトリソグラフィ技術及びエッチング技術
を用いシリコン窒化膜から成るマスクＭを形成する。こ
こで、マスクＭの寸法Ｗ（図２（Ａ）参照）はジョイト
ゲート電極の設計寸法により主に決定すれば良い。但
し、この実施例ではゲート長はＮ+ ポリシリコン膜３５
ａの膜厚により主に決定されるので、この寸法Ｗはそれ
程微細である必要はなく配線抵抗などを考慮した寸法と
すれば良い。In the manufacturing method of this embodiment, as shown in FIG. 2A, the silicon oxide film 33 is formed on the silicon substrate 31.
Was formed, for example, the film thickness of, for example, 50nm of by thermal oxidation, then the example CV e.g. N + polysilicon film 35a as the gate electrode forming material on the silicon oxide film 33
The film is formed by the D method to have a film thickness of 200 nm, for example. The gate length is almost determined by the film thickness of the N + polysilicon film 35a. Next, after a polysilicon oxide film 37 is formed on the surface of the N + polysilicon film 35a by a thermal oxidation method,
A mask M made of a silicon nitride film is formed on the polysilicon oxide film 37 by using a known film forming technique such as a CVD method, a photolithography technique and an etching technique. Here, the size W of the mask M (see FIG. 2A) may be determined mainly by the design size of the joit gate electrode. However, in this embodiment, the gate length is N + polysilicon film 35.
Since it is mainly determined by the film thickness of a, this dimension W does not need to be so fine and may be a dimension in consideration of wiring resistance and the like.

【００２９】次に、図２（Ｂ）に示すように、ポリシリ
コン酸化膜３７、Ｎ+ ポリシリコン膜３５ａの、マスク
Ｍで覆われていない部分をＲＩＥ法によりそれぞれ除去
してシリコン基板３１上側にＮ+ ポリシリコン膜から成
るゲート電極３５を形成する。次に、熱酸化法によりこ
のゲート電極３５の側壁にポリシリコン酸化膜を形成し
図１に示した絶縁膜３７が最終的に得られる。なお、こ
の絶縁膜３７のゲート電極３５の側壁部分はゲート絶縁
膜となるので、その膜厚が設計に応じた膜厚例えば５〜
２０ｎｍの範囲の好適な膜厚になるように熱酸化を行な
う。Next, as shown in FIG. 2B, the portions of the polysilicon oxide film 37 and the N + polysilicon film 35a which are not covered with the mask M are removed by the RIE method and the upper side of the silicon substrate 31 is removed. Then, a gate electrode 35 made of an N + polysilicon film is formed. Then, a polysilicon oxide film is formed on the side wall of the gate electrode 35 by the thermal oxidation method to finally obtain the insulating film 37 shown in FIG. Since the side wall of the gate electrode 35 of the insulating film 37 serves as a gate insulating film, the film thickness thereof depends on the design, for example, 5 to 5.
Thermal oxidation is performed so as to obtain a suitable film thickness in the range of 20 nm.

【００３０】図２（Ｂ）に示した構造体がこの実施例に
おける絶縁性下地に当たる。The structure shown in FIG. 2B corresponds to the insulating base in this embodiment.

【００３１】次に、この構造体上に例えばＣＶＤ法によ
りこの場合ノンドープのポリシリコン膜３８を例えば５
０ｎｍの膜厚に形成する（図２（Ｃ））。Next, a non-doped polysilicon film 38 in this case, for example, 5 is formed on this structure by, for example, the CVD method.
It is formed to have a film thickness of 0 nm (FIG. 2C).

【００３２】次に、このポリシリコン膜３８のゲート電
極３５の側壁と対向する部分（チャネル形成予定領域部
分）各々へシリコンイオンを、ゲート電極３５の側壁面
に垂直な方向からのイオンが増加するような方向から注
入する。この実施例では、このイオン注入は、図３
（Ａ）に示すように、シリコン基板３１をその法線を回
転軸として回転させた状態でこの法線に対し例えば６０
〜８０度程度の角度を持った方向に平行な方向（図３
（Ａ）に矢印で示した方向）から当該イオンを入射させ
ることで行なう。また、イオン注入条件は加速電圧が例
えば１２０ＫｅＶ及びドーズ量が１×１０15（１０の１
５乗）／ｃｍ2という条件としている。Next, silicon ions increase in each of the portions of the polysilicon film 38 that face the side wall of the gate electrode 35 (channel formation planned region portions), and the ions from the direction perpendicular to the side wall surface of the gate electrode 35 increase. Inject from the same direction. In this embodiment, this ion implantation is performed as shown in FIG.
As shown in (A), when the silicon substrate 31 is rotated about the normal line as a rotation axis, for example, 60
A direction parallel to a direction with an angle of about 80 degrees (Fig. 3
This is performed by injecting the ions from (A) (direction indicated by an arrow). Further, the ion implantation conditions include an acceleration voltage of 120 KeV and a dose of 1 × 10 15 (1 of 10).
5) / cm 2 .

【００３３】このようにシリコンイオンを注入すること
により、ポリシリコン膜３８のゲート電極３５の側壁と
対向する部分はアモルファス化されるアモルファス化領
域３８ａとなる（図３（Ｂ））。By implanting silicon ions in this manner, the portion of the polysilicon film 38 facing the side wall of the gate electrode 35 becomes an amorphized region 38a which is amorphized (FIG. 3B).

【００３４】次に、この試料を６５０℃以下の温度であ
ってかつアモルファス化領域３８ａを再結晶化し得る好
適な温度で、窒素雰囲気とされた電気炉中で所定の時間
熱処理する。この熱処理が済むとアモルファス化領域３
８ａは再結晶化される。またこのような熱処理温度であ
ると、グレインサイズのバラツキが少なくかつグレイン
サイズが１０００ｎｍ程度のポリシリコン膜３８ｂ（図
４（Ａ）参照。）が得られる。Next, this sample is heat-treated at a temperature of 650 ° C. or lower at a temperature suitable for recrystallizing the amorphized region 38a in an electric furnace in a nitrogen atmosphere for a predetermined time. Amorphized region 3 after this heat treatment
8a is recrystallized. Further, at such a heat treatment temperature, the polysilicon film 38b (see FIG. 4A) having a small grain size variation and a grain size of about 1000 nm can be obtained.

【００３５】図１に示した半導体装置では各ＦＥＴのチ
ャネルは、第１導電型半導体薄膜３９、第２導電型半導
体薄膜４１各々のゲート電極３５と対向する部分でほぼ
構成されるので、その寸法（チャネル長）はせいぜい２
００〜３００ｎｍ程度である。従って、グレインサイズ
が１０００ｎｍというポリシリコン膜が得られるとチャ
ネル領域は粒界のないポリシリコン膜で構成されること
になるので、ポリシリコン膜の粒界の影響のないＦＥＴ
が得られることが分かる。In the semiconductor device shown in FIG. 1, the channel of each FET is substantially composed of a portion of each of the first conductive type semiconductor thin film 39 and the second conductive type semiconductor thin film 41 which faces the gate electrode 35. (Channel length) is at most 2
It is about 00 to 300 nm. Therefore, if a polysilicon film having a grain size of 1000 nm is obtained, the channel region will be composed of a polysilicon film having no grain boundaries, so that the FET not affected by the grain boundaries of the polysilicon film.
It can be seen that

【００３６】ここで、上述のようなシリコンイオン注入
条件及び熱処理条件は、文献（電子情報通信学会技術研
究報告ＳＤ８７−１６５）に記載の技術に基づいて決定
している。この技術とは、ポリシリコン膜の結晶性改善
法であり、多結晶シリコン中にシリコンイオンを注入し
この多結晶シリコンを一旦アモルファス化しこれを７０
０℃の温度で熱処理するとシリコンイオン注入条件によ
ってこれら処理後のポリシリコン膜のグレインサイズが
変化する（大きくなる）というものである。Here, the silicon ion implantation conditions and the heat treatment conditions as described above are determined based on the technique described in the literature (Technical Research Report of the Institute of Electronics, Information and Communication Engineers SD87-165). This technique is a method for improving the crystallinity of a polysilicon film, in which silicon ions are injected into polycrystalline silicon to once make the polycrystalline silicon amorphous and then the amorphous silicon
When the heat treatment is performed at a temperature of 0 ° C., the grain size of the polysilicon film after these treatments changes (becomes larger) depending on the silicon ion implantation conditions.

【００３７】図７はこの文献に基づきこの出願に係る発
明者が行なった実験結果を示した図である。すなわち、
シリコン酸化膜上にＣＶＤ法により形成した膜厚２００
ｎｍのポリシリコン膜に注入するシリコンイオンのドー
ズ量を種々に変え、さらにこれらポリシリコン膜を６５
０℃の温度で同じ時間熱処理し再結晶化させた後の各膜
のグレインサイズと、シリコンイオンのドーズ量との関
係を示した特性図である。なお、グレインサイズはＴＥ
Ｍ（透過型電子顕微鏡）で観察した。FIG. 7 shows the results of an experiment conducted by the inventor of the present application based on this document. That is,
A film thickness of 200 formed by a CVD method on a silicon oxide film
The dose of silicon ions to be implanted into the polysilicon film of nm is variously changed, and the polysilicon film is changed to 65 nm.
FIG. 6 is a characteristic diagram showing the relationship between the grain size of each film after heat treatment at the temperature of 0 ° C. for the same time and recrystallization, and the dose amount of silicon ions. The grain size is TE
It was observed with M (transmission electron microscope).

【００３８】図７からも明らかなように、シリコンイオ
ンのドーズ量が８×１０14（１０の１４乗）〜１×１０
15（１０の１５乗）の範囲以上になると、このようなイ
オン注入されたポリシリコン膜を６５０℃の温度で再結
晶化することにより、グレインサイズがおおよそ１００
０ｎｍ程度のポリシリコン膜が得られることが分かる。As is clear from FIG. 7, the dose amount of silicon ions is from 8 × 10 14 (10 14 power) to 1 × 10.
When the range of 15 (10 15) or more is reached, the grain size becomes approximately 100 by recrystallizing the ion-implanted polysilicon film at a temperature of 650 ° C.
It can be seen that a polysilicon film of about 0 nm can be obtained.

【００３９】なお、図１に示した半導体装置では各ＦＥ
Ｔのチャネル長は、既に説明したように、せいぜい２０
０〜３００ｎｍ程度である。このため、チャネル部分の
結晶性を改善する意味からは、ここでいうグレインサイ
ズの改善は原理的にはグレインサイズが３００ｎｍとな
るようなもので良い。したがって、上述のシリコンイオ
ン注入条件（ドーズ量１０15／ｃｍ2 ）及び熱処理条件
（６５０℃という温度）はこの発明の範囲内の一例にす
ぎないことは理解されたい。ただし、熱処理温度が８０
０℃程度より高くなると膜中に小さなグレインサイズが
顕著になるので好ましくない。In the semiconductor device shown in FIG. 1, each FE is
The channel length of T is at most 20 as already described.
It is about 0 to 300 nm. Therefore, in terms of improving the crystallinity of the channel portion, the improvement of the grain size referred to here may be such that the grain size becomes 300 nm in principle. Therefore, it should be understood that the above-mentioned silicon ion implantation conditions (dose amount 10 15 / cm 2 ) and heat treatment conditions (temperature of 650 ° C.) are merely examples within the scope of the present invention. However, the heat treatment temperature is 80
When the temperature is higher than about 0 ° C., small grain size becomes remarkable in the film, which is not preferable.

【００４０】次に、上述のような再結晶化部分３８ｂを
有するポリシリコン膜３８上にＣＶＤ法によりシリコン
酸化膜５１を形成する（図４（Ａ））。その後、このシ
リコン酸化膜５１及びポリシリコン膜３８を異方性のＲ
ＩＥ法によりマスクＭ表面が露出するまでエッチングす
る。このエッチングにおいては、シリコン酸化膜５１
の、ゲート電極３５側面にある部分は実質的にエッチン
グされないので、ポリシリコン膜３８は、ゲート電極３
５の側面と対向する部分３８ｂ及びシリコン基板上側で
あってゲート電極３５の側面近傍の部分３８ｃのみが残
存する（図４（Ｂ））。Next, a silicon oxide film 51 is formed on the polysilicon film 38 having the recrystallized portion 38b as described above by the CVD method (FIG. 4A). Then, the silicon oxide film 51 and the polysilicon film 38 are anisotropically R
Etching is performed by the IE method until the surface of the mask M is exposed. In this etching, the silicon oxide film 51
Since the portion of the gate electrode 35 on the side surface is not substantially etched, the polysilicon film 38 is not
Only the portion 38b facing the side surface of No. 5 and the portion 38c on the upper side of the silicon substrate near the side surface of the gate electrode 35 remain (FIG. 4B).

【００４１】次に、ゲート電極３５側面に残したシリコ
ン酸化膜５１を好適なエッチング方法で除去する。Next, the silicon oxide film 51 left on the side surface of the gate electrode 35 is removed by a suitable etching method.

【００４２】次に、図５（Ａ）に示すように、ゲート電
極３５の両側壁にそれぞれ形成されているポリシリコン
膜３８ｂ，３８ｃのうちのどちらか一方のポリシリコン
膜３８ｂ，３８ｃをレジストパターン５３により覆う。
このレジストパターン５３は公知のフォトリソグラフィ
技術により形成すれば良い。次に、レジストで覆われて
いない側のポリシリコン膜３８ｂ，３８ｃに、この膜を
第１導電型（例えばｐ型）とし得る不純物イオンを主に
３８ｂ部分に注入されるような条件で注入する。このた
め、例えばＢＦ2 イオンを基板３１の主面に対し斜め方
向（図５（Ａ）に矢印で示す方向。）から注入する。こ
の工程が済むとゲート電極３５の側壁と対向する部分に
第１導電型（この場合はｐ型）のポリシリコン膜３９が
形成できる。Next, as shown in FIG. 5A, one of the polysilicon films 38b and 38c formed on both side walls of the gate electrode 35 is patterned into a resist pattern. Cover with 53.
The resist pattern 53 may be formed by a known photolithography technique. Next, the polysilicon films 38b and 38c on the side not covered with the resist are implanted under the condition that the impurity ions which may have the first conductivity type (for example, p type) are mainly implanted into the 38b portion. .. Therefore, for example, BF 2 ions are implanted into the main surface of the substrate 31 in an oblique direction (direction indicated by an arrow in FIG. 5A). After this step, the first conductivity type (p-type in this case) polysilicon film 39 can be formed in the portion facing the side wall of the gate electrode 35.

【００４３】次に、第１導電型のポリシリコン膜３９の
上部及びポリシリコン膜３８ｃ部分（図５（Ａ）参照）
に第２導電型のソース・ドレイン用拡散層をそれぞれ形
成するために、図５（Ｂ）に示すようにシリコン基板３
１の主面に対し垂直若しくは略垂直な方向から第２導電
型（この場合ｎ型）不純物例えばＡｓ+ をイオン注入す
る。これにより該当領域に第１導電型のソース・ドレイ
ン用拡散層４３が形成できる。Next, the upper portion of the first conductivity type polysilicon film 39 and the polysilicon film 38c portion (see FIG. 5A).
In order to form the source / drain diffusion layers of the second conductivity type on the silicon substrate 3 as shown in FIG.
A second conductivity type (n-type in this case) impurity such as As + is ion-implanted from a direction perpendicular or substantially perpendicular to the main surface of No. 1. As a result, the first-conductivity-type source / drain diffusion layer 43 can be formed in the corresponding region.

【００４４】次に、図６に示すように、ゲート電極３５
の両側壁にそれぞれ形成されているポリシリコン膜３８
ｂ，３８ｃのうちの今度は他方のポリシリコン膜３８
ｂ，３８ｃをレジストパターン５３により覆う。そし
て、図５（Ａ）及び（Ｂ）を用いて説明した手順におい
て用いる不純物を反対導電型のものとすること以外は同
様な手順でイオン注入をそれぞれ行ない、今度は第２導
電型のポリシリコン膜４１と第１導電型のソース・ドレ
イン用拡散層４５とをそれぞれ形成する。Next, as shown in FIG. 6, the gate electrode 35
Films 38 formed on both side walls of the
This is the other polysilicon film 38 of b and 38c.
b and 38c are covered with a resist pattern 53. Then, ion implantation is carried out by the same procedure except that the impurities used in the procedure described with reference to FIGS. 5A and 5B are of opposite conductivity type, and this time, second conductivity type polysilicon is obtained. A film 41 and a source / drain diffusion layer 45 of the first conductivity type are formed respectively.

【００４５】ここまでの工程が終了すると、ゲート電極
３５の一方の側壁にｐＭＯＳＦＥＴが他方の側壁にｎＭ
ＯＳＦＥＴがそれぞれ形成され、図１に示した半導体装
置が得られる。When the steps up to this point are completed, the pMOSFET is formed on one side wall of the gate electrode 35 and the nM is formed on the other side wall thereof.
The OSFETs are respectively formed, and the semiconductor device shown in FIG. 1 is obtained.

【００４６】上述においては第二発明の実施例について
説明したが、この第二発明は上述の実施例に限られな
い。上述の実施例ではポリシリコン膜をアモルファス化
するためにシリコンイオンを用いていたがこれの代わり
に又はこれと共にゲルマニウムイオンを用いても実施例
と同様な効果を期待できる。Although the second embodiment of the present invention has been described above, the second invention is not limited to the above embodiment. In the above-mentioned embodiment, the silicon ion is used for making the polysilicon film amorphous. However, the same effect as that of the embodiment can be expected by using germanium ion instead of or together with it.

【００４７】また、この第二発明の方法は、ＳＯＩ構造
のＦＥＴのチャネルの結晶性改善に広く利用できること
は明らかである。Further, it is apparent that the method of the second invention can be widely used for improving the crystallinity of the channel of the FET having the SOI structure.

【００４８】[0048]

【発明の効果】上述した説明からも明らかなように、こ
の出願の第一発明の半導体装置によれば、ＳＯＩ構造の
電界効果トランジスタであってゲート長が少なくとも
０．５μｍより微細な電界効果トランジスタが容易に得
られる。As is apparent from the above description, according to the semiconductor device of the first invention of the present application, it is a field effect transistor having an SOI structure and having a gate length finer than at least 0.5 μm. Is easily obtained.

【００４９】さらに、この第一発明の好適実施例によれ
ば、ＳＯＩ構造を有しかつゲート長が少なくとも０．５
μｍより微細な電界効果トランジスタを用いたＣＭＯＳ
型の半導体装置が構成できる。Further, according to a preferred embodiment of this first invention, it has an SOI structure and a gate length of at least 0.5.
CMOS using field effect transistor finer than μm
Type semiconductor device can be configured.

【００５０】また、この出願の第二発明の半導体装置の
製造方法によれば、絶縁膜上に形成されたポリシリコン
膜のグレインサイズをＦＥＴのチャネル長程度まで大き
くすることができるので、ＳＯＩ構造を有しかつポリシ
リコン粒界の影響を実質的に受けないチャネルを有する
電界効果トランジスタの製造が可能になる。Further, according to the method for manufacturing a semiconductor device of the second invention of this application, since the grain size of the polysilicon film formed on the insulating film can be increased to about the channel length of the FET, the SOI structure is obtained. It is possible to manufacture a field-effect transistor having a channel having the above structure and being substantially unaffected by the polysilicon grain boundary.

【図面の簡単な説明】[Brief description of drawings]

【図１】第一発明の実施例の説明に供する図である。FIG. 1 is a diagram for explaining an embodiment of a first invention.

【図２】（Ａ）〜（Ｃ）は第二発明の製造方法の説明に
供する工程図である。2 (A) to (C) are process charts provided for explaining a production method of the second invention.

【図３】（Ａ）及び（Ｂ）は第二発明の製造方法の説明
に供する図２に続く工程図である。3A and 3B are process diagrams subsequent to FIG. 2 for explaining the manufacturing method of the second invention.

【図４】（Ａ）及び（Ｂ）は第二発明の製造方法の説明
に供する図３に続く工程図である。4A and 4B are process diagrams subsequent to FIG. 3 for explaining the manufacturing method of the second invention.

【図５】（Ａ）及び（Ｂ）は第二発明の製造方法の説明
に供する図４に続く工程図である。5 (A) and 5 (B) are process drawings following FIG. 4 for explaining the manufacturing method of the second invention.

【図６】第二発明の製造方法の説明に供する図５に続く
工程図である。FIG. 6 is a process diagram that follows FIG. 5 for explaining the manufacturing method of the second invention.

【図７】第二発明の製造方法の説明に供する図である。FIG. 7 is a diagram which is used for describing the manufacturing method of the second invention.

【図８】従来技術の説明に供する図である。FIG. 8 is a diagram for explaining a conventional technique.

【符号の説明】[Explanation of symbols]

３１：基板（シリコン基板） ３３：絶縁膜 ３５：ゲート電極（この例ではジョイントゲート電極） ３７：絶縁膜 ３９：第１導電型の半導体薄膜 ４１：第２導電型の半導体薄膜 ４３：第２導電型のソース・ドレイン用拡散層 ４５：第１導電型のソース・ドレイン用拡散層 Ｍ：製造時に使用したマスク ３５ａ：ゲート電極形成材（例えばＮ+ ポリシリコン
膜） ３８：ノンドープのポリシリコン膜 ３８ａ：アモルファス化領域 ３８ｂ：再結晶化したポリシリコン部分 ５１：シリコン酸化膜 ５３：レジストパターン31: Substrate (silicon substrate) 33: Insulating film 35: Gate electrode (joint gate electrode in this example) 37: Insulating film 39: First conductive type semiconductor thin film 41: Second conductive type semiconductor thin film 43: Second conductive type Type source / drain diffusion layer 45: First conductivity type source / drain diffusion layer M: Mask used during manufacturing 35a: Gate electrode forming material (for example, N + polysilicon film) 38: Non-doped polysilicon film 38a : Amorphized region 38b: Recrystallized polysilicon part 51: Silicon oxide film 53: Resist pattern

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 基板上側にゲート電極であってその厚さ
が実質的なゲート長とされているゲート電極を具え、 該ゲート電極表面にこれを覆う絶縁膜を具え、 該絶縁膜の、前記ゲート電極の少なくとも１つの側壁を
覆っている部分上から前記基板上に亙って第１導電型の
半導体薄膜を具え、 該半導体薄膜の前記基板上に設けられた部分に、第２導
電型のソース・ドレイン用拡散層を具え、該半導体薄膜
の上部部分に第２導電型のソース・ドレイン用拡散層を
具えていることを特徴とする半導体装置。1. A gate electrode on the upper side of a substrate, the gate electrode having a thickness substantially equal to a gate length, and an insulating film covering the gate electrode on the surface of the gate electrode. A semiconductor thin film of a first conductivity type is provided over a portion of the gate electrode covering at least one side wall of the gate electrode, and a portion of the semiconductor thin film of a second conductivity type is provided on the substrate. A semiconductor device comprising a source / drain diffusion layer, and a second conductivity type source / drain diffusion layer provided on an upper portion of the semiconductor thin film. 【請求項２】 請求項１に記載の半導体装置において、 前記１つの側壁以外の他の１つの側壁を覆っている前記
絶縁膜の部分上から基板上に亙って第２導電型の半導体
薄膜を具え、 該第２導電型の半導体薄膜の前記基板上に設けられた部
分に、第１導電型のソース・ドレイン用拡散層を具え、
該第２導電型の半導体薄膜の上部部分に第１導電型のソ
ース・ドレイン用拡散層を具え、 前記ゲート電極がジョイントゲート電極とされているこ
とを特徴とするＣＭＯＳ型の半導体装置。2. The semiconductor device according to claim 1, wherein the second conductive type semiconductor thin film is formed on a portion of the insulating film covering one side wall other than the one side wall and on the substrate. A source / drain diffusion layer of the first conductivity type is provided on a portion of the second conductivity type semiconductor thin film provided on the substrate,
A CMOS-type semiconductor device, characterized in that a source / drain diffusion layer of the first conductivity type is provided on an upper portion of the second conductivity type semiconductor thin film, and the gate electrode is a joint gate electrode. 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記半導体薄膜はグレインサイズが電界効果トランジス
タのチャネル長より大きな薄膜で構成されていることを
特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the semiconductor thin film is a thin film having a grain size larger than a channel length of a field effect transistor. 【請求項４】 絶縁性下地上に半導体薄膜を具え、該半
導体薄膜に電界効果トランジスタが作り込まれている構
成の半導体装置を製造するに当たり、 半導体薄膜としてポリシリコン膜を用い、 電界効果トランジスタのチャネルの形成を、 前記ポリシリコン膜の当該チャネル形成予定領域に当た
る部分にシリコンイオン及びゲルマニウムイオンの双方
または一方を注入する工程と、 該イオン注入済みのポリシリコン膜部分を結晶化するた
めの熱処理を行なう工程とを含む工程により行なうこと
を特徴とする半導体装置の製造方法。4. When manufacturing a semiconductor device having a structure in which a semiconductor thin film is provided on an insulating base and a field effect transistor is formed in the semiconductor thin film, a polysilicon film is used as the semiconductor thin film, and A channel is formed by implanting silicon ions and / or germanium ions into a portion of the polysilicon film corresponding to the channel formation planned region, and heat treatment for crystallizing the ion-implanted polysilicon film portion. A method of manufacturing a semiconductor device, the method including: performing the steps. 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記絶縁性下地は、シリコン基板の主面上側にゲート電
極を形成し該ゲート電極表面と前記シリコン基板表面と
に亙って絶縁膜を形成することにより得、 前記チャネル形成予定領域部分を、該絶縁性下地上に形
成されるポリシリコン膜の、前記ゲート電極の少なくと
も１つの側壁側に形成される部分で構成し、 該チャネル形成予定領域部分へのシリコンイオン及びゲ
ルマニウムイオンの双方または一方の注入を、前記ゲー
ト電極の側壁面に垂直な方向からのイオンが増加するよ
うな方向から行ない、 前記シリコン基板の主面と垂直な方向からソース・ドレ
イン領域形成のためのイオン注入を行なうことを特徴と
する半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 4, wherein the insulating base has a gate electrode formed on an upper side of a main surface of a silicon substrate, and the gate electrode surface and the silicon substrate surface are covered. An insulating film is formed, and the channel formation planned region portion is formed of a portion of the polysilicon film formed on the insulating base on the side wall of at least one of the gate electrodes, Implantation of both or one of silicon ions and germanium ions into the channel formation region is performed from a direction in which ions increase from a direction perpendicular to the side wall surface of the gate electrode, and perpendicular to the main surface of the silicon substrate. Ion implantation for forming source / drain regions is performed from different directions.
JP25388691A 1991-10-01 1991-10-01 Semiconductor device and manufacture of the same Withdrawn JPH0595095A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25388691A JPH0595095A (en) 1991-10-01 1991-10-01 Semiconductor device and manufacture of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25388691A JPH0595095A (en) 1991-10-01 1991-10-01 Semiconductor device and manufacture of the same

Publications (1)

Publication Number Publication Date
JPH0595095A true JPH0595095A (en) 1993-04-16

Family

ID=17257490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25388691A Withdrawn JPH0595095A (en) 1991-10-01 1991-10-01 Semiconductor device and manufacture of the same

Country Status (1)

Country Link
JP (1) JPH0595095A (en)

Similar Documents

Publication Publication Date Title
JP4947902B2 (en) High density dual planar device
KR100694641B1 (en) Strained transistor, Fin FET and methods for forming the same
US5320974A (en) Method for making semiconductor transistor device by implanting punch through stoppers
US4935379A (en) Semiconductor device and method of manufacturing the same
US7314802B2 (en) Structure and method for manufacturing strained FINFET
KR0180066B1 (en) Semiconductor device and fabrication thereof
KR100697141B1 (en) A semiconductor device and manufacturing method thereof
US10734504B2 (en) Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
US7915131B2 (en) Semiconductor device and method for fabricating the same
JP2007243003A (en) Method of manufacturing semiconductor device
US20080054366A1 (en) CMOS semiconductor device having tensile and compressive stress films
US6664146B1 (en) Integration of fully depleted and partially depleted field effect transistors formed in SOI technology
JP2632101B2 (en) Method for manufacturing semiconductor device
JP2010536169A (en) Circuit structure having metal gate and high-K dielectric
JPH09237841A (en) Semiconductor device and its manufacture
JP2579954B2 (en) MOS transistor
US6680504B2 (en) Method for constructing a metal oxide semiconductor field effect transistor
JPH10284722A (en) Mosfet and manufacture therefor
JP2004214457A (en) Semiconductor device and manufacturing method thereof
JPH0595095A (en) Semiconductor device and manufacture of the same
US6236089B1 (en) CMOSFET and method for fabricating the same
JPH0766296A (en) Mis semiconductor device and manufacture thereof
JPS616871A (en) Manufacture of field-effect transistor
US6905932B2 (en) Method for constructing a metal oxide semiconductor field effect transistor
JP3194921B1 (en) Method of manufacturing raised strap structure MOS transistor

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990107