JPH0591494A - High efficiency encoder - Google Patents
High efficiency encoderInfo
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- JPH0591494A JPH0591494A JP3273562A JP27356291A JPH0591494A JP H0591494 A JPH0591494 A JP H0591494A JP 3273562 A JP3273562 A JP 3273562A JP 27356291 A JP27356291 A JP 27356291A JP H0591494 A JPH0591494 A JP H0591494A
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- Japan
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- processing area
- dct
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、映像信号を圧縮符号化
して出力する高能率符号化装置に関し、例えばいわゆる
テレビ会議或いはテレビ電話システム等に適用して好適
なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-efficiency encoder which compresses and encodes a video signal for output, and is suitable for application to, for example, a so-called video conference or video telephone system.
【0002】[0002]
【従来の技術】映像信号を圧縮符号化して出力する高能
率符号化装置として、例えば、いわゆるテレビ会議或い
はテレビ電話システムには、いわゆるCCITT(国際
電信電話諮問委員会)勧告における例えばH.261規
格のシステムが存在する。2. Description of the Related Art As a high-efficiency encoder for compressing and outputting a video signal, for example, a so-called video conference or a video telephone system, for example, H.264 in the so-called CCITT (International Telegraph and Telephone Consultative Committee) recommendation. There is a H.261 standard system.
【0003】このH.261規格において、CIFフォ
ーマット(中間信号フォーマット)は、360画素×2
88ライン×29.97Hz,ノンインターレース方式
によるY,CB ,CR となる。また、ビデオソース符号
化方式は、基本アルゴリズムが動き補償フレーム間予測
+直交変換(DCT)のハイブリット符号化となってい
る。ここで、上記動き補償は16×16ピクセルのマク
ロブロックに1個のベクトルを伝送し、探索範囲が±1
5画素×±15ラインで、色信号は動き補償無しとな
り、変換符号化はブロックサイズ8×8(画素)のDC
T(離散コサイン変換)、適用量子化は最大8種類のス
キャンより選択し、量子化器は最大32個、ループ内フ
ィルタは予測符号ブロック(8×8)に適用し121の
低域通過形となっている。また、ビデオマルチプレック
ス符号化では、データ構造が、フレーム,GOB,マク
ロブロック,ブロックの4層構成となっている。マクロ
ブロックのタイプは、インター/イントラ符号化モー
ド,動き補償(MC)の有無,DCT係数の有無,量子
化器の変化の有無,フィルタの有無により10タイプを
定義している。動きベクトル情報は、差分ベクトルを符
号化し、ベクトル値を折り返すことにより32符号で符
号化する。DCT係数の符号化は零係数のラン,非零係
数値に対する2次元符号化である。更に、伝送形式は、
ビットレートがp×64kビット/sec,p=1〜3
0となる。バッファリングは、1符号化フレームの最大
ビット数が、CIFで256kビット、QCIF((1
/4)CIF)で64kビットとなる。This H.264 In the H.261 standard, the CIF format (intermediate signal format) is 360 pixels x 2
88 lines × 29.97 Hz, Y, C B , C R according to the non-interlaced method. In addition, the video source coding method is a hybrid coding in which the basic algorithm is motion compensation inter-frame prediction + orthogonal transform (DCT). Here, in the motion compensation, one vector is transmitted to a macro block of 16 × 16 pixels, and the search range is ± 1.
With 5 pixels x ± 15 lines, the color signal has no motion compensation, and the transform coding is DC with a block size of 8 x 8 (pixels).
T (discrete cosine transform), the applied quantization is selected from a maximum of 8 types of scans, the maximum number of quantizers is 32, and the in-loop filter is applied to the predictive code block (8 × 8) and 121 low pass types are applied. Is becoming In the video multiplex coding, the data structure has a four-layer structure of a frame, GOB, macroblock, and block. The macroblock type defines 10 types according to the inter / intra coding mode, motion compensation (MC) presence / absence, DCT coefficient presence / absence, quantizer change presence / absence, and filter presence / absence. The motion vector information is encoded by 32 code by encoding the difference vector and folding back the vector value. The coding of DCT coefficients is a two-dimensional coding for zero coefficient runs and non-zero coefficient values. Furthermore, the transmission format is
Bit rate is p × 64 kbit / sec, p = 1 to 3
It becomes 0. In buffering, the maximum number of bits in one encoded frame is 256 kbits in CIF, QCIF ((1
/ 4) CIF) results in 64 kbits.
【0004】図5に上記H.261規格における符号化
装置の構成を示す。この図5の符号化装置は、入力映像
信号(入力ビデオ信号)或いは後述する差分信号をDC
T(離散コサイン変換)し、当該DCT処理されたデー
タを量子化した後、上記量子化されたデータを可変長符
号化することで入力ビデオ信号の圧縮符号化を実現して
いる。すなわち、図5の符号化装置は、いわゆるフレー
ム間予測符号化(インターフレーム予測符号化)/フレ
ーム内予測符号化(イントラフレーム予測符号化)の判
断を行い、この判断に応じて、入力ビデオ信号をDCT
する(イントラ符号化モード)か或いは差分信号をDC
Tする(インター符号化モード)ようになされている。FIG. 5 shows the above H.264. The structure of the encoding device in the H.261 standard is shown. The encoding apparatus of FIG. 5 uses an input video signal (input video signal) or a differential signal described later as a DC signal.
T (discrete cosine transform) is performed, the DCT-processed data is quantized, and then the quantized data is variable-length coded to realize compression coding of the input video signal. That is, the encoding apparatus of FIG. 5 makes a determination of so-called inter-frame predictive encoding (inter-frame predictive encoding) / intra-frame predictive encoding (intra-frame predictive encoding), and according to this determination, the input video signal To DCT
(Intra coding mode) or DC
T (inter coding mode).
【0005】先ず、上記イントラ符号化モードの場合に
ついて述べる。すなわち、この図5において、入力端子
70には、上記H.261規格のブロックフォーマット
のビデオ信号(ディジタルビデオ信号)が供給される。
このビデオ信号は、後述するCPU(中央処理装置)8
0からの切換信号(インター/イントラ符号化モードの
イントラ符号化モードに応じた切換信号)により被切換
端子aが選択されたセレクタ82を介して離散コサイン
変換(DCT)回路83に供給される。上記DCT回路
83からは、上記入力ビデオ信号が離散コサイン変換処
理されて得られた周波数成分が出力される。このDCT
回路83の出力は量子化器84に送られる。First, the case of the intra coding mode will be described. That is, in FIG. 5, the H.V. A video signal (digital video signal) of a block format of 261 standard is supplied.
This video signal is sent to a CPU (Central Processing Unit) 8 which will be described later.
A switched signal from 0 (switching signal according to the intra coding mode of the inter / intra coding mode) supplies the switched terminal a to the discrete cosine transform (DCT) circuit 83 through the selected selector 82. The DCT circuit 83 outputs a frequency component obtained by subjecting the input video signal to the discrete cosine transform process. This DCT
The output of circuit 83 is sent to quantizer 84.
【0006】当該量子化器84は、上記CPU80によ
り量子化ステップが制御され、上記DCT回路83から
の周波数成分を量子化する。上記量子化器84の出力
(変換係数の量子化出力インデックスq)は、端子74
を介していわゆるランレングス符号化を適応的に併用す
るハフマン符号化等の可変長符号化(VLC)処理を行
う可変長符号化回路91に送られる。The quantizer 84 has its quantization step controlled by the CPU 80, and quantizes the frequency component from the DCT circuit 83. The output of the quantizer 84 (quantization output index q of the transform coefficient) is the terminal 74.
Via a variable length coding (VLC) process such as Huffman coding which adaptively uses so-called run length coding.
【0007】当該可変長符号化回路91で可変長符号化
されたデータは、出力端子77を介してシリアルで通信
回線側に出力される。The data variable-length coded by the variable-length coding circuit 91 is serially output to the communication line side via the output terminal 77.
【0008】また、上記インター符号化モードの場合に
は、上記量子化器84の出力は、動き補償付きの予測符
号化処理部に送られる。すなわちこの予測符号化処理部
は、逆量子化器85以降の各構成要素により構成される
ものであって、当該予測符号化処理部に送られた上記量
子化器84の出力は、先ず、逆量子化器85によって上
記量子化器84の量子化処理とは逆の処理(逆量子化処
理)が施された後、上記DCT回路83での離散コサイ
ン変換とは逆の処理である逆離散コサイン変換処理を行
うIDCT回路86を介し、更に加算器87を介して動
き補償用可変遅延機能を有する画像メモリ(フレームメ
モリ)88に蓄えられる。なお、上記イントラ符号化モ
ードの時も上記フレームメモリ88までの処理は行われ
ている。In the inter coding mode, the output of the quantizer 84 is sent to the predictive coding processing unit with motion compensation. That is, this predictive coding processing section is composed of the respective components after the inverse quantizer 85, and the output of the quantizer 84 sent to the predictive coding processing section is first the inverse quantizer. The quantizer 85 performs a process (inverse quantization process) opposite to the quantization process of the quantizer 84, and thereafter, an inverse discrete cosine process that is a process opposite to the discrete cosine transform in the DCT circuit 83. It is stored in an image memory (frame memory) 88 having a variable delay function for motion compensation through an IDCT circuit 86 which performs conversion processing and further through an adder 87. Note that the processing up to the frame memory 88 is performed even in the intra coding mode.
【0009】ここで、上記入力端子70には、現フレー
ムの入力ビデオ信号が供給されて減算器81に送られ
る。このとき、当該減算器81には、ノイズ除去用のル
ープフィルタ89を介した上記フレームメモリ88の出
力(上記現フレームに対する前フレームのデータ)が送
られる。したがって、当該減算器81の出力は、上記現
フレームと前フレームとの差分データとなる。上記減算
器81の出力が上記インター符号化モードに応じて被切
換端子bの選ばれたセレクタ82を介して上記DCT回
路83,量子化器84,逆量子化器85,IDCT回路
86の経路を通って上記加算器87に供給される。The input video signal of the current frame is supplied to the input terminal 70 and sent to the subtractor 81. At this time, the output of the frame memory 88 (data of the previous frame with respect to the current frame) is sent to the subtractor 81 via the loop filter 89 for noise removal. Therefore, the output of the subtractor 81 becomes difference data between the current frame and the previous frame. The output of the subtracter 81 passes through the path of the DCT circuit 83, the quantizer 84, the dequantizer 85, and the IDCT circuit 86 via the selector 82 whose terminal b is selected according to the inter-encoding mode. It is then supplied to the adder 87.
【0010】この時の加算器87には、上記フレームメ
モリ88に蓄えられていた前フレームのデータが、上記
ループフィルタ89を介し、更にCPU(中央処理装
置)80からの切換信号(インター符号化モードに応じ
た切換信号)により被切換端子bが選ばれたセレクタ9
0を介して供給される。すなわち、上記加算器87はイ
ンター/イントラ符号化モードに応じて働き、この加算
器87の出力は、上記減算器81から得られた前フレー
ムと現フレームとの差分データに、前フレームのデータ
が加算されたデータ(すなわち現フレームのデータ)と
なる。この加算器87からの上記現フレームのデータが
再び上記フレームメモリ88に蓄えられる。At this time, in the adder 87, the data of the previous frame stored in the frame memory 88 is passed through the loop filter 89, and further the switching signal (inter-encoding) from the CPU (central processing unit) 80. Selector 9 whose selected terminal b is selected by a switching signal according to the mode)
It is supplied via 0. That is, the adder 87 works in accordance with the inter / intra coding mode, and the output of the adder 87 is the difference data between the previous frame and the current frame obtained from the subtractor 81 and the data of the previous frame. It becomes the added data (that is, the data of the current frame). The data of the current frame from the adder 87 is again stored in the frame memory 88.
【0011】上述したように、インター符号化モードと
するか或いはイントラ符号化モードとするかは、上記C
PU80によって制御される。具体的には当該CPU8
0では、上記差分データと現フレームの入力ビデオデー
タとのエネルギを比較し、例えば現フレームの入力ビデ
オデータのエネルギの方が大きくなるときは、上記イン
ター符号化モードの処理を行うようにセレクタ82,9
0をコントロールし、逆の場合はイントラ符号化モード
の処理を行うようにセレクタ82,90をコントロール
する。As described above, whether to use the inter coding mode or the intra coding mode depends on the above C.
It is controlled by the PU 80. Specifically, the CPU 8
At 0, the energy of the difference data is compared with the energy of the input video data of the current frame. For example, when the energy of the input video data of the current frame becomes larger, the selector 82 performs the processing in the inter coding mode. , 9
0 is controlled, and in the opposite case, the selectors 82 and 90 are controlled so that the processing in the intra coding mode is performed.
【0012】また、上記量子化器84は、当該符号化装
置内部の伝送レートと通信回線の伝送レートとの差を調
節するために上記出力端子77の後段に通常接続される
バッファメモリ(図示は省略)のオーバーフロウ等を防
止するため、量子化ステップが制御される。すなわち、
上記CPU80には、上記バッファメモリから当該バッ
ファメモリの蓄積量を示す蓄積量データが供給され、当
該CPU80はこの蓄積量データに基づいて上記量子化
器84の量子化ステップを制御するようになっている。Further, the quantizer 84 is provided with a buffer memory (not shown) which is normally connected to the output terminal 77 after the output terminal 77 in order to adjust the difference between the transmission rate inside the encoding device and the transmission rate of the communication line. The quantization step is controlled in order to prevent (omitted) overflow and the like. That is,
The CPU 80 is supplied with accumulated amount data indicating the accumulated amount of the buffer memory from the buffer memory, and the CPU 80 controls the quantizing step of the quantizer 84 based on the accumulated amount data. There is.
【0013】なお、図5において、端子71からはイン
ター/イントラ符号化モードの識別フラグpが後段の構
成に対して出力され、端子72からは信号を伝送するか
否かの伝送/非伝送識別フラグtが出力され、端子73
からは上記量子化器84での量子化ステップの制御情報
である量子化特性指定データqzが出力され、端子75
からは動き補償用可変遅延機能を有する上記フレームメ
モリ88からの動きベクトルデータvが出力され、端子
76からは上記ループフィルタ89でのフィルタ処理の
オン/オフを示すデータfが出力される。In FIG. 5, an inter / intra coding mode identification flag p is output from the terminal 71 to the subsequent structure, and a transmission / non-transmission identification of whether or not to transmit a signal is performed from the terminal 72. The flag t is output and the terminal 73
Outputs the quantization characteristic designation data qz, which is the control information of the quantization step in the quantizer 84, from the terminal 75.
Outputs the motion vector data v from the frame memory 88 having a variable delay function for motion compensation, and the terminal 76 outputs data f indicating ON / OFF of the filter processing in the loop filter 89.
【0014】また、上述した符号化装置における各処理
は、8×8ピクセルのブロック又はこの8×8ピクセル
のブロック4つからなるマクロブロック(すなわち16
×16ピクセル単位)で行われる。Further, each processing in the above-mentioned encoding device is performed by a block of 8 × 8 pixels or a macroblock consisting of four blocks of 8 × 8 pixels (that is, 16 blocks).
X16 pixel unit).
【0015】[0015]
【発明が解決しようとする課題】ところで、上記H.2
61規格が適用される高能率符号化装置では、上述した
ように、例えばDCT処理,量子化処理,可変長符号化
処理等の各工程を経て映像信号の圧縮符号化処理を行う
ようになっている。ところが、当該符号化装置の上記D
CT処理を行う領域(DCT処理する構成要素)や、上
記量子化処理する領域(量子化処理する構成要素),上
記可変長符号化処理する領域(可変長符号化処理する構
成要素),上記動き補償する領域等の各処理領域におい
て、上記8×8ピクセルのブロック或いは16×16ピ
クセルのマクロブロックを処理するのに必要な時間は、
当該ブロック(マクロブロック)のデータ或いは当該ブ
ロック(マクロブロック)の画面上の位置によって異な
るようになる。By the way, the above H. Two
In the high-efficiency coding apparatus to which the 61 standard is applied, as described above, for example, the compression coding processing of the video signal is performed through each step of the DCT processing, the quantization processing, the variable length coding processing and the like. There is. However, the above D of the encoding device is
Region for CT processing (component for DCT processing), region for quantization processing (component for quantization processing), region for variable length coding (component for variable length coding), motion In each processing area such as an area to be compensated, the time required to process the 8 × 8 pixel block or the 16 × 16 pixel macroblock is
It varies depending on the data of the block (macro block) or the position of the block (macro block) on the screen.
【0016】例えば動き補償の場合、画面の枠(画面の
縁)に接するブロック(マクロブロック)では短い処理
時間でよく、また、例えば量子化処理する領域の例えば
量子化レベルを制御したりする上記CPU80での処理
時間等も処理するデータによりその処理時間が異なるよ
うになる。For example, in the case of motion compensation, a short processing time is required for a block (macroblock) in contact with a frame (screen edge) of the screen, and, for example, the quantization level of a region to be quantized is controlled. The processing time and the like in the CPU 80 will vary depending on the data to be processed.
【0017】このようなことから、上述した従来の符号
化装置では、本来各処理領域で各ブロック(マクロブロ
ック)の処理時間が異なるようになっているのを例えば
一定のタイミングで処理するようにしたり、或いは、ブ
ロック(マクロブロック)の位置に応じて可変ではある
が各々固定になっているタイミングでブロック(マクロ
ブロック)の処理をするようになっている。From the above, in the above-described conventional coding apparatus, it is possible to process, for example, the processing time of each block (macroblock) originally different in each processing area at a fixed timing. Alternatively, the blocks (macroblocks) are processed at timings that are variable but fixed according to the positions of the blocks (macroblocks).
【0018】例えば、上記一定長のタイミングで処理す
る場合には、最も処理時間の長い場合に合わせて各処理
領域のタイミングを作る必要がある。この場合、実際に
は、処理時間の長い処理領域での処理時間を短くする必
要があるため、当該処理領域のハードウェアを大きくし
たり、ソフトウェアを改善したり、クロックを速くする
等して処理時間を短くするようにしている。しかし、現
実には、ハードウェアの増大,ソフトウェアの改善,ク
ロックの高速化等を図っているにもかかわらず、処理時
間の短縮量は少なく、逆に処理時間の短い処理領域では
時間が余るというようなアンバランスが生じている。ま
た、上記固定の可変長のタイミングでは、各ブロック
(マクロブロック)の処理時間が異なっているため、例
えば、いわゆるループバックのようなバイパスモードが
必要となる。しかし、この場合、例えばFIFO(ファ
ースト・イン・ファースト・アウト)メモリ等が必要に
なり、上記ループバックを構成することが難しかった
り、更にタイミングジェネレータが複雑になる等の問題
が生ずる。For example, in the case of processing at the fixed length timing, it is necessary to make the timing of each processing region in accordance with the case where the processing time is the longest. In this case, in practice, it is necessary to shorten the processing time in the processing area where the processing time is long, so the processing area must be increased by increasing the hardware, improving the software, or increasing the clock speed. I try to shorten the time. However, in reality, although the hardware is increased, the software is improved, the clock speed is increased, etc., the amount of reduction in the processing time is small, and conversely, there is more time in the processing area with the shorter processing time. Such an imbalance has occurred. Further, at the fixed variable length timing, the processing time of each block (macroblock) is different, so that a bypass mode such as so-called loopback is required, for example. However, in this case, for example, a FIFO (first-in-first-out) memory or the like is required, which makes it difficult to configure the loopback, or causes the timing generator to be complicated.
【0019】なお、上述した図5の従来例の装置の場合
には、例えば、上記CPU80及び量子化器84(すな
わち量子化処理を行う領域)と、フレームメモリ88
(すなわち動き補償用の領域)と、可変長符号化回路9
1の各処理領域での処理時間が一定しない(各処理領域
をデータが通過する時間が一定しない)ことになる。し
たがって、これら各処理領域と例えば上記DCT回路8
3での処理時間も同じとはならない。In the case of the conventional apparatus shown in FIG. 5, for example, the CPU 80, the quantizer 84 (that is, the area for performing the quantization process), and the frame memory 88 are used.
(That is, a region for motion compensation) and the variable length coding circuit 9
That is, the processing time in each processing area of No. 1 is not constant (the time when data passes through each processing area is not constant). Therefore, each of these processing areas and the DCT circuit 8 for example
The processing time in 3 is not the same.
【0020】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、構成を大型化せずとも、高
能率符号化装置全体での処理時間を短くすることが可能
な高能率符号化装置を提供することを目的とするもので
ある。Therefore, the present invention has been proposed in view of the above situation, and it is possible to shorten the processing time of the entire high-efficiency coding apparatus without increasing the size of the structure. It is an object of the present invention to provide an efficiency coding device.
【0021】[0021]
【課題を解決するための手段】本発明の高能率符号化装
置は、上述の目的を達成するために提案されたものであ
り、映像信号を圧縮符号化する処理工程を複数の工程に
分割し、当該分割された各工程毎の処理を行う複数の処
理領域を有する高能率符号化装置であって、少なくとも
2つの上記処理領域のうち、前段の処理領域での処理が
終了した段階で当該前段の処理領域から後段の処理領域
に対して要求信号を出力し、上記要求信号に応答して後
段の処理領域が動作を開始できる状態になったときに当
該後段の処理領域から上記前段の処理領域に応答信号を
送るようにしたものである。The high-efficiency coding apparatus of the present invention is proposed in order to achieve the above-mentioned object, and divides a processing step of compressing and coding a video signal into a plurality of steps. A high-efficiency coding apparatus having a plurality of processing areas for performing processing for each of the divided steps, wherein the preceding stage is performed at the stage where the processing in the preceding processing area of at least two of the above processing areas is completed. Request signal is output from the processing region of the latter stage to the processing region of the latter stage, and when the processing region of the latter stage becomes ready to start operation in response to the request signal, the processing region of the latter stage becomes the processing region of the preceding stage. A response signal is sent to.
【0022】[0022]
【作用】本発明によれば、前段の処理領域と後段の処理
領域との間で処理状況に応じて信号をやりとりしており
(すなわちいわゆるハンドシェィクのような通信を行
う)、前段の処理領域からは処理が終了した段階で後段
の処理領域に対して要求信号を出力し、後段の処理領域
からは動作を開始できる状態になったときに前段の処理
領域に応答信号を送るようにしているため、各処理領域
での待ち時間を少なくすることができる。According to the present invention, signals are exchanged between the front-stage processing region and the rear-stage processing region according to the processing status (that is, communication such as so-called handshake is performed), and the front-stage processing region is performed. In this case, the request signal is output to the subsequent processing area when the processing is completed, and the response signal is sent from the latter processing area to the previous processing area when the operation is ready to start. Therefore, the waiting time in each processing area can be reduced.
【0023】[0023]
【実施例】以下、本発明を適用した実施例について図面
を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0024】本発明実施例の高能率符号化装置は、図1
に示すように、例えば前記H.261規格によって映像
信号を圧縮符号化して出力する前記図5に示したような
高能率符号化装置における処理工程を、例えば、DCT
(離散コサイン変換)等の直交変換を行うDCT処理の
工程,量子化処理の工程,可変長符号化処理の工程等の
ような複数の工程に分割し、当該分割された各工程毎の
処理を行う例えばDCT処理領域10,量子化処理領域
20,可変長符号化処理領域30等のような複数の処理
領域を有する高能率符号化装置である。The high-efficiency coding apparatus of the embodiment of the present invention is shown in FIG.
As shown in FIG. The processing steps in the high-efficiency coding apparatus as shown in FIG. 5 for compressing and outputting the video signal according to the H.261 standard, for example, DCT
It is divided into a plurality of steps such as a DCT processing step for performing orthogonal transformation such as (discrete cosine transformation), a quantization processing step, a variable length coding processing step, etc., and the processing for each divided step is performed. The high-efficiency coding apparatus has a plurality of processing areas such as a DCT processing area 10, a quantization processing area 20, a variable length coding processing area 30 and the like.
【0025】ここで、本実施例符号化装置においては、
少なくとも2つの上記処理領域のうち、前段の処理領域
での処理が終了した段階で当該前段の処理領域から後段
の処理領域に対して要求信号(acknowledge信号)Aを出
力し、上記要求信号Aに応答して後段の処理領域が動作
を開始できる状態になったときに当該後段の処理領域か
ら上記前段の処理領域に応答信号(ready信号)Rを送る
ようにしたものである。Here, in the encoding apparatus of this embodiment,
Of the at least two processing areas, when the processing in the preceding processing area is completed, the request signal (acknowledge signal) A is output from the preceding processing area to the succeeding processing area, and the request signal A is output. In response, a response signal (ready signal) R is sent from the subsequent processing area to the preceding processing area when the latter processing area is ready to start operation.
【0026】すなわち、この図1において、入力端子1
からは例えば前記図5の構成のセレクタ82からの出力
信号(入力ビデオ信号或いは差分信号)が供給される。
当該入力端子1からの入力信号は、上記DCT処理領域
10で離散コサイン変換され、上記量子化処理領域20
で上記DCT処理領域10からの周波数成分が量子化さ
れた後、上記可変長符号化処理領域30でランレングス
符号化を適応的に併用するハフマン符号化等の可変長符
号化がなされて出力端子4から出力される。That is, in FIG. 1, the input terminal 1
Is supplied with an output signal (input video signal or differential signal) from the selector 82 having the configuration shown in FIG.
An input signal from the input terminal 1 is subjected to discrete cosine transform in the DCT processing area 10 and the quantization processing area 20
After the frequency component from the DCT processing area 10 is quantized by the variable length coding processing, variable length coding such as Huffman coding which adaptively uses run length coding is performed in the variable length coding processing area 30 to output the output terminal. It is output from 4.
【0027】ここで、上記DCT処理領域10において
処理が終了すると後段の上記量子化処理領域20に対し
て要求信号ADCT が出力される。また、上記量子化処理
領域20は、上記DCT処理領域10からの上記要求信
号ADCT に応答して量子化処理が動作を開始できる状態
になったときに、当該量子化処理領域20から前段の上
記DCT処理領域10に対して応答信号RQ を送る。When the processing is completed in the DCT processing area 10, the request signal A DCT is output to the quantization processing area 20 in the subsequent stage. In addition, the quantization processing area 20 moves from the quantization processing area 20 to the preceding stage when the quantization processing is ready to start operation in response to the request signal A DCT from the DCT processing area 10. A response signal R Q is sent to the DCT processing area 10.
【0028】以下同様にして、上記量子化処理領域20
において処理が終了すると後段の上記可変長符号化処理
領域30に対して要求信号AQ が出力される。また、上
記可変長符号化処理領域30は、上記量子化処理領域2
0からの上記要求信号AQ に応答して可変長符号化処理
の動作を開始できる状態になったときに、当該可変長符
号化処理領域30から上記量子化処理領域20に対して
応答信号RVLC を送る。In the same manner, the above quantization processing area 20
When the processing is completed in, the request signal A Q is output to the variable length coding processing area 30 in the subsequent stage. Further, the variable length coding processing area 30 is the quantization processing area 2
In response to the request signal A Q from 0, the variable length coding processing area 30 sends a response signal R to the quantization processing area 20 when the variable length coding processing operation can be started. Send VLC .
【0029】なお、上記DCT処理領域10からは図示
を省略した更に前段の構成に対し、端子5を介して応答
信号Rが送られ、また当該DCT処理領域10には前段
の構成から端子6を介した要求信号Aが送られてくるよ
うになっている。A response signal R is sent from the DCT processing area 10 to a further upstream structure (not shown) via a terminal 5, and the DCT processing area 10 is provided with a terminal 6 from the previous structure. The request signal A is sent through the request signal.
【0030】図2には、上記図1の構成における各部の
動作のタイミングチャートを示す。以下、この図2のタ
イミングチャートを用いて図1の構成の動作を段階的に
説明する。FIG. 2 shows a timing chart of the operation of each section in the configuration of FIG. Hereinafter, the operation of the configuration of FIG. 1 will be described step by step with reference to the timing chart of FIG.
【0031】先ず、上記DCT処理領域10が、例えば
上記8×8ピクセルのブロック或いは16×16ピクセ
ルのマクロブロックの例えば第1番目のブロック#1の
処理を終了すると、当該DCT処理領域10からは上記
量子化処理領域20に対して上記要求信号ADCT が出力
(時刻t1 )される。First, when the DCT processing area 10 completes the processing of, for example, the first block # 1 of the 8 × 8 pixel block or the 16 × 16 pixel macro block, the DCT processing area 10 is removed from the DCT processing area 10. The request signal A DCT is output to the quantization processing area 20 (time t 1 ).
【0032】このとき、上記量子化処理領域20は、空
き状態のため、上記要求信号ADCT を受けるとすぐに上
記DCT処理領域10に対して上記応答信号RQ を出力
(時刻t2 )すると共に、上記DCT処理された第1番
目のブロック#1の量子化処理を開始する。At this time, since the quantization processing area 20 is in an empty state, it outputs the response signal R Q to the DCT processing area 10 as soon as it receives the request signal A DCT (time t 2 ). At the same time, the quantization process of the first block # 1 that has been subjected to the DCT process is started.
【0033】また、上記DCT処理領域10では、次の
第2番目のブロック#2が供給され、このブロック#2
に対してDCT処理を開始する。Further, in the DCT processing area 10, the next second block # 2 is supplied, and this block # 2 is supplied.
The DCT process is started for.
【0034】上記量子化処理領域20において上記第1
番目のブロック#1の量子化処理が終了すると、当該量
子化処理領域20は上記可変長符号化処理領域30に対
して要求信号AQ を出力する。In the quantization processing area 20, the first
Th the quantization process of block # 1 is completed, the quantization processing region 20 outputs a request signal A Q with respect to the variable length coding region 30.
【0035】このとき、上記可変長符号化処理領域30
は、空き状態のため、上記要求信号AQ を受けるとすぐ
に上記量子化処理領域20に対して応答信号RVLC を出
力(時刻t3 )すると共に、上記量子化処理された第1
番目のブロック#1の可変長符号化処理を開始する。At this time, the variable length coding processing area 30
Is a vacant state, it outputs the response signal R VLC to the quantization processing area 20 (time t 3 ) as soon as it receives the request signal A Q , and the quantized first signal is output.
The variable-length coding process of the th block # 1 is started.
【0036】またこのとき、上記DCT処理領域10で
は、上記第2番目のブロック#2の量子化処理が終了し
ていないため、当該DCT処理領域10からは未だ上記
要求信号ADCT が上記量子化処理領域20に対して出力
されていない。このため、当該量子化処理領域20は待
ち状態に入る。At this time, since the quantization processing of the second block # 2 has not been completed in the DCT processing area 10, the request signal A DCT from the DCT processing area 10 is still quantized. It is not output to the processing area 20. Therefore, the quantization processing area 20 enters the waiting state.
【0037】上記DCT処理領域10は上記第2番目の
ブロック#2の処理を終了すると上記要求信号ADCT を
出力する。上記待ち状態となっていた量子化処理領域2
0は、当該要求信号ADCT を受けるとすぐに上記応答信
号RQ を上記DCT処理領域10に対して出力(時刻t
4 )と共に、供給された上記第2番目のブロック#2に
対する量子化処理を開始する。The DCT processing area 10 outputs the request signal A DCT when the processing of the second block # 2 is completed. Quantization processing area 2 in the waiting state
0 outputs the response signal R Q to the DCT processing area 10 as soon as it receives the request signal A DCT (time t
4 ) and the quantization processing for the supplied second block # 2 is started.
【0038】上記DCT処理領域10にはその後第3番
目のブロック#3が供給され、当該第3番目のブロック
#3の処理を終了し、上記量子化処理領域20に対して
要求信号ADCT を出力(時刻t5 )する。しかし、この
とき、上記量子化処理領域20では上記第2番目のブロ
ック#2の処理を実行中となっているため、上記DCT
処理領域10は上記量子化処理領域20からの応答信号
RQ の待ち状態に入る。The third block # 3 is then supplied to the DCT processing area 10, the processing of the third block # 3 is completed, and the request signal A DCT is sent to the quantization processing area 20. Output (time t 5 ). However, at this time, since the processing of the second block # 2 is being executed in the quantization processing area 20, the DCT
The processing area 10 enters a waiting state for the response signal R Q from the quantization processing area 20.
【0039】上記量子化処理領域20が上記第2番目の
ブロック#2の処理を終了すると、当該量子化処理領域
20は上記可変長符号化処理領域30に対して上記要求
信号AQ を出力する。このとき、上記可変長符号化処理
領域30は、待ち状態となっているため、すぐに上記量
子化処理領域20に対して上記応答信号RVLC を出力
(時刻t6 )すると共に、上記第2番目のブロック#2
の処理を開始する。When the quantization processing area 20 finishes the processing of the second block # 2, the quantization processing area 20 outputs the request signal A Q to the variable length coding processing area 30. .. At this time, since the variable length coding processing area 30 is in the waiting state, the response signal R VLC is immediately output to the quantization processing area 20 (time t 6 ) and the second Th block # 2
The process of is started.
【0040】同時に、上記量子化処理領域20は、上記
DCT処理領域10に対して応答信号RQ を出力し、当
該DCT処理領域10からの第3番目のブロック#3の
処理を開始する。また、当該DCT処理領域10では上
記量子化処理領域20から供給される上記応答信号RQ
を受けて、第4番目のブロック#4の処理を開始する。At the same time, the quantization processing area 20 outputs a response signal R Q to the DCT processing area 10 and starts the processing of the third block # 3 from the DCT processing area 10. In the DCT processing area 10, the response signal R Q supplied from the quantization processing area 20.
In response to this, the processing of the fourth block # 4 is started.
【0041】量子化処理領域20は、上記第3番目のブ
ロック#3を処理し終わると、上記可変長符号化処理領
域30に対して上記要求信号AQ を出力(時刻t7 )す
る。しかしこのとき、当該可変長符号化処理領域30で
は、上記第2番目のブロック#2の処理を実行中である
ため、上記量子化処理領域20は当該可変長符号化処理
領域30からの応答信号RVLC が供給されるまで、待ち
状態に入る。When the quantization processing area 20 finishes processing the third block # 3, it outputs the request signal A Q to the variable length coding processing area 30 (time t 7 ). However, at this time, since the processing of the second block # 2 is being executed in the variable length coding processing area 30, the quantization processing area 20 is in the response signal from the variable length coding processing area 30. Wait state until R VLC is supplied.
【0042】上記DCT処理領域10が上記第4番目の
ブロック#4の処理を終了すると、上記量子化処理領域
20に対して要求信号ADCT を出力(時刻t8 )する。
このとき、上記量子化処理領域20は待ち状態となって
いるため、当該量子化処理領域20からは応答信号RQ
が得られず、したがって、当該DCT処理領域10も待
ち状態となる。When the DCT processing area 10 finishes the processing of the fourth block # 4, the request signal A DCT is output to the quantization processing area 20 (time t 8 ).
At this time, since the quantization processing area 20 is in a waiting state, the response signal R Q is transmitted from the quantization processing area 20.
Is not obtained, and therefore the DCT processing area 10 is also in the waiting state.
【0043】上記可変長符号化処理領域30が上記第2
番目のブロック#2を処理し終わると、上記量子化処理
領域20に対して上記応答信号RVLC を出力(時刻
t9 )すると共に、上記量子化処理領域20からの上記
第3番目のブロック#3の処理を開始する。また、上記
量子化処理領域20は待ち状態であったため、すぐに上
記DCT処理領域10に対して応答信号RQ を出力(時
刻t9 )する。当該DCT処理領域10も同じく待ち状
態であったため、すぐに第5番目のブロック#5の処理
を開始する。The variable length coding processing area 30 is the second
When the processing of the second block # 2 is completed, the response signal R VLC is output to the quantization processing area 20 (time t 9 ) and the third block # from the quantization processing area 20 is output. The process of 3 is started. Since the quantization processing area 20 is in the waiting state, it immediately outputs the response signal R Q to the DCT processing area 10 (time t 9 ). Since the DCT processing area 10 is also in the waiting state, the processing of the fifth block # 5 is immediately started.
【0044】図3には、上記図1の構成のより具体的な
構成を示す。FIG. 3 shows a more specific structure of the structure shown in FIG.
【0045】すなわち、この図3の構成は、DCT処理
を行うDCT回路11と、量子化器及びCPUからなる
量子化回路21と、可変長符号化回路31とを有し、ま
た、これら各処理回路11,21,31の間にそれぞれ
1処理単位(1ブロック或いは1マクロブロック単位)
のバッファ(例えばFIFOメモリ)2,3を挿入接続
し、更に、各処理回路11,21,31にそれぞれ対応
して設けられた上述の要求信号Aと応答信号Rとを出力
するコントロール(ハンドシェィクコントロール;HC
TL)回路12,22,32が接続された構成となって
いる。That is, the configuration of FIG. 3 has a DCT circuit 11 for performing DCT processing, a quantization circuit 21 including a quantizer and a CPU, and a variable length coding circuit 31, and each of these processes. One processing unit (one block or one macroblock unit) between the circuits 11, 21 and 31
Buffers (for example, FIFO memories) 2 and 3 are inserted and connected, and further, a control (handshake) for outputting the above-mentioned request signal A and response signal R provided corresponding to each processing circuit 11, 21, 31 respectively. Control; HC
TL) circuits 12, 22, 32 are connected.
【0046】ここで、上記量子化回路21に対応して設
けられたコントロール回路22は、前段のDCT回路1
1に対応して設けられたコントロール回路21との間で
要求信号ADCT と応答信号RQ との入出力を行うと共
に、後段の可変長符号化回路31に対応して設けられた
コントロール回路32との間で要求信号AQ と応答信号
RVLC との入出力を行うようになっている。なお、コン
トロール回路12は、図示を省略した更に前段の回路と
の要求信号と応答信号の通信を端子5,6を介して行う
ようになっている。Here, the control circuit 22 provided corresponding to the quantizing circuit 21 is the DCT circuit 1 of the preceding stage.
The request signal A DCT and the response signal R Q are input / output to / from the control circuit 21 provided corresponding to 1, and the control circuit 32 provided corresponding to the variable length coding circuit 31 in the subsequent stage. The request signal A Q and the response signal R VLC are input and output between the input and output terminals. The control circuit 12 communicates request signals and response signals with further circuits not shown in the figure through terminals 5 and 6.
【0047】また、上記コントロール回路12,22,
32は、応答信号Rを受けたときにはそれぞれ対応する
各処理回路11,21,31に対してそれぞれ動作を開
始させるための処理動作開始信号Sを出力すると共に、
それぞれ対応する各処理回路11,21,31から処理
動作終了信号Eを受けて要求信号Aを出力するようにな
っている。Further, the control circuits 12, 22,
When receiving the response signal R, the reference numeral 32 outputs a processing operation start signal S for starting an operation to each corresponding processing circuit 11, 21, 31 and
It receives the processing operation end signal E from the corresponding processing circuits 11, 21, 31 and outputs the request signal A.
【0048】ところで、上述した図4の構成は、各処理
回路11,21,31の間に1処理単位(1ブロック或
いは1マクロブロック)のFIFOメモリ2,3を設
け、後段のコントロール回路へ応答信号Rを出力し、前
段のコントロール回路へ要求信号Aを送るような構成と
なっているが、本実施例においては、この図4の構成に
限らず、他の構成とすることも可能である。By the way, in the configuration shown in FIG. 4 described above, the FIFO memories 2 and 3 of one processing unit (one block or one macroblock) are provided between the respective processing circuits 11, 21 and 31, and the FIFO memories 2 and 3 respond to the control circuit in the subsequent stage. Although the configuration is such that the signal R is output and the request signal A is sent to the control circuit at the preceding stage, the present embodiment is not limited to the configuration shown in FIG. 4 and other configurations are possible. ..
【0049】すなわち例えば、前段のコントロール回路
への応答信号R(この場合処理可能となったことを示す
信号)を出力し、後段へ要求信号Aを返すような構成と
することが可能である。That is, for example, the response signal R (a signal indicating that processing is possible in this case) to the control circuit in the preceding stage is output, and the request signal A is returned to the succeeding stage.
【0050】また、例えば、各処理回路11,21,3
1の間のFIFOメモリ(バッファ)2,3の容量を上
記1処理単位ではなく、より大きな容量のものとするこ
とができる。この場合は、後段のコントロール回路への
上記要求信号Aで、当該後段のコントロール回路に対応
する処理回路が動作を開始するのではなく、FIFOメ
モリ(バッファ)が満たされているか否かで処理の開始
を決めることになる。この例の場合のメリットは、バッ
ファの容量で決められる処理量が多くなるため、各処理
回路が待ち状態になる時間が減り、より有効に時間を使
うことができるようになる。Further, for example, each processing circuit 11, 21, 3
The capacity of the FIFO memories (buffers) 2 and 3 between 1 can be made larger than that of the above-mentioned one processing unit. In this case, the request signal A to the control circuit at the subsequent stage does not cause the processing circuit corresponding to the control circuit at the subsequent stage to start the operation, but the processing is performed depending on whether or not the FIFO memory (buffer) is full. You will decide to start. The advantage of this example is that the amount of processing determined by the capacity of the buffer is large, so that the time in which each processing circuit is in the waiting state is reduced, and the time can be used more effectively.
【0051】更に例えば、各処理回路11,21,31
の間にバッファ(FIFOメモリ)を挿入接続せず、処
理時間の変動の大きい処理回路の所にのみバッファを接
続するようにすることも可能である。上記図3の例の場
合には、DCT回路11でのDCTの処理時間は一定で
あるため、DCT回路11と量子化回路21との間のF
IFOメモリ2を取り除き、量子化回路21と可変長符
号化回路31との間のFIFOメモリ3のみとする。す
なわち、この例の場合は、FIFOメモリが図3の構成
に比べて少なくなるメリットがある。ただしこの場合
は、量子化回路21に対応するコントロール回路22か
らの要求信号Aを、DCT回路11に対応するコントロ
ール回路12の更に前段の構成に送るようになるが、時
間を有効に使うためには、DCT回路11での処理遅延
を見込んで当該DCT回路11の更に前段の回路構成に
送る要求信号Aを早めに出力する必要がある。Further, for example, each processing circuit 11, 21, 31
It is also possible not to insert and connect a buffer (FIFO memory) between the two, and to connect the buffer only to the processing circuit where the processing time varies greatly. In the case of the example of FIG. 3 described above, since the processing time of the DCT in the DCT circuit 11 is constant, F between the DCT circuit 11 and the quantization circuit 21 is F.
The IFO memory 2 is removed and only the FIFO memory 3 between the quantization circuit 21 and the variable length coding circuit 31 is used. That is, in the case of this example, there is an advantage that the FIFO memory becomes smaller than that of the configuration of FIG. However, in this case, the request signal A from the control circuit 22 corresponding to the quantizing circuit 21 is sent to the configuration further upstream of the control circuit 12 corresponding to the DCT circuit 11, but in order to use the time effectively. In consideration of the processing delay in the DCT circuit 11, it is necessary to output the request signal A to be sent to the circuit configuration of the preceding stage of the DCT circuit 11 earlier.
【0052】なお、実際に図3の構成を実現する場合に
は、ハードウェア量を少なくするか、処理時間を短くす
るかにより、上記3つの例の何れか或いは組み合わせた
ものにより構成することが望ましい。When the configuration shown in FIG. 3 is actually realized, any one of the above three examples or a combination thereof may be used depending on whether the amount of hardware is reduced or the processing time is shortened. desirable.
【0053】図4には、上記コントロール回路12,2
2,32のより具体的な構成例を示す。FIG. 4 shows the control circuits 12 and 2 described above.
2 and 32 show more specific configuration examples.
【0054】ここで、この図4において、端子41には
前段のコントロール回路からの要求信号Aが供給され、
端子44からは前段のコントロール回路への応答信号R
が出力される。また、端子43には後段のコントロール
回路からの応答信号Rが供給され、端子46からは後段
のコントロール回路への要求信号Aが出力される。更
に、端子42へは当該コントロール回路と対応する処理
回路からの上記処理動作終了信号Eが供給され、端子4
5からは当該コントロール回路と対応する処理回路への
上記処理動作開始信号Sが出力される。例えば、コント
ロール回路22を例に挙げると、端子41にはコントロ
ール回路12からの要求信号ADCT が供給され、端子4
4からはコントロール回路12への応答信号RQ が出力
される。また、端子43にはコントロール回路32から
の応答信号RVLC が供給され、端子46からはコントロ
ール回路32への要求信号AQ が出力される。更に、端
子42へは量子化回路21からの上記処理動作終了信号
Eが供給され、端子45からは量子化回路21への上記
処理動作開始信号Sが出力される。Here, in FIG. 4, the request signal A from the control circuit at the preceding stage is supplied to the terminal 41,
The response signal R from the terminal 44 to the control circuit of the previous stage
Is output. Further, the terminal 43 is supplied with the response signal R from the control circuit in the subsequent stage, and the terminal 46 outputs the request signal A to the control circuit in the subsequent stage. Further, the processing operation end signal E from the processing circuit corresponding to the control circuit is supplied to the terminal 42, and the terminal 4
From 5, the processing operation start signal S is output to the processing circuit corresponding to the control circuit. For example, taking the control circuit 22 as an example, the request signal A DCT from the control circuit 12 is supplied to the terminal 41,
From 4, the response signal R Q to the control circuit 12 is output. Further, the response signal R VLC from the control circuit 32 is supplied to the terminal 43, and the request signal A Q to the control circuit 32 is output from the terminal 46. Further, the processing operation end signal E from the quantization circuit 21 is supplied to the terminal 42, and the processing operation start signal S to the quantization circuit 21 is output from the terminal 45.
【0055】また、端子41はNOTゲート51の入力
端子と接続され、当該NOTゲート51の出力端子はA
NDゲート52の一方の入力端子と接続されている。端
子42はORゲート53の一方の入力端子と接続され、
当該ORゲート53の他方の入力端子は上記ANDゲー
ト52の出力端子と接続されている。このORゲート5
3の出力はフリップフロップ54の入力端子と接続さ
れ、当該フリップフロップ54の出力端子は上記端子4
4と接続されると共に、上記ANDゲート52の他方の
入力端子と接続されている。更に、上記端子41はOR
ゲート57の一方の入力端子と接続され、当該ORゲー
ト57の出力端子はフリップフロップ58の入力端子と
接続されている。このフリップフロップ58の出力端子
は、ANDゲート59の一方の入力端子と接続され、当
該ANDゲート59の他方の入力端子は上記端子43と
接続されている。このANDゲート59の出力端子は上
記端子45及び46と接続されている。また、上記OR
ゲート57の他方の入力端子は、上記フリップフロップ
58の出力が一方の入力端子に供給されるANDゲート
56の出力端子と接続されている。また更に、このAN
Dゲート56の他方の入力端子は、上記ANDゲート5
9の出力が入力端子に供給されるNOTゲート55の出
力端子と接続されている。The terminal 41 is connected to the input terminal of the NOT gate 51, and the output terminal of the NOT gate 51 is A
It is connected to one input terminal of the ND gate 52. The terminal 42 is connected to one input terminal of the OR gate 53,
The other input terminal of the OR gate 53 is connected to the output terminal of the AND gate 52. This OR gate 5
3 is connected to the input terminal of the flip-flop 54, and the output terminal of the flip-flop 54 is the terminal 4
4 and the other input terminal of the AND gate 52. Further, the terminal 41 is OR
It is connected to one input terminal of the gate 57, and the output terminal of the OR gate 57 is connected to the input terminal of the flip-flop 58. The output terminal of the flip-flop 58 is connected to one input terminal of the AND gate 59, and the other input terminal of the AND gate 59 is connected to the terminal 43. The output terminal of the AND gate 59 is connected to the terminals 45 and 46. Also, the above OR
The other input terminal of the gate 57 is connected to the output terminal of the AND gate 56 to which the output of the flip-flop 58 is supplied to one input terminal. Furthermore, this AN
The other input terminal of the D gate 56 is connected to the AND gate 5 described above.
The output of 9 is connected to the output terminal of the NOT gate 55 whose input terminal is supplied.
【0056】すなわち、この図4の構成において、端子
42の入力が“H”のとき(上記処理動作終了信号Eが
供給されたとき)、上記ORゲート53の出力は“H”
となり、したがって、フリップフロップ54の出力も
“H”となる(上記前段のコントロール回路へ応答信号
Rが出力される)。次に、上記端子41の入力が“H”
となったならば(上記前段のコントロール回路からの要
求信号Aのパルスが入力されたならば)、NOTゲート
51の出力は“L”となり、したがって、ANDゲート
52の出力も“L”となる。このとき、上記端子42へ
の入力が“L”となっていれば(処理動作終了信号Eが
供給されていないとき)、上記フリップフロップ54も
“L”となる(前段のコントロール回路への応答信号R
が出力されない)。また、上記端子41の入力が“H”
のとき、ORゲート57の出力は“H”となり、したが
って、フリップフロップ58の出力も“H”となる。こ
のとき、上記端子43の入力が“H”となったならば
(上記後段のコントロール回路からの応答信号Rが供給
されたならば)、上記ANDゲート59の出力は“H”
となり、したがって、上記端子45からは、上記処理動
作開始信号S及び後段のコントロール回路への要求信号
Aが出力される。更に、上記端子43の入力が“L”と
なったならば(後段のコントロール回路からの応答信号
Rが供給されていないとき)、上記ANDゲート59の
出力は“L”となる。また、上記ANDゲート59の出
力が“H”ならば、NOTゲート55の出力は“L”と
なり、ANDゲート56の出力も“L”となる。このと
き、上記端子41への入力が“L”ならば、NOTゲー
ト57の出力も“L”となり、したがって、フリップフ
ロップ58の出力も“L”となる。That is, in the configuration of FIG. 4, when the input of the terminal 42 is "H" (when the processing operation end signal E is supplied), the output of the OR gate 53 is "H".
Therefore, the output of the flip-flop 54 also becomes "H" (the response signal R is output to the control circuit at the preceding stage). Next, the input of the terminal 41 is "H".
If (when the pulse of the request signal A from the control circuit of the preceding stage is input), the output of the NOT gate 51 becomes "L", and therefore the output of the AND gate 52 also becomes "L". .. At this time, if the input to the terminal 42 is "L" (when the processing operation end signal E is not supplied), the flip-flop 54 also becomes "L" (response to the control circuit at the previous stage). Signal R
Is not output). Also, the input of the terminal 41 is "H".
At this time, the output of the OR gate 57 becomes "H", and therefore the output of the flip-flop 58 also becomes "H". At this time, if the input to the terminal 43 becomes "H" (if the response signal R is supplied from the control circuit at the latter stage), the output of the AND gate 59 becomes "H".
Therefore, the processing operation start signal S and the request signal A to the control circuit in the subsequent stage are output from the terminal 45. Further, if the input of the terminal 43 becomes "L" (when the response signal R from the control circuit in the subsequent stage is not supplied), the output of the AND gate 59 becomes "L". If the output of the AND gate 59 is "H", the output of the NOT gate 55 becomes "L" and the output of the AND gate 56 also becomes "L". At this time, if the input to the terminal 41 is "L", the output of the NOT gate 57 also becomes "L", and therefore the output of the flip-flop 58 also becomes "L".
【0057】すなわち、上記図4に示すように、図3の
各コントロール回路12,22,32は、簡単なゲート
回路やフリップフロップのみで実現することができるの
で、構成が大型化することはない。That is, as shown in FIG. 4, each of the control circuits 12, 22, and 32 in FIG. 3 can be realized by only a simple gate circuit or flip-flop, so that the structure does not become large. ..
【0058】上述したように、本実施例の高能率符号化
装置によれば、DCT処理領域10,量子化処理領域2
0,可変長符号化処理領域30の各処理領域のうち、前
段の処理領域での処理が終了した段階で当該前段の処理
領域から後段の処理領域に対して要求信号Aを出力し、
上記要求信号Aに応答して後段の処理領域が動作を開始
できる状態になったときに当該後段の処理領域から上記
前段の処理領域に応答信号Rを送るようにしたこと、す
なわち、各処理領域間のデータのやりとりをいわゆるハ
ンドシェィク型のように可変タイミングで行うような構
成とすることにより、各処理領域間で独立にデータ処理
ができるようになり、処理時間の長いブロック(マクロ
ブロック)がきた場合でも、前後のバッファ(FIFO
メモリ2,3)に空きがある限り、処理は進められる
(空きがない場合は待ち状態となる)。このため、本実
施例の高能率符号化装置全体での処理時間を短縮するこ
とが可能となる。As described above, according to the high efficiency coding apparatus of this embodiment, the DCT processing area 10 and the quantization processing area 2 are provided.
0, of the processing areas of the variable length coding processing area 30, when the processing in the preceding processing area is completed, the request signal A is output from the preceding processing area to the subsequent processing area,
In response to the request signal A, the response signal R is sent from the subsequent processing region to the preceding processing region when the subsequent processing region is ready to start operation, that is, each processing region. By configuring so that the data exchange between them is performed at variable timing like the so-called handshake type, data processing can be performed independently between each processing area, and blocks (macro blocks) with a long processing time can be processed. Even if you come to the front and back buffer (FIFO
As long as there is a free space in the memories 2, 3), the process proceeds (if there is no free space, it will be in a waiting state). Therefore, it is possible to reduce the processing time of the entire high-efficiency coding apparatus of this embodiment.
【0059】また、本実施例によれば、時間の利用度が
向上するため、CPUの処理時間に余裕が増え、安価な
CPUを用いることも可能となる。更に、各処理領域は
前後の処理領域とのみ関係を持つものとなされるため、
いわゆるループバックのように処理領域をパスする構成
も無条件に可能となり、データのやりとりのためのタイ
ミングジェネレータも各処理領域に共通のものとなる。
また更に、各処理領域(LSI)は隣の処理領域にしか
配線が行われないため、実際に基板設計を行う際のレイ
アウトも有利となる。Further, according to the present embodiment, since the utilization of time is improved, the processing time of the CPU is increased and it is possible to use an inexpensive CPU. Furthermore, each processing area is related only to the processing areas before and after,
A configuration that passes through the processing areas, such as so-called loopback, is unconditionally possible, and the timing generator for exchanging data is also common to the processing areas.
Furthermore, since each processing area (LSI) is wired only in the adjacent processing area, the layout when actually designing the board is also advantageous.
【0060】[0060]
【発明の効果】上述のように、本発明の高能率符号化装
置においては、映像信号を圧縮符号化する処理工程を複
数の工程毎の処理を行う複数の処理領域を有し、前段の
処理領域での処理が終了した段階で後段の処理領域に対
して要求信号を出力し、要求信号に応答して後段の処理
領域が動作を開始できる状態になったときに前段の処理
領域に応答信号を送るようにしたことにより、構成を大
型化せずとも、高能率符号化装置全体での処理時間を短
くすることが可能となる。As described above, in the high-efficiency coding apparatus of the present invention, the processing steps for compressing and coding the video signal have a plurality of processing areas for performing a plurality of processing steps, and the preceding processing When the processing in the area is completed, a request signal is output to the processing area in the subsequent stage, and when the processing area in the subsequent stage becomes ready to start operation in response to the request signal, a response signal is sent to the processing area in the previous stage. By sending the, it becomes possible to shorten the processing time of the entire high-efficiency coding apparatus without increasing the size of the configuration.
【0061】また、本発明によれば、時間の利用度が向
上するため、例えばCPUの処理時間に余裕が増え、安
価なCPUを用いることも可能となる。更に、各処理領
域は前後の処理領域とのみ関係を持つものとなされるた
め、いわゆるループバックのように処理領域をパスする
構成も無条件に可能となり、データのやりとりのための
タイミングジェネレータも各処理領域に共通のものとな
る。また更に、各処理領域(例えばLSI等で構成され
る)は隣の処理領域にしか配線が行われないため、実際
に基板設計を行う際のレイアウトも有利となる。Further, according to the present invention, since the utilization of time is improved, it is possible to increase the margin in the processing time of the CPU and use an inexpensive CPU. Further, since each processing area is related only to the processing areas before and after, it is possible to unconditionally pass the processing areas like a so-called loopback, and the timing generator for exchanging data is also required. It is common to the processing areas. Furthermore, each processing area (for example, composed of an LSI or the like) is wired only in the adjacent processing area, so that the layout when actually designing the board is also advantageous.
【図1】実施例の高能率符号化装置の基本構成を示すブ
ロック回路図である。FIG. 1 is a block circuit diagram showing a basic configuration of a high-efficiency encoding device according to an embodiment.
【図2】本実施例の高能率符号化装置の各部の動作を示
すタイミングチャートである。FIG. 2 is a timing chart showing the operation of each unit of the high efficiency coding apparatus according to the present embodiment.
【図3】本実施例の高能率符号化装置の具体的な構成を
示すブロック回路図である。FIG. 3 is a block circuit diagram showing a specific configuration of the high-efficiency encoding device according to the present embodiment.
【図4】具体例のコントロール回路の具体的な構成を示
す回路図である。FIG. 4 is a circuit diagram showing a specific configuration of a control circuit of a specific example.
【図5】H.261規格に対応する高能率符号化装置の
構成を示すブロック回路図である。5: H. It is a block circuit diagram which shows the structure of the high efficiency encoding device corresponding to the H.261 standard.
10・・・・・・DCT処理領域 20・・・・・・量子化処理領域 30・・・・・・可変長符号化処理領域 10: DCT processing area 20: Quantization processing area 30: Variable length coding processing area
Claims (1)
数の工程に分割し、当該分割された各工程毎の処理を行
う複数の処理領域を有する高能率符号化装置において、 少なくとも2つの上記処理領域のうち、前段の処理領域
での処理が終了した段階で当該前段の処理領域から後段
の処理領域に対して要求信号を出力し、上記要求信号に
応答して後段の処理領域が動作を開始できる状態になっ
たときに当該後段の処理領域から上記前段の処理領域に
応答信号を送ることを特徴とする高能率符号化装置。1. A high-efficiency coding apparatus having a plurality of processing regions in which a processing step of compressing and coding a video signal is divided into a plurality of steps, and processing of each of the divided steps is performed. Of the processing areas, when the processing in the processing area in the previous stage is completed, the request signal is output from the processing area in the preceding stage to the processing area in the subsequent stage, and the processing area in the subsequent stage operates in response to the request signal. A high-efficiency coding device, characterized in that a response signal is sent from the subsequent processing area to the preceding processing area when the processing can be started.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3273562A JPH0591494A (en) | 1991-09-26 | 1991-09-26 | High efficiency encoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3273562A JPH0591494A (en) | 1991-09-26 | 1991-09-26 | High efficiency encoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0591494A true JPH0591494A (en) | 1993-04-09 |
Family
ID=17529538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3273562A Withdrawn JPH0591494A (en) | 1991-09-26 | 1991-09-26 | High efficiency encoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0591494A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994023534A1 (en) * | 1993-03-31 | 1994-10-13 | Sony Corporation | Signal processor |
WO1998058495A1 (en) * | 1997-06-16 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Image processor and image processing method |
JP2007267251A (en) * | 2006-03-29 | 2007-10-11 | Victor Co Of Japan Ltd | Content reproducing device, content reproducing method, and program for content reproduction |
-
1991
- 1991-09-26 JP JP3273562A patent/JPH0591494A/en not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO1998058495A1 (en) * | 1997-06-16 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Image processor and image processing method |
US6690378B1 (en) | 1997-06-16 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Image processor and image processing method |
JP2007267251A (en) * | 2006-03-29 | 2007-10-11 | Victor Co Of Japan Ltd | Content reproducing device, content reproducing method, and program for content reproduction |
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Legal Events
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