JPH0588987A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
- Publication number
- JPH0588987A JPH0588987A JP3271932A JP27193291A JPH0588987A JP H0588987 A JPH0588987 A JP H0588987A JP 3271932 A JP3271932 A JP 3271932A JP 27193291 A JP27193291 A JP 27193291A JP H0588987 A JPH0588987 A JP H0588987A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer storage
- storage device
- storage unit
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 バッファ記憶装置からのフェッチを、読み出
したデータのECC訂正回路等による遅延を受けること
なく高速に行う。 【構成】 バッファ記憶装置8は、インデックス部10
とデータ部11とにより構成され、データ部11は、デ
ータとパリティビットとを格納する第1のバッファ記憶
部13と、ECCコードを格納する第2のバッファ記憶
部14とにより構成される。フェッチ時、第1のバッフ
ァ記憶部13のみがアクセスされ、図示しない制御装置
は、読み出したデータとパリティビットからデータエラ
ーを検出する。これにより、バッファ記憶装置からのフ
ェッチを、ECC訂正回路による遅延なしに高速に行う
ことができる。
したデータのECC訂正回路等による遅延を受けること
なく高速に行う。 【構成】 バッファ記憶装置8は、インデックス部10
とデータ部11とにより構成され、データ部11は、デ
ータとパリティビットとを格納する第1のバッファ記憶
部13と、ECCコードを格納する第2のバッファ記憶
部14とにより構成される。フェッチ時、第1のバッフ
ァ記憶部13のみがアクセスされ、図示しない制御装置
は、読み出したデータとパリティビットからデータエラ
ーを検出する。これにより、バッファ記憶装置からのフ
ェッチを、ECC訂正回路による遅延なしに高速に行う
ことができる。
Description
【0001】
【産業上の利用分野】本発明は、情報処理装置における
バッファ記憶装置に係り、特に、ストアイン方式のバッ
ファ記憶装置に関する。
バッファ記憶装置に係り、特に、ストアイン方式のバッ
ファ記憶装置に関する。
【0002】
【従来の技術】従来技術によるストアイン方式のバッフ
ァ記憶装置は、通常、データのエラー検出/訂正のため
のビットとデータとが格納されるように構成されてい
る。
ァ記憶装置は、通常、データのエラー検出/訂正のため
のビットとデータとが格納されるように構成されてい
る。
【0003】そして、この種のバッファ記憶装置に関す
る従来技術として、例えば、「日経エレクトロニクス
No.383,pp.228−267,November 1
8,1985」等に記載された技術が知られている。
る従来技術として、例えば、「日経エレクトロニクス
No.383,pp.228−267,November 1
8,1985」等に記載された技術が知られている。
【0004】この従来技術は、演算パイプライン、3階
層記憶等を使用することにより、アクセスの高速化を図
ったバッファ記憶の一種であるワーク記憶に関するもの
であり、ストアイン方式を採用することにより、ワーク
記憶内に最新のデータを保存可能とし、ワーク記憶のデ
ータ部およびインデツクス部にECC(誤り訂正−検
出)コードを採用して、メモリの1ビット誤りの訂正と
2ビット誤りの検出とを行うものである。
層記憶等を使用することにより、アクセスの高速化を図
ったバッファ記憶の一種であるワーク記憶に関するもの
であり、ストアイン方式を採用することにより、ワーク
記憶内に最新のデータを保存可能とし、ワーク記憶のデ
ータ部およびインデツクス部にECC(誤り訂正−検
出)コードを採用して、メモリの1ビット誤りの訂正と
2ビット誤りの検出とを行うものである。
【0005】以下、この種の一般的な従来技術によるス
トアイン方式のバッファ記憶装置を図面により説明す
る。
トアイン方式のバッファ記憶装置を図面により説明す
る。
【0006】図3はバッファ記憶装置を有する情報処理
装置の全体の構成を示すブロック図、図4は従来技術に
よるバッファ記憶装置の構成を示すブロック図、図5は
バッファ記憶部の内容を示す図である。図3、図4にお
いて、7は命令制御装置/演算装置、8はバッファ記憶
装置、9は主記憶装置、10はインデックス部、11は
データ部、12はインデックスアレイ、15は選択回
路、16はECC生成回路、17はECC訂正回路であ
る。
装置の全体の構成を示すブロック図、図4は従来技術に
よるバッファ記憶装置の構成を示すブロック図、図5は
バッファ記憶部の内容を示す図である。図3、図4にお
いて、7は命令制御装置/演算装置、8はバッファ記憶
装置、9は主記憶装置、10はインデックス部、11は
データ部、12はインデックスアレイ、15は選択回
路、16はECC生成回路、17はECC訂正回路であ
る。
【0007】バッファ記憶装置を有する情報処理装置
は、図3に示すように、命令制御装置/演算装置7と、
バッファ記憶装置8と、主記憶装置9とを備えて構成さ
れ、また、バッファ記憶装置8は、図4に示すように、
インデックスアレイ12を有するインデックス部10
と、ECC生成回路16、バッファ記憶部63、ECC
訂正回路17を有するデータ部11とを備えて構成され
ている。
は、図3に示すように、命令制御装置/演算装置7と、
バッファ記憶装置8と、主記憶装置9とを備えて構成さ
れ、また、バッファ記憶装置8は、図4に示すように、
インデックスアレイ12を有するインデックス部10
と、ECC生成回路16、バッファ記憶部63、ECC
訂正回路17を有するデータ部11とを備えて構成され
ている。
【0008】そして、命令制御装置/演算装置7がバッ
ファ記憶装置8をアクセスした場合、バッファ記憶装置
8は、次のように動作する。
ファ記憶装置8をアクセスした場合、バッファ記憶装置
8は、次のように動作する。
【0009】(1)フェッチ 命令制御装置/演算装置7がバッファ記憶装置8からデ
ータをフェッチする場合、命令制御装置/演算装置7
は、アドレス線1を介してインデックス部10とデータ
部11とにアドレスを送信する。これにより、インデッ
クスアレイ12とバッファ記憶部63とが参照され、イ
ンデックスアレイ12は、ロウ指定線18にインデック
スアレイ12のヒットロウを指定する。バッファ記憶部
63は、読み出しデータをロウ選択し、このデータを読
み出しデータとしてECC訂正回路17に転送する。
ータをフェッチする場合、命令制御装置/演算装置7
は、アドレス線1を介してインデックス部10とデータ
部11とにアドレスを送信する。これにより、インデッ
クスアレイ12とバッファ記憶部63とが参照され、イ
ンデックスアレイ12は、ロウ指定線18にインデック
スアレイ12のヒットロウを指定する。バッファ記憶部
63は、読み出しデータをロウ選択し、このデータを読
み出しデータとしてECC訂正回路17に転送する。
【0010】バッファ記憶部63内に記憶されている各
データは、図5に示すように、データとそのECCコー
ドとにより構成されているので、ECC訂正回路17
は、このデータとECCコードとによりエラーの検出/
訂正を行い、そのデータをフェッチデータ線3を介して
命令制御装置/演算装置7に送出する。
データは、図5に示すように、データとそのECCコー
ドとにより構成されているので、ECC訂正回路17
は、このデータとECCコードとによりエラーの検出/
訂正を行い、そのデータをフェッチデータ線3を介して
命令制御装置/演算装置7に送出する。
【0011】(2)ストア 命令制御装置/演算装置7がバッファ記憶装置8へデー
タをストアする場合、命令制御装置/演算装置7は、ア
ドレス線1を介してインデックス部10とデータ部11
にアドレスを送信すると共に、ストアデータ線4を介し
てストアデータを送信する。前記アドレスにより、イン
デックスアレイ12とバッファ記憶部63とが参照さ
れ、また、選択回路15は、ストアデータ線4を選択す
る。
タをストアする場合、命令制御装置/演算装置7は、ア
ドレス線1を介してインデックス部10とデータ部11
にアドレスを送信すると共に、ストアデータ線4を介し
てストアデータを送信する。前記アドレスにより、イン
デックスアレイ12とバッファ記憶部63とが参照さ
れ、また、選択回路15は、ストアデータ線4を選択す
る。
【0012】ECC生成回路16は、ストアデータに基
づいて、図5に示すECCコードを生成する。バッファ
記憶部63は、与えられたアドレスと、インデックスア
レイ12からロウ指定線18で指定されたヒットロウと
により、その内部にストアデータとECCコードとを書
き込む。
づいて、図5に示すECCコードを生成する。バッファ
記憶部63は、与えられたアドレスと、インデックスア
レイ12からロウ指定線18で指定されたヒットロウと
により、その内部にストアデータとECCコードとを書
き込む。
【0013】(3)ブロックバツク バッファ記憶装置8がミスヒットし、ストアによって更
新されているバッファ記憶部63内のブロックを主記憶
装置9に書き戻す場合、バッファ記憶装置8は、命令制
御装置/演算装置7からの指示により、バッファ記憶部
63から読み出したブロックデータとそのECCコード
とをECC訂正回路17に順次入力し、ECC訂正回路
17にエラーの検出/訂正を行わせ、エラーの検出/訂
正処理後のデータを、ブロックデータとしてブロックバ
ツクデータ線6を介して主記憶装置9へ送出する。
新されているバッファ記憶部63内のブロックを主記憶
装置9に書き戻す場合、バッファ記憶装置8は、命令制
御装置/演算装置7からの指示により、バッファ記憶部
63から読み出したブロックデータとそのECCコード
とをECC訂正回路17に順次入力し、ECC訂正回路
17にエラーの検出/訂正を行わせ、エラーの検出/訂
正処理後のデータを、ブロックデータとしてブロックバ
ツクデータ線6を介して主記憶装置9へ送出する。
【0014】(4)ブロック転送 バッファ記憶装置8がミスヒットし、主記憶装置9から
ブロックデータが転送される場合、バッファ記憶装置8
は、選択回路15に主記憶装置からのブロック転送デー
タ線5を選択させ、ECC生成回路16に入力されるデ
ータのECCコードを生成させて、データとそのECC
コードとをバッファ記憶部63に書き込む。
ブロックデータが転送される場合、バッファ記憶装置8
は、選択回路15に主記憶装置からのブロック転送デー
タ線5を選択させ、ECC生成回路16に入力されるデ
ータのECCコードを生成させて、データとそのECC
コードとをバッファ記憶部63に書き込む。
【0015】
【発明が解決しようとする課題】前述した従来技術は、
バッファ記憶装置8からデータのフェッチを行う場合
に、読み出しデータが必ずECC訂正回路17による処
理を受けるものである。このため、前記従来技術は、高
速なデータアクセスが要求されるバッファ記憶装置8か
らのデータのフェッチが、バッファ記憶部63から読み
出されたデータのECC訂正回路67による遅延のため
に、高速なアクセスを行うことができないという問題点
を有している。
バッファ記憶装置8からデータのフェッチを行う場合
に、読み出しデータが必ずECC訂正回路17による処
理を受けるものである。このため、前記従来技術は、高
速なデータアクセスが要求されるバッファ記憶装置8か
らのデータのフェッチが、バッファ記憶部63から読み
出されたデータのECC訂正回路67による遅延のため
に、高速なアクセスを行うことができないという問題点
を有している。
【0016】本発明の目的は、前記従来技術の問題点を
解決し、バッファ記憶装置からのデータのフェッチを、
ECC訂正回路等による遅延を受けることなく、高速に
行うことを可能とするバッファ記憶装置を提供すること
にある。
解決し、バッファ記憶装置からのデータのフェッチを、
ECC訂正回路等による遅延を受けることなく、高速に
行うことを可能とするバッファ記憶装置を提供すること
にある。
【0017】
【課題を解決するための手段】本発明によれば前記目的
は、バッファ記憶部を、データとデータのエラー検出の
みのためのビットであるパリティビットとを格納する第
1のバッファ記憶部と、データのエラー訂正のためのビ
ットであるECCコードとを格納する第2のバッファ記
憶部とにより構成し、フェッチ動作時、第1のバッファ
記憶部のみをアクセスし、読み出されたデータとパリテ
ィビットとからデータのエラーを検出するようにするこ
とにより達成される。
は、バッファ記憶部を、データとデータのエラー検出の
みのためのビットであるパリティビットとを格納する第
1のバッファ記憶部と、データのエラー訂正のためのビ
ットであるECCコードとを格納する第2のバッファ記
憶部とにより構成し、フェッチ動作時、第1のバッファ
記憶部のみをアクセスし、読み出されたデータとパリテ
ィビットとからデータのエラーを検出するようにするこ
とにより達成される。
【0018】また、前記目的は、フェッチ時にデータエ
ラーが検出された場合、第1のバッファ記憶部と第2の
バッファ記憶部とをアクセスし、読み出されたデータと
ECCコードとによりデータのエラーを訂正する手段
(ECC訂正回路)を備え、また、訂正されたデータを
ブロック単位で主記憶装置に書き戻し(ブロックバツ
ク)、さらに、そのブロックデータを主記憶装置からブ
ロック転送しして、データのエラーを回復する制御手段
を備えることにより達成される。
ラーが検出された場合、第1のバッファ記憶部と第2の
バッファ記憶部とをアクセスし、読み出されたデータと
ECCコードとによりデータのエラーを訂正する手段
(ECC訂正回路)を備え、また、訂正されたデータを
ブロック単位で主記憶装置に書き戻し(ブロックバツ
ク)、さらに、そのブロックデータを主記憶装置からブ
ロック転送しして、データのエラーを回復する制御手段
を備えることにより達成される。
【0019】
【作用】フェッチ動作時、第1のバッファ記憶部から読
み出されるデータは、パリティチェックが行われるのみ
であるので、ECC訂正回路による遅延を受けることな
く高速なアクセスを行うことができる。
み出されるデータは、パリティチェックが行われるのみ
であるので、ECC訂正回路による遅延を受けることな
く高速なアクセスを行うことができる。
【0020】一方、フェッチ動作時にデータエラーが検
出された場合、その回復方法が複雑になるが、前述した
データのエラーを回復する制御手段によって、情報処理
装置を正常に動作させることが可能である。
出された場合、その回復方法が複雑になるが、前述した
データのエラーを回復する制御手段によって、情報処理
装置を正常に動作させることが可能である。
【0021】
【実施例】以下、本発明の一実施例を図面により詳細に
説明する。
説明する。
【0022】図1は本発明の一実施例によるバッファ記
憶装置の構成を示すブロック図、図2は第1のバッファ
記憶部と第2のバッファ記憶部の内容を説明する図であ
る。図1において、13は第1のバッファ記憶部、14
は第2のバッファ記憶部であり、他の符号は図3、図4
の場合と同一である。なお、本発明の一実施例によるバ
ッファ記憶装置が使用される情報処理装置は、従来技術
の場合と同様に図3に示すように構成される。
憶装置の構成を示すブロック図、図2は第1のバッファ
記憶部と第2のバッファ記憶部の内容を説明する図であ
る。図1において、13は第1のバッファ記憶部、14
は第2のバッファ記憶部であり、他の符号は図3、図4
の場合と同一である。なお、本発明の一実施例によるバ
ッファ記憶装置が使用される情報処理装置は、従来技術
の場合と同様に図3に示すように構成される。
【0023】本発明の一実施例によるバッファ記憶装置
8は、図1に示すようにデータ部11内に、アドレス線
1上のアドレスにより同時に参照され、インデックスア
レイ12からのロウ指定によりロウの選択を行う第1の
バッファ記憶部13と、第2のバッファ記憶部14とを
備えて構成されている。また、図2に示すように、第1
のバッファ記憶部13には、データとそのパリティビッ
トが格納されており、また、第2のバッファ記憶部14
には、ECCコードのみが格納されている。
8は、図1に示すようにデータ部11内に、アドレス線
1上のアドレスにより同時に参照され、インデックスア
レイ12からのロウ指定によりロウの選択を行う第1の
バッファ記憶部13と、第2のバッファ記憶部14とを
備えて構成されている。また、図2に示すように、第1
のバッファ記憶部13には、データとそのパリティビッ
トが格納されており、また、第2のバッファ記憶部14
には、ECCコードのみが格納されている。
【0024】そして、図示バッファ記憶装置8は、命令
制御装置/演算装置7からアクセスされた場合、次のよ
うに動作する。
制御装置/演算装置7からアクセスされた場合、次のよ
うに動作する。
【0025】(1)フェッチ 命令制御装置/演算装置7がバッファ記憶装置8からデ
ータをフェッチする場合、命令制御装置/演算装置7
は、アドレス線1を介してインデックス部10とデータ
部11にアドレスを送信する。これにより、インデック
スアレイ12と第1のバッファ記憶部13とが参照され
る。インデックスアレイ12は、ロウ指定線18により
インデックスアレイ12のヒットロウを指定する。第1
のバッファ記憶部13は、このヒットロウにより読み出
しデータのロウ選択を行い、図2に示すデータとパリテ
ィビットとよりなる読み出しデータをフェッチデータ線
3を介して命令制御装置/演算装置7に送出する。
ータをフェッチする場合、命令制御装置/演算装置7
は、アドレス線1を介してインデックス部10とデータ
部11にアドレスを送信する。これにより、インデック
スアレイ12と第1のバッファ記憶部13とが参照され
る。インデックスアレイ12は、ロウ指定線18により
インデックスアレイ12のヒットロウを指定する。第1
のバッファ記憶部13は、このヒットロウにより読み出
しデータのロウ選択を行い、図2に示すデータとパリテ
ィビットとよりなる読み出しデータをフェッチデータ線
3を介して命令制御装置/演算装置7に送出する。
【0026】前述の動作では、第2のバッファ記憶部1
4とECC訂正回路17とは、別の手段により、その動
作が禁止されており動作しない。
4とECC訂正回路17とは、別の手段により、その動
作が禁止されており動作しない。
【0027】フェッチ動作時、前述の本発明の一実施例
は、第2のバッファ記憶部14とECC訂正回路17と
にアクセスしないため、高速に読み出しデータを命令制
御装置/演算装置7に送出することが可能である。
は、第2のバッファ記憶部14とECC訂正回路17と
にアクセスしないため、高速に読み出しデータを命令制
御装置/演算装置7に送出することが可能である。
【0028】なお、パリティビットによるデータの誤り
検出は、命令制御装置/演算装置7により実行される。
そして、この誤り検出によりデータ誤りが検出された場
合には、後述する制御により、第1のバッファ記憶部1
3内のデータの訂正が行われる。
検出は、命令制御装置/演算装置7により実行される。
そして、この誤り検出によりデータ誤りが検出された場
合には、後述する制御により、第1のバッファ記憶部1
3内のデータの訂正が行われる。
【0029】(2)ストア 命令制御装置/演算装置7がバッファ記憶装置8へデー
タをストアする場合、命令制御装置/演算装置7は、ア
ドレス線1を介してインデックス部10とデータ部11
にアドレスを送信して、インデックスアレイ12と第1
のバッファ記憶部13と第2のバッファ記憶部14を参
照すると共に、ストアデータ線4を介してストアデータ
を送信する。また、選択回路15は、ストアデータ線4
を選択する。
タをストアする場合、命令制御装置/演算装置7は、ア
ドレス線1を介してインデックス部10とデータ部11
にアドレスを送信して、インデックスアレイ12と第1
のバッファ記憶部13と第2のバッファ記憶部14を参
照すると共に、ストアデータ線4を介してストアデータ
を送信する。また、選択回路15は、ストアデータ線4
を選択する。
【0030】ECC生成回路16は、ストアデータに基
づいて、図2に示すECCコードを生成する。第1のバ
ッファ記憶部13及び第2のバッファ記憶部14は、ロ
ウ指定線18で指定されるインデックスアレイ12から
のヒットロウを指定して、それぞれ、データとパリティ
ビット、及び、ECCコードを記憶部内に格納する。
づいて、図2に示すECCコードを生成する。第1のバ
ッファ記憶部13及び第2のバッファ記憶部14は、ロ
ウ指定線18で指定されるインデックスアレイ12から
のヒットロウを指定して、それぞれ、データとパリティ
ビット、及び、ECCコードを記憶部内に格納する。
【0031】(3)ブロックバツク バッファ記憶装置8がミスヒットし、ストア動作によっ
て更新されたバッファ記憶装置8内のデータブロックを
主記憶装置9に書き戻す場合、第1のバッファ記憶部1
3から読み出したブロックのデータ及びパリティビット
と、第2バッファ記憶部14から読み出したとECCコ
ードとは、ECC訂正回路17に入力され、ECC訂正
回路17でエラーの検出/訂正が行われ、エラーの検出
/訂正処理後のデータが、ブロックデータとしてブロッ
クバツクデータ線6を介して主記憶装置9へ送出され
る。
て更新されたバッファ記憶装置8内のデータブロックを
主記憶装置9に書き戻す場合、第1のバッファ記憶部1
3から読み出したブロックのデータ及びパリティビット
と、第2バッファ記憶部14から読み出したとECCコ
ードとは、ECC訂正回路17に入力され、ECC訂正
回路17でエラーの検出/訂正が行われ、エラーの検出
/訂正処理後のデータが、ブロックデータとしてブロッ
クバツクデータ線6を介して主記憶装置9へ送出され
る。
【0032】(4)ブロック転送 バッファ記憶装置8がミスヒットし、主記憶装置9から
ブロックデータが転送される場合、選択回路15は、主
記憶装置からのブロック転送データ線5を選択し、EC
C生成回路16は、入力されるデータのECCコードを
生成し、データとパリティビットとが第1のバッファ記
憶部13に書き込まれ、ECC生成回路16が生成した
ECCコードが第2のバッファ記憶部14に書き込まれ
る。
ブロックデータが転送される場合、選択回路15は、主
記憶装置からのブロック転送データ線5を選択し、EC
C生成回路16は、入力されるデータのECCコードを
生成し、データとパリティビットとが第1のバッファ記
憶部13に書き込まれ、ECC生成回路16が生成した
ECCコードが第2のバッファ記憶部14に書き込まれ
る。
【0033】(5)フェッチで読み出しデータエラー発
生の場合 フェッチ動作で読み出したデータが含まれるデータブ
ロックがストアにより更新されている場合 バッファ記憶装置8は、命令制御装置/演算装置7から
の指令により、第1のバッファ記憶部13から読み出し
たデータ及びパリティビットと、第2のバッファ記憶部
14から読み出したECCコードとにより、エラー訂正
回路17にエラー訂正を行わせ、訂正後のブロックデー
タを主記憶装置9に書き戻す。命令制御装置/演算装置
7は、さらに、その後、この書き戻されたデータブロッ
クを主記憶装置9からバッファ記憶装置8に、前述の
(4)に説明したと同様にしてブロック転送する。これ
により、バッファ記憶装置8内のデータのエラーを回復
することができる。
生の場合 フェッチ動作で読み出したデータが含まれるデータブ
ロックがストアにより更新されている場合 バッファ記憶装置8は、命令制御装置/演算装置7から
の指令により、第1のバッファ記憶部13から読み出し
たデータ及びパリティビットと、第2のバッファ記憶部
14から読み出したECCコードとにより、エラー訂正
回路17にエラー訂正を行わせ、訂正後のブロックデー
タを主記憶装置9に書き戻す。命令制御装置/演算装置
7は、さらに、その後、この書き戻されたデータブロッ
クを主記憶装置9からバッファ記憶装置8に、前述の
(4)に説明したと同様にしてブロック転送する。これ
により、バッファ記憶装置8内のデータのエラーを回復
することができる。
【0034】フェッチ動作で読み出したデータが含ま
れるデータブロックがストアにより更新されていない場
合 命令制御装置/演算装置7は、そのデータブロックを主
記憶装置9からバッファ記憶装置8にブロック転送す
る。これにより、バッファ記憶装置8内のデータのエラ
ーを回復することができる。
れるデータブロックがストアにより更新されていない場
合 命令制御装置/演算装置7は、そのデータブロックを主
記憶装置9からバッファ記憶装置8にブロック転送す
る。これにより、バッファ記憶装置8内のデータのエラ
ーを回復することができる。
【0035】前述した本発明の実施例は、第1のバッフ
ァ記憶部にデータとパリティビットとを格納し、第2の
バッファ記憶部にECCコードを格納するとしたが、前
記パリティビットは、データエラー検出のためのビット
であであればどのようなものであってもよく、また、E
CCコードは、データエラーの訂正を行うことができる
ものであれば、どのようなコードであってもよい。
ァ記憶部にデータとパリティビットとを格納し、第2の
バッファ記憶部にECCコードを格納するとしたが、前
記パリティビットは、データエラー検出のためのビット
であであればどのようなものであってもよく、また、E
CCコードは、データエラーの訂正を行うことができる
ものであれば、どのようなコードであってもよい。
【0036】前述した本発明の一実施例によれば、高速
なデータアクセスが要求されるバッファ記憶装置からの
フェッチにおいて、データのエラー検出のためのビット
とデータとを格納する第1のバッファ記憶部のみがアク
セスされ、データのエラー訂正のためのビットを格納す
る第2のバッファ記憶部がアクセスされないので、エラ
ー訂正のための回路によるエラー検出/訂正の処理によ
る遅延を受けることなく、データのフェッチを行うこと
ができる。
なデータアクセスが要求されるバッファ記憶装置からの
フェッチにおいて、データのエラー検出のためのビット
とデータとを格納する第1のバッファ記憶部のみがアク
セスされ、データのエラー訂正のためのビットを格納す
る第2のバッファ記憶部がアクセスされないので、エラ
ー訂正のための回路によるエラー検出/訂正の処理によ
る遅延を受けることなく、データのフェッチを行うこと
ができる。
【0037】また、前述した本発明の一実施例によれ
ば、フェッチしたデータにエラーが検出された場合で、
かつ、フェッチしたデータを含むデータブロックがスト
アにより更新されている場合にも、第1のバッファ記憶
部と第2のバッファ記憶部とからデータとエラー検出の
ためのビットとエラー訂正のためのビットを読み出し、
これらによりデータのエラーを訂正した後、そのブロッ
クデータを主記憶装置に書き戻し、さらに、この書き戻
されたブロックを主記憶装置からブロック転送すること
により、バッファ記憶装置内のデータのエラーを回復す
ることができる。
ば、フェッチしたデータにエラーが検出された場合で、
かつ、フェッチしたデータを含むデータブロックがスト
アにより更新されている場合にも、第1のバッファ記憶
部と第2のバッファ記憶部とからデータとエラー検出の
ためのビットとエラー訂正のためのビットを読み出し、
これらによりデータのエラーを訂正した後、そのブロッ
クデータを主記憶装置に書き戻し、さらに、この書き戻
されたブロックを主記憶装置からブロック転送すること
により、バッファ記憶装置内のデータのエラーを回復す
ることができる。
【0038】
【発明の効果】以上説明したように本発明によれば、バ
ッファ記憶装置からのフェッチを、読み出したデータの
ECC訂正回路等による遅延を受けることなく、高速に
行うことができる。
ッファ記憶装置からのフェッチを、読み出したデータの
ECC訂正回路等による遅延を受けることなく、高速に
行うことができる。
【図面の簡単な説明】
【図1】本発明の一実施例によるバッファ記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図2】第1のバッファ記憶部と第2のバッファ記憶部
の内容を説明する図である。
の内容を説明する図である。
【図3】バッファ記憶装置を有する情報処理装置の全体
の構成を示すブロック図である。
の構成を示すブロック図である。
【図4】従来技術によるバッファ記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図5】図4におけるバッファ記憶部の内容を示す図で
ある。
ある。
7 命令制御装置/演算装置 8 バッファ記憶装置 9 主記憶装置 10 インデックス部 11 データ部 12 インデックスアレイ 13 第1のバッファ記憶部 14 第2のバッファ記憶部 15 選択回路 16 ECC生成回路 17 ECC訂正回路 63 バッファ記憶部
Claims (6)
- 【請求項1】 主記憶装置の一部のデータを格納するバ
ッファ記憶装置と命令制御装置/演算装置とを有する情
報処理装置におけるバッファ記憶装置において、データ
のエラー検出のためのビット及びデータを格納する第1
のバッファ記憶部と、データのエラー訂正のためのビッ
トを格納する第2のバッファ記憶部とを備えて構成され
ることを特徴とするバッファ記憶装置。 - 【請求項2】 前記命令制御装置/演算装置がバッファ
記憶装置からデータをフェッチする場合、前記バッファ
記憶装置は、前記第1のバッファ記憶部から読み出した
データとエラー検出のためのビットとを前記命令制御装
置/演算装置に送出し、前記命令制御装置にデータエラ
ーの検出を行わせることを特徴とする請求項1記載のバ
ッファ記憶装置。 - 【請求項3】 命令制御装置/演算装置がバッファ記憶
装置にデータをストアする場合、バッファ記憶装置は、
ストアデータからエラー訂正のためのビットを生成し、
第1のバッファ記憶部にストアデータを書き込むと共
に、第2のバッファ記憶部にストアデータに対応するエ
ラー訂正のためのビットを書き込むことを特徴とする請
求項1または2記載のバッファ記憶装置。 - 【請求項4】 バッファ記憶がミスヒットし、ストアに
よって更新されたデータブロックを主記憶装置に書き戻
す場合、バッファ記憶装置は、第1のバッファ記憶部か
ら読み出されたデータとエラー検出のためのビット、及
び、第2のバッファ記憶部から読み出されたエラー訂正
のためのビットによりデータエラーの検出/訂正を行
い、訂正後のデータブロックを主記憶装置に送出するこ
とを特徴とする請求項1ないし3のうち1記載のバッフ
ァ記憶装置。 - 【請求項5】 バッファ記憶がミスヒットし、主記憶装
置からデータのブロック転送を実行する場合、バッファ
記憶装置は、転送されたデータからエラー訂正のための
ビットを生成し、第1のバッファ記憶部に転送されたデ
ータを書き込むと共に、第2のバッファ記憶部に転送さ
れたデータに対応するエラー訂正のためのビットを書き
込むことを特徴とする請求項1ないし3のうち1記載の
バッファ記憶装置。 - 【請求項6】 命令制御装置/演算装置がバッファ記憶
からデータをフェッチしエラーが検出され、かつ、フェ
ッチされたデータを含むデータブロックがストアにより
更新されている場合、バッファ記憶装置は、第1のバッ
ファ記憶部と第2のバッファ記憶部からデータとエラー
検出のためのビットとエラー訂正のためのビットとを読
み出し、データのエラーを訂正した後、該ブロックデー
タを主記憶装置に書き戻し、さらに、そのブロックデー
タを主記憶装置からブロック転送することにより、デー
タのエラーを回復することを特徴とする請求項1ないし
3のうち1記載のバッファ記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3271932A JPH0588987A (ja) | 1991-09-25 | 1991-09-25 | バツフア記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3271932A JPH0588987A (ja) | 1991-09-25 | 1991-09-25 | バツフア記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0588987A true JPH0588987A (ja) | 1993-04-09 |
Family
ID=17506856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3271932A Pending JPH0588987A (ja) | 1991-09-25 | 1991-09-25 | バツフア記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0588987A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6928515B2 (en) | 2002-11-09 | 2005-08-09 | International Business Machines Corporation | Integrated sector format-error correction code system and method for efficient writing in a disk array system |
JP2010039895A (ja) * | 2008-08-07 | 2010-02-18 | Hitachi Ltd | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
US9715427B2 (en) | 2012-11-05 | 2017-07-25 | Mitsubishi Electric Corporation | Memory control apparatus |
-
1991
- 1991-09-25 JP JP3271932A patent/JPH0588987A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6928515B2 (en) | 2002-11-09 | 2005-08-09 | International Business Machines Corporation | Integrated sector format-error correction code system and method for efficient writing in a disk array system |
JP2010039895A (ja) * | 2008-08-07 | 2010-02-18 | Hitachi Ltd | 仮想計算機システムおよび仮想計算機システムにおけるエラー回復方法ならびに仮想計算機制御プログラム |
US9715427B2 (en) | 2012-11-05 | 2017-07-25 | Mitsubishi Electric Corporation | Memory control apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4395425B2 (ja) | 破損データ値を処理するためのデータ処理装置と方法 | |
EP0141743B1 (en) | Pipeline error correction | |
US5701313A (en) | Method and apparatus for removing soft errors from a memory | |
JP5010271B2 (ja) | エラー訂正コード生成方法、およびメモリ制御装置 | |
US8468425B2 (en) | Register error correction of speculative data in an out-of-order processor | |
JP2007133986A (ja) | 半導体記憶装置 | |
EP1206739B1 (en) | Methods and apparatus for correcting soft errors in digital data | |
US20020157056A1 (en) | Method and apparatus for updating an error-correcting code during a partial line store | |
JPS6324428A (ja) | キヤツシユメモリ | |
JP2005302027A (ja) | 自律的エラー回復方法、システム、キャッシュ、およびプログラム・ストレージ装置(メモリ装置のための自律的エラー回復のための方法、システム、およびプログラム) | |
EP1980946B1 (en) | Error correction code generation method and memory management device | |
US6681299B1 (en) | Cache-tag control method in information processing apparatus having cache, with error checking mechanism in cache tag, and information processing apparatus using this control method | |
US20150278037A1 (en) | Transfer device, determination method, and data processing device | |
JPH09146836A (ja) | キャッシュ索引の障害訂正装置 | |
US20040001269A1 (en) | Control system and memory control method executing a detection of an error in a formation in parallel with reading operation | |
JPH0588987A (ja) | バツフア記憶装置 | |
JPH05165719A (ja) | メモリアクセス処理装置 | |
JPH0773114A (ja) | 宇宙用デジタル計算機のメモリ制御回路 | |
JPH06324943A (ja) | 主記憶制御方法 | |
JPH0520215A (ja) | 情報処理装置 | |
JPH0675864A (ja) | メモリエラー回復方式 | |
JPH04162161A (ja) | 記憶制御装置 | |
JP2003203010A (ja) | L2キャッシュメモリ | |
JPH01297734A (ja) | 命令語フェッチ方式 | |
JPH08286977A (ja) | ストアインキャッシュの障害処理システム |