JPH0586477B2 - - Google Patents
Info
- Publication number
- JPH0586477B2 JPH0586477B2 JP60189517A JP18951785A JPH0586477B2 JP H0586477 B2 JPH0586477 B2 JP H0586477B2 JP 60189517 A JP60189517 A JP 60189517A JP 18951785 A JP18951785 A JP 18951785A JP H0586477 B2 JPH0586477 B2 JP H0586477B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- temperature
- sputtering
- electrode
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 73
- 238000004544 sputter deposition Methods 0.000 claims description 27
- 238000001816 cooling Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 18
- 239000000498 cooling water Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体回路や表面処理などのスパツ
タリング成膜において、被膜対象物を加熱・冷却
して温度制御することにより最適な膜を形成する
様にしたスパツタリング装置に関するものであ
る。
タリング成膜において、被膜対象物を加熱・冷却
して温度制御することにより最適な膜を形成する
様にしたスパツタリング装置に関するものであ
る。
半導体回路や表面処理など成膜を行うスパツタ
リング装置としては、特公昭53−19319号公報に
記載のマグネトロンスパツタリング装置や特開昭
58−75839号公報に記載のマイクロ波を用いたス
パツタリング装置などがある。
リング装置としては、特公昭53−19319号公報に
記載のマグネトロンスパツタリング装置や特開昭
58−75839号公報に記載のマイクロ波を用いたス
パツタリング装置などがある。
1M〜4MbitDRAM等のVLSIでは高密度集積
化や高速化に対応するため配線の多層化が必須の
技術であり、これに伴い上層配線の断線を防止す
るため層間絶縁膜の平坦化技術が重要である。
化や高速化に対応するため配線の多層化が必須の
技術であり、これに伴い上層配線の断線を防止す
るため層間絶縁膜の平坦化技術が重要である。
バイアススパツタ法と呼ばれる方法は、基板に
バイアス電位を与えて基板上に堆積した膜のエツ
チングを行うものである。膜の堆積速度が基板表
面形状に無関係に一定であるのに対しスパツタエ
ツチ速度が傾斜部で大きくなることから、デポジ
シヨンとエツチングを併用することにより１工程
で平坦膜が形成でき、さらにプロセスのドライ化
から最も期待の大きい方法である。
バイアス電位を与えて基板上に堆積した膜のエツ
チングを行うものである。膜の堆積速度が基板表
面形状に無関係に一定であるのに対しスパツタエ
ツチ速度が傾斜部で大きくなることから、デポジ
シヨンとエツチングを併用することにより１工程
で平坦膜が形成でき、さらにプロセスのドライ化
から最も期待の大きい方法である。
しかし、この方法は基板に堆積した膜をプラズ
マ中のイオンによりスパツタエツチするため、基
板への熱流入があり、Al配線の場合には耐熱温
度の450℃以上で断線が生じたり、MOSデバイス
においては素子寿命の低下が生じたりする恐れが
ある。
マ中のイオンによりスパツタエツチするため、基
板への熱流入があり、Al配線の場合には耐熱温
度の450℃以上で断線が生じたり、MOSデバイス
においては素子寿命の低下が生じたりする恐れが
ある。
このため、従来のスパツタ装置においては基板
の温度コントロールができないため上記のような
問題があつた。
の温度コントロールができないため上記のような
問題があつた。
本発明の目的は、上記した従来技術の欠点をな
くし、成膜時の基板への熱流入による素子ダメー
ジをなくすとともに、膜の結晶制御を可能とする
スパツタリング装置を提供するにある。
くし、成膜時の基板への熱流入による素子ダメー
ジをなくすとともに、膜の結晶制御を可能とする
スパツタリング装置を提供するにある。
本発明は、上記目的を達成するため、真空槽内
でターゲツトをスパツタすることによりターゲツ
トと対向する基板電極に載置された基板上に薄膜
を形成するスパツタリング装置において、基板電
極の基板載置面を薄い誘電体層で覆い、かつ、基
板電極を加熱又は冷却する加熱冷却手段と、基板
の温度を検出する温度検出手段と、前記載置面と
基板の裏面との間にガスを導入するガス導入手段
と、基板バイアス電圧を印加する電圧印加手段と
を備え、電圧印加手段で基板にバイアス電圧を印
加しながらスパツタにより基板上に薄膜を形成す
る時に、温度検出手段で測定した基板の温度に基
づいて加熱冷却手段で基板電極を加熱又は冷却
し、同時にガス導入手段で前記載置面と基板の裏
面との間にガスを導入して前記載置面と基板の裏
面との間の熱伝導を良くすることにより基板の温
度を所定の温度に維持することを可能としたもの
である。
でターゲツトをスパツタすることによりターゲツ
トと対向する基板電極に載置された基板上に薄膜
を形成するスパツタリング装置において、基板電
極の基板載置面を薄い誘電体層で覆い、かつ、基
板電極を加熱又は冷却する加熱冷却手段と、基板
の温度を検出する温度検出手段と、前記載置面と
基板の裏面との間にガスを導入するガス導入手段
と、基板バイアス電圧を印加する電圧印加手段と
を備え、電圧印加手段で基板にバイアス電圧を印
加しながらスパツタにより基板上に薄膜を形成す
る時に、温度検出手段で測定した基板の温度に基
づいて加熱冷却手段で基板電極を加熱又は冷却
し、同時にガス導入手段で前記載置面と基板の裏
面との間にガスを導入して前記載置面と基板の裏
面との間の熱伝導を良くすることにより基板の温
度を所定の温度に維持することを可能としたもの
である。
本発明の実施例を図に従つて説明する。第１図
は多層配線を用いたMOS（Metal−Oxide−
Semiconductor）型素子構造の概略を示したもの
である。Siプレート１の表面には、不純物をドー
プしたソース・ドレイン領域２が形成されてい
る。これら各電極からは、コンタクトホール３を
通して最下層の配線４が接続されている。多層配
線ではこの上に絶縁層５が形成され、スルーホー
ル６を通して上層の配線７に接続されている。
は多層配線を用いたMOS（Metal−Oxide−
Semiconductor）型素子構造の概略を示したもの
である。Siプレート１の表面には、不純物をドー
プしたソース・ドレイン領域２が形成されてい
る。これら各電極からは、コンタクトホール３を
通して最下層の配線４が接続されている。多層配
線ではこの上に絶縁層５が形成され、スルーホー
ル６を通して上層の配線７に接続されている。
この多層配線構造を形成するうえで、配線間の
絶縁膜５を平坦にすることは配線の断線をなくす
など信頼性の点から重要な技術である。これを実
現するため、いくつかの方法が考えられているが
最も効果があるものとしてバイアススパツタ法が
ある。
絶縁膜５を平坦にすることは配線の断線をなくす
など信頼性の点から重要な技術である。これを実
現するため、いくつかの方法が考えられているが
最も効果があるものとしてバイアススパツタ法が
ある。
第２図は、このバイアススパツタ法の概要を示
したものである。ａ）は膜堆積と平坦化の関係、
ｂ）は平坦化の原理について１例をあげて説明し
たものである。横軸は堆積部の傾斜角θを縦軸は
デポジシヨンおよびエツチング速度を示してい
る。
したものである。ａ）は膜堆積と平坦化の関係、
ｂ）は平坦化の原理について１例をあげて説明し
たものである。横軸は堆積部の傾斜角θを縦軸は
デポジシヨンおよびエツチング速度を示してい
る。
点線１０はデポジシヨンを、実線１１はエツチ
ングを示す。この結果、デポジシヨン速度とエツ
チング速度が等しくなる傾斜角θ0に対し、θ＞θ0
の傾斜角をもつ基板１上の配線４に対しては、絶
縁物５が傾斜部ではデポジシヨン速度よりエツチ
ング速度が大きいため堆積せず、平坦部のみに堆
積し）））のように進んで平坦膜が形成さ
れる。
ングを示す。この結果、デポジシヨン速度とエツ
チング速度が等しくなる傾斜角θ0に対し、θ＞θ0
の傾斜角をもつ基板１上の配線４に対しては、絶
縁物５が傾斜部ではデポジシヨン速度よりエツチ
ング速度が大きいため堆積せず、平坦部のみに堆
積し）））のように進んで平坦膜が形成さ
れる。
第３図は、上記のバイアススパツタ法を実現す
るようにしたマイクロ波放電スパツタ装置の例で
あり、第４図は上記装置において基板の温度制御
を行うようにした基板固定電極部の一実施例であ
る。
るようにしたマイクロ波放電スパツタ装置の例で
あり、第４図は上記装置において基板の温度制御
を行うようにした基板固定電極部の一実施例であ
る。
ターゲツト２０はパツキングプレート２１を介
して陰極２２に、また陰極２２は絶縁物２３を介
して真空槽２４に設置されている。２５は陽極で
ある。この陽陰電極間に電源２６が設置されてい
る。２７はプラズマ発生室であり、外周には導波
管２８が絶縁物２９を介して陰極２２に固定され
ており、前記導波管２８の他端にはマイクロ波発
生源３０が設置されている。前記導波管２８には
同心状に磁気装置３１が設置されている。
して陰極２２に、また陰極２２は絶縁物２３を介
して真空槽２４に設置されている。２５は陽極で
ある。この陽陰電極間に電源２６が設置されてい
る。２７はプラズマ発生室であり、外周には導波
管２８が絶縁物２９を介して陰極２２に固定され
ており、前記導波管２８の他端にはマイクロ波発
生源３０が設置されている。前記導波管２８には
同心状に磁気装置３１が設置されている。
また、基板３２は基板ホルダ３３上にチヤツク
３４により押し付けられる。基板ホルダ３３の上
面は数十μm厚の誘電体３５から成り、表面はな
だらかな凸形状をしている。基板ホルダ３３の中
央には微***３６が加工されており、ガス３７の
供給パイプ３８につながつている。さらに基板ホ
ルダ３３にはシースヒータ３９が埋め込まれてい
ると同時に裏面には冷却水用流路４０がうず巻き
状に形成されている。冷却水流路４０はパイプ４
１、供給電極４２により形成の流入冷却水４３用
流路４４および流出冷却水４５用流路４６と接続
している。基板電極４２は絶縁物４７を介して真
空槽２４に固定されている。４８は陽極である。
ターゲツトと同様に基板電極４２と陽極４８の間
に電源４９が設置されている。５０は温度検出器
で、ばね５１を介して基板ホルダ３３に設置され
ている。
３４により押し付けられる。基板ホルダ３３の上
面は数十μm厚の誘電体３５から成り、表面はな
だらかな凸形状をしている。基板ホルダ３３の中
央には微***３６が加工されており、ガス３７の
供給パイプ３８につながつている。さらに基板ホ
ルダ３３にはシースヒータ３９が埋め込まれてい
ると同時に裏面には冷却水用流路４０がうず巻き
状に形成されている。冷却水流路４０はパイプ４
１、供給電極４２により形成の流入冷却水４３用
流路４４および流出冷却水４５用流路４６と接続
している。基板電極４２は絶縁物４７を介して真
空槽２４に固定されている。４８は陽極である。
ターゲツトと同様に基板電極４２と陽極４８の間
に電源４９が設置されている。５０は温度検出器
で、ばね５１を介して基板ホルダ３３に設置され
ている。
以上の構成において、磁気装置３１はミラー磁
場を構成し、マイクロ波発生源３０からのマイク
ロ波を導波管２８によりプラズマ発生室２７に導
くと、前記磁気装置３１によつて作られる静磁界
によつてマイクロ波はプラズマ発生室２７内の零
囲気ガスを電離し、プラズマ状態とする。さらに
プラズマは磁力線５２に沿つてターゲツト２０の
表面全面に輸送される。ここで、陽陰電極間に電
源２６により電力を印加するとスパツタリングガ
生じ基板３２上に膜が形成される。
場を構成し、マイクロ波発生源３０からのマイク
ロ波を導波管２８によりプラズマ発生室２７に導
くと、前記磁気装置３１によつて作られる静磁界
によつてマイクロ波はプラズマ発生室２７内の零
囲気ガスを電離し、プラズマ状態とする。さらに
プラズマは磁力線５２に沿つてターゲツト２０の
表面全面に輸送される。ここで、陽陰電極間に電
源２６により電力を印加するとスパツタリングガ
生じ基板３２上に膜が形成される。
ところで、基板３２はチヤツク３４により基板
ホルダ３３上の凸形状をした絶縁物３５上に押し
付けられ固定されており、電源４９により基板電
極４２と陽極４８間に電力を供給するとプラズマ
を介して静電吸着により全面が絶縁物に吸着され
る。
ホルダ３３上の凸形状をした絶縁物３５上に押し
付けられ固定されており、電源４９により基板電
極４２と陽極４８間に電力を供給するとプラズマ
を介して静電吸着により全面が絶縁物に吸着され
る。
同時に、基板上に付着の膜もバイアススパツタ
され膜の平坦化が行われる。この時、基板には熱
流入があり、例えばAr，N2などのガス３７を基
板ホルダ３３の微***３６から絶縁物３５・基板
３２の微小すきまに供給し、さらに冷却水４３を
流路４０に流すことにより前記ガス３７を介して
効果的に基板３２の冷却が可能となる。一方、基
板３２の温度をさらに上げたい場合には、冷却水
４３の供給をやめシースヒータ３９を作動させる
ことにより、同様にガス３７を介して効率よく加
熱することができる。
され膜の平坦化が行われる。この時、基板には熱
流入があり、例えばAr，N2などのガス３７を基
板ホルダ３３の微***３６から絶縁物３５・基板
３２の微小すきまに供給し、さらに冷却水４３を
流路４０に流すことにより前記ガス３７を介して
効果的に基板３２の冷却が可能となる。一方、基
板３２の温度をさらに上げたい場合には、冷却水
４３の供給をやめシースヒータ３９を作動させる
ことにより、同様にガス３７を介して効率よく加
熱することができる。
また、基板を一定温度に維持したい場合には、
基板３２にばね５１をダンパーにして接する温度
計５０を用いて、冷却水４３の供給・停止および
シースヒータ３９のON・OFFを行うことにより
実現できる。ここでは、温度計を接触形に限定し
て述べたが、非接触形の温度計を用いても同様に
制御ができるのは言うまでもない。
基板３２にばね５１をダンパーにして接する温度
計５０を用いて、冷却水４３の供給・停止および
シースヒータ３９のON・OFFを行うことにより
実現できる。ここでは、温度計を接触形に限定し
て述べたが、非接触形の温度計を用いても同様に
制御ができるのは言うまでもない。
なお、上記はマイクロ波を用いてプラズマを形
成しスパツタを行う装置の基板温度制御について
述べたが、従来のプレーナマグネトロン型スパツ
タリング装置の場合にも同様に応用可能であるこ
とは言うまでもない。
成しスパツタを行う装置の基板温度制御について
述べたが、従来のプレーナマグネトロン型スパツ
タリング装置の場合にも同様に応用可能であるこ
とは言うまでもない。
以上のごとくスパツタリング装置の基板温度を
制御可能とすることにより、素子の耐熱条件を満
足できるとともに、素子寿命の確保が実現でき
た。
制御可能とすることにより、素子の耐熱条件を満
足できるとともに、素子寿命の確保が実現でき
た。
以上述べたように、スパツタリング装置でバイ
アススパツタのように基板への熱流入がある場
合、基板温度を制御可能に基板ホルダを構成する
ことにより、素子内配線や不純物ドーププロフイ
ルの様に熱影響をうけやすい対象を保護すること
が可能となる。また、基板温度を最適温度に制御
することにより素子寿命の低下が妨げるなど素子
の信頼性および性能を向上することができる。
アススパツタのように基板への熱流入がある場
合、基板温度を制御可能に基板ホルダを構成する
ことにより、素子内配線や不純物ドーププロフイ
ルの様に熱影響をうけやすい対象を保護すること
が可能となる。また、基板温度を最適温度に制御
することにより素子寿命の低下が妨げるなど素子
の信頼性および性能を向上することができる。
また、通常スパツタ膜は堆積原子・分子が複雑
に並んだアモルフアス状態を呈しているが、基板
温度制御を行うことにより、多結晶状態を形成す
ることも可能であり、膜の結晶制御も可能とな
る。
に並んだアモルフアス状態を呈しているが、基板
温度制御を行うことにより、多結晶状態を形成す
ることも可能であり、膜の結晶制御も可能とな
る。
第１図は本発明の一実施例の半導体の多層配線
構造の一例を示す縦断面図、第２図はバイアスス
パツタ法の原理を示す説明図、第３図は本発明の
実施例を応用したスパツタリング装置の構造を示
す断面図、第４図は本発明の実施例を示す基板温
度制御部の構造を示す断面図である。 ２０……ターゲツト、３２……基板、３３……
基板ホルダ、３７……ガス、３９……シースヒー
タ、４３……冷却水、５０……温度計。
構造の一例を示す縦断面図、第２図はバイアスス
パツタ法の原理を示す説明図、第３図は本発明の
実施例を応用したスパツタリング装置の構造を示
す断面図、第４図は本発明の実施例を示す基板温
度制御部の構造を示す断面図である。 ２０……ターゲツト、３２……基板、３３……
基板ホルダ、３７……ガス、３９……シースヒー
タ、４３……冷却水、５０……温度計。
Claims (1)
- 【特許請求の範囲】 １ 真空槽内でターゲツトをスパツタすることに
より前記ターゲツトと対向する基板電極に載置さ
れた基板上に薄膜を形成するスパツタリング装置
であつて、前記基板電極は前記基板電極を加熱又
は冷却する加熱冷却手段と、前記基板の温度を検
出する温度検出手段と、前記載置面と前記基板の
裏面との間にガスを導入するガス導入手段と、前
記基板にバイアス電圧を印加する電圧印加手段を
備え、該電圧印加手段で前記基板にバイアス電圧
を印加しながらスパツタにより前記基板上に薄膜
を形成する時に、前記温度検出手段で測定した前
記基板の温度に基づいて前記加熱冷却手段で前記
基板電極を加熱又は冷却し、同時に前記ガス導入
手段で前記載置面と前記基板の裏面との間にガス
を導入して前記載置面と前記基板の裏面との間の
熱伝導を良くすることにより前記基板の温度を所
定の温度に維持することを特徴とするスパツタリ
ング装置。 ２ 前記基板電極は、前記基板の載置面が薄い誘
電体層で覆われており、前記バイアス電力を印加
することにより前記薄い誘電体層の表面に発生す
る静電気力で前記基板を前記基板電極に吸引する
ことにより前記基板を保持し、前記基板の温度を
所定の温度に維持することを特徴とする特許請求
の範囲第１項に記載のスパツタリング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18951785A JPS6250462A (ja) | 1985-08-30 | 1985-08-30 | スパツタリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18951785A JPS6250462A (ja) | 1985-08-30 | 1985-08-30 | スパツタリング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6250462A JPS6250462A (ja) | 1987-03-05 |
| JPH0586477B2 true JPH0586477B2 (ja) | 1993-12-13 |
Family
ID=16242606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18951785A Granted JPS6250462A (ja) | 1985-08-30 | 1985-08-30 | スパツタリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6250462A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594935B2 (ja) * | 1987-04-01 | 1997-03-26 | 株式会社日立製作所 | スパツタ成膜方法と装置 |
| JPH07105422B2 (ja) * | 1987-03-16 | 1995-11-13 | 東京エレクトロン株式会社 | 半導体ウエハ載置台 |
| JPH0327522A (ja) * | 1989-06-26 | 1991-02-05 | Hitachi Ltd | 半導体基板への薄膜加工方法及びその装置並びに薄膜加工装置 |
| JPH083146B2 (ja) * | 1989-10-16 | 1996-01-17 | 富士通株式会社 | 薄膜形成方法 |
| KR940011708B1 (ko) * | 1990-04-09 | 1994-12-23 | 니찌덴 아네루바 가부시끼가이샤 | 기판온도제어기구 |
| KR19990085791A (ko) * | 1998-05-21 | 1999-12-15 | 윤종용 | 반도체 제조 공정의 측정 설비 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940439U (ja) * | 1982-09-08 | 1984-03-15 | アイジ−工業株式会社 | 入隅用コ−ナパネル |
| JPS59181622A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-30 JP JP18951785A patent/JPS6250462A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940439U (ja) * | 1982-09-08 | 1984-03-15 | アイジ−工業株式会社 | 入隅用コ−ナパネル |
| JPS59181622A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6250462A (ja) | 1987-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6549393B2 (en) | Semiconductor wafer processing apparatus and method | |
| US5981913A (en) | Static electricity chuck and wafer stage | |
| US11967511B2 (en) | Plasma processing apparatus | |
| JPH1064983A (ja) | ウエハステージ | |
| US6022418A (en) | Vacuum processing method | |
| KR20010039877A (ko) | 기판의 플라즈마 처리에서 손상을 제거하기 위한 플라즈마처리 방법 및 장치 | |
| US20210313156A1 (en) | Temperature and bias control of edge ring | |
| KR20020005986A (ko) | 핫 플레이트 및 반도체 장치의 제조 방법 | |
| KR20090071060A (ko) | 정전척 및 그를 포함하는 기판처리장치 | |
| JPH07130830A (ja) | 半導体製造装置 | |
| JPH11176821A (ja) | 成膜装置及び成膜方法 | |
| WO2011125292A1 (ja) | スパッタリング装置及びスパッタリング方法 | |
| JPH0586477B2 (ja) | ||
| JP3150027B2 (ja) | プラズマ発生装置及びこのプラズマ発生装置を用いたプラズマ処理装置 | |
| JPH08191059A (ja) | プラズマ処理装置 | |
| JP3181501B2 (ja) | 処理装置および処理方法 | |
| JPH1064984A (ja) | ウエハステージ | |
| KR0161376B1 (ko) | 금속배선 형성방법 및 이에 사용되는 스퍼터링 장치 | |
| US6258718B1 (en) | Method for reducing surface charge on semiconductor wafers to prevent arcing during plasma deposition | |
| JP3793273B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR101147961B1 (ko) | 반도체 제조설비의 정전척 | |
| US20210189545A1 (en) | Methods and apparatus for depositing aluminum by physical vapor deposition (pvd) with controlled cooling | |
| KR101098858B1 (ko) | 클리닝 방법 및 진공 처리 장치 | |
| JPS6221209A (ja) | 高周波アニ−ル方法 | |
| JP2004281648A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |