JPH0583745A - Television receiver - Google Patents
Television receiverInfo
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- JPH0583745A JPH0583745A JP3243309A JP24330991A JPH0583745A JP H0583745 A JPH0583745 A JP H0583745A JP 3243309 A JP3243309 A JP 3243309A JP 24330991 A JP24330991 A JP 24330991A JP H0583745 A JPH0583745 A JP H0583745A
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- scan converter
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- double scan
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＰＡＬ標準方式（６
２５／２：１／５０）またはＮＴＳＣ方式（５２５／
２：１／５９．９４）のテレビジョン放送信号を受信し
て、倍速モードの映像信号（６２５／１：１／５０），
または（５２５／１：１／５９．９４）に変換する倍ス
キャンコンバータを備えたテレビジョン受像機に関す
る。This invention relates to the PAL standard system (6
25/2: 1/50) or NTSC system (525 /
2: 1 / 59.94) to receive a television broadcast signal, and a video signal in a double speed mode (625/1: 1/50),
Alternatively, the present invention relates to a television receiver including a double scan converter for converting into (525/1: 1 / 59.94).
【０００２】[0002]
【従来の技術】図２は、従来のこの種のテレビジョン受
像機の倍スキャンコンバータを中心とした信号処理系の
ブロック回路図である。図において、１はアンテナ、２
はチューナ、３はＶＩＦ回路、４はＰＡＬ標準方式（６
２５／２：１／５０）の映像信号処理回路で、ＶＩＦ回
路３から入力される検波信号を輝度信号（以下、「Ｙ信
号」という）と色信号（以下、「Ｃ信号」という）とに
分離するとともに、色副搬送波信号（以下、「ｆｓｃ」
という）を出力するＹ／Ｃ分離回路５と、Ｃ信号を色差
信号Ｒ−Ｙ（以下、「Ｕ信号」という）とＢ−Ｙ（以
下、「Ｖ信号」という）復調するクロマデコーダ回路６
と、Ｙ信号から水平同期信号（以下、「ｆH 信号」とい
う）および垂直同期信号（以下、「ｆV信号」という）
を分離する同期分離回路７とで構成されている。2. Description of the Related Art FIG. 2 is a block circuit diagram of a signal processing system centering on a double scan converter of a conventional television receiver of this type. In the figure, 1 is an antenna, 2
Is a tuner, 3 is a VIF circuit, 4 is a PAL standard system (6
In the video signal processing circuit of 25/2: 1/50), the detection signal input from the VIF circuit 3 is converted into a luminance signal (hereinafter referred to as "Y signal") and a color signal (hereinafter referred to as "C signal"). The color subcarrier signal (hereinafter, "fsc")
Y / C separation circuit 5 for outputting a C signal and a chroma decoder circuit 6 for demodulating a C signal into color difference signals RY (hereinafter referred to as “U signal”) and BY (hereinafter referred to as “V signal”).
From the Y signal to the horizontal synchronizing signal (hereinafter referred to as “f H signal”) and the vertical synchronizing signal (hereinafter referred to as “f V signal”)
And a sync separation circuit 7 for separating the.
【０００３】８はＰＡＬ ＰＬＵＳ方式（６２５／１：
１／５０）またはＨＤ−ＭＡＣ方式（１２５０／２：１
／５０）の映像信号処理回路で、Ｙ／Ｃ分離回路，クロ
マデコーダ回路および同期分離回路等で構成され、受信
したＰＡＬ ＰＬＵＳ方式のテレビジョン放送信号か
ら、６２５／１：１／５０のＹ信号，Ｕ，Ｖ信号および
同期信号を復調して出力する。8 is a PAL PLUS system (625/1:
1/50) or HD-MAC system (1250/2: 1)
/ 50) video signal processing circuit composed of a Y / C separation circuit, a chroma decoder circuit, a sync separation circuit, etc., and a Y signal of 625/1: 1/50 from the received PAL PLUS television broadcast signal. , U, V signals and synchronization signals are demodulated and output.
【０００４】９はコントローラで、入力された周波数
４．４３３６１８７５ＭＨZ のｆｓｃ信号の４倍の周波
数のクロック４ｆｓｃと、８倍の周波数のクロック８ｆ
ｓｃと、入力されたｆH 信号およびｆV 信号の２倍の周
波数の水平および垂直同期信号２ｆH 信号および２ｆV
信号を出力する。[0004] 9 is the controller, a clock 4fsc of 4 times the frequency of fsc signal of the input frequency 4.43361875MH Z, eight times the frequency clock 8f
sc and horizontal and vertical synchronization signals 2f H signal and 2f V having twice the frequency of the input f H signal and f V signal
Output a signal.
【０００５】１０は倍スキャンコンバータで、二系統の
Ａ／Ｄコンバータ１１，ラインメモリ１２およびＤ／Ａ
コンバータ１３で構成され、コントローラ９から入力さ
れる周波数４ｆｓｃのクロックでＹ信号およびＵ，Ｖ信
号をデジタルデータに変換してラインメモリ１１に書き
込み、コントローラ９から入力される周波数８ｆｓｃの
クロックで読み出してアナログ信号に変換した６２５／
１：１／５０のＹ信号およびＵ，Ｖ信号を出力する。Reference numeral 10 denotes a double scan converter, which has two systems of A / D converter 11, line memory 12 and D / A.
The converter 13 is configured to convert the Y signal and the U and V signals into digital data with a clock having a frequency of 4 fsc input from the controller 9 and write the digital data in the line memory 11, and read the clock with a clock having a frequency of 8 fsc input from the controller 9. 625 / converted to analog signal
1: Output 1/50 Y signal and U, V signals.
【０００６】１４は駆動信号作成回路で、映像信号処理
回路８または倍スキャンコンバータ１０から入力される
Ｙ信号およびＵ，Ｖ信号から、カラー陰極線管（以下、
「ＣＲＴ」という）１５を駆動するＲ，Ｇ，Ｂ駆動信号
を作成する。Reference numeral 14 is a drive signal generation circuit, which converts a Y signal and U, V signals input from the video signal processing circuit 8 or the double scan converter 10 into a color cathode ray tube (hereinafter, referred to as a color cathode ray tube).
R, G, B drive signals for driving the "CRT" 15 are created.
【０００７】１６は同期信号切替スイッチ、１７は偏向
回路、１８は偏向ヨークの水平偏向コイル、１９は垂直
偏向コイルで、ＣＲＴ１５は、信号処理回路１４から入
力されるＲ，Ｇ，Ｂ駆動信号によって駆動され、偏向回
路１７から水平，垂直偏向コイル１８，１９に出力され
る２倍の周波数の水平，垂直偏向電流によって発生する
偏向磁界によって、６２５／１：１／５０のノンインタ
レース倍スキャンモードの映像を映出する。Reference numeral 16 is a synchronizing signal changeover switch, 17 is a deflection circuit, 18 is a horizontal deflection coil of a deflection yoke, 19 is a vertical deflection coil, and CRT 15 is based on R, G, B drive signals input from the signal processing circuit 14. A non-interlaced double scan mode of 625/1: 1/50 by the deflection magnetic field generated by the horizontal and vertical deflection currents of double frequency which are driven and output from the deflection circuit 17 to the horizontal and vertical deflection coils 18 and 19. The image of.
【０００８】次に、倍スキャンコンバータ１０の動作
を、図３および図４を参照して説明する。なお、Ｙ信号
とＵ，Ｖ信号の倍スキャン動作は同様であるので、ここ
ではＹ信号を例に説明する。Ａ／Ｄコンバータ１１に入
力されたＹ信号（図３（ａ）図示）は、４ｆｓｃのクロ
ックでサンプリングされてデジタルデータに変換されて
ラインメモリに書き込まれ、８ｆｓｃのクロックで同じ
フィールドのＹ信号が２回づつ読み出され、Ｄ／Ａコン
バータでアナログ信号に変換されて図３（ｂ）のような
倍スキャンＹ信号となる。Next, the operation of the double scan converter 10 will be described with reference to FIGS. 3 and 4. Since the double scan operation of the Y signal and the U and V signals is similar, the Y signal will be described as an example here. The Y signal (shown in FIG. 3A) input to the A / D converter 11 is sampled at a clock of 4 fsc, converted into digital data, and written into the line memory, and the Y signal of the same field is clocked at a clock of 8 fsc. The data is read twice and converted into an analog signal by the D / A converter to be a double scan Y signal as shown in FIG.
【０００９】図４（ａ）は倍スキャンコンバータ１０に
入力されるＹ信号を、図４（ｂ）は倍スキャンコンバー
タ１０から出力されるＹ信号の走査線の画面上の走査位
置を示す図で、ａ〜ｈはそれぞれ一本の走査線を示し、
ａ，ｂ，ｃ，ｄは第１フィールドの走査線，ｅ，ｆ，
ｇ，ｈは第２フィールドの走査線を示しており、ａ１〜
ｈ１は１回目に読み出されたＹ信号の走査線、ａ２〜ｈ
２は２回目に読み出されたＹ信号の走査線をそれぞれ示
している。FIG. 4A is a diagram showing the Y signal inputted to the double scan converter 10, and FIG. 4B is a diagram showing the scanning position on the screen of the scanning line of the Y signal outputted from the double scan converter 10. , A to h each represent one scanning line,
a, b, c, d are scanning lines of the first field, e, f,
g and h indicate scanning lines of the second field, and a1 to
h1 is the scanning line of the Y signal read for the first time, a2 to h
Reference numerals 2 respectively indicate scanning lines of the Y signal read out for the second time.
【００１０】[0010]
【発明が解決しようとする課題】従来の倍スキャンコン
バータを備えたテレビジョン受像機では、同じ映像信号
で二つの走査線を形成するので、例えば図４（ａ）に示
したように、走査線ｆだけが白線となるような映像信号
を倍スキャンコンバータに入力した場合、図４（ｂ）に
示すように、走査線ｂ２とｆ１およびｃ１とｆ２がそれ
ぞれ同じ走査位置に表示されるので、２ライン幅のライ
ンフリッカ、つまり、１本の白線が２ライン幅の灰色の
線に見えるため垂直解像度が低下する、という問題点が
あった。In a conventional television receiver having a double scan converter, two scan lines are formed by the same video signal, so that, for example, as shown in FIG. When a video signal in which only f becomes a white line is input to the double scan converter, the scanning lines b2 and f1 and c1 and f2 are displayed at the same scanning position as shown in FIG. There is a problem that a line flicker having a line width, that is, one white line looks like a gray line having a width of two lines and thus the vertical resolution is lowered.
【００１１】この発明は、上記のような課題の解決を目
的としてなされたもので、インタレース映像信号を倍速
モードのノンインタレース信号に変換しても、垂直解像
度を低下させない倍スキャンコンバータを備えたテレビ
ジョン受像機を得ることを目的とする。The present invention has been made for the purpose of solving the above problems, and is provided with a double scan converter which does not reduce the vertical resolution even when an interlaced video signal is converted into a non-interlaced signal in a double speed mode. The purpose is to obtain a television receiver.
【００１２】[0012]
【課題を解決するための手段】この発明に係るテレビジ
ョン受像機は、ラインメモリに書き込まれたＹ信号およ
びＵ，Ｖ信号が２回目に読み出される映像信号を、それ
ぞれペデスタルレベルに固定する手段を備えたことを特
徴とする。The television receiver according to the present invention comprises means for fixing the video signals, which are the Y signal and the U and V signals written in the line memory for the second time, to the pedestal level. It is characterized by having.
【００１３】[0013]
【作用】この発明に係るテレビジョン受像機では、イン
タレース映像信号を倍スキャンコンバータによって倍速
モードのノンインタレース映像信号に変換したとき、２
回目の読み出し期間の映像信号はブランキングされるの
で、ラインフリッカ等が発生することがなく、したがっ
て、垂直解像度の低下も生じない。In the television receiver according to the present invention, when the interlaced video signal is converted into the non-interlaced video signal in the double speed mode by the double scan converter, 2
Since the video signal in the read-out period for the second time is blanked, line flicker and the like do not occur, and therefore the vertical resolution does not decrease.
【００１４】[0014]
【実施例】実施例１．図１はこの発明の一実施例のブロ
ック回路図で、１〜１９は図２に示した従来例と同一構
成部分を示しており、２０はＹ信号のペデスタルレベル
に相当する定電圧電源、２１はＵ，Ｖ信号のペデスタル
レベルに相当する定電圧電源、２２は２系統の切替スイ
ッチで、コントローラ９から出力される切替信号によっ
て、ラインメモリ１２から１回目に読み出された信号が
Ｄ／Ａコンバータ１３から出力される期間はＤ／Ａコン
バータ１３側に、２回目に読み出された信号がＤ／Ａコ
ンバータ１３から出力される期間は定電圧電源２０，２
１側に切替えられる。EXAMPLES Example 1. FIG. 1 is a block circuit diagram of an embodiment of the present invention. 1 to 19 show the same components as those of the conventional example shown in FIG. 2, 20 is a constant voltage power source corresponding to the pedestal level of the Y signal, and 21 is a constant voltage power source. Is a constant voltage power supply corresponding to the pedestal level of the U and V signals, 22 is a changeover switch of two systems, and the signal read from the line memory 12 for the first time by the changeover signal output from the controller 9 is D / A. During the period in which the converter 13 outputs the signal, the D / A converter 13 side is output, and in the period during which the second read signal is output from the D / A converter 13, the constant voltage power sources 20 and 2 are output.
Switched to 1 side.
【００１５】このように、切替スイッチ２２によってＹ
信号およびＵ，Ｖ信号が切替えられると、駆動信号作成
回路１４に入力される信号は、図３（ｃ）のように２回
目の信号期間はペデスタルレベルとなり、ＣＲＴ１５に
映出される走査線は、図４（ｃ）に示すように、２回目
の各走査線ａ２〜ｈ２はそれぞれブランキングレベル以
下となるため映出されず、走査線ｆ１のみが映出される
ので、ラインフリッカは発生せず、したがって垂直解像
度の低下は生じない。In this way, the changeover switch 22 causes the Y
When the signal and the U and V signals are switched, the signal input to the drive signal generation circuit 14 becomes the pedestal level during the second signal period as shown in FIG. 3C, and the scanning line projected on the CRT 15 is As shown in FIG. 4C, the second scanning lines a2 to h2 are not projected because they are below the blanking level, respectively, and only the scanning line f1 is projected, so that line flicker does not occur. Therefore, the vertical resolution does not decrease.
【００１６】なお、実施例１では、ＰＡＬ標準方式のテ
レビジョン放送を受信し、倍スキャンコンバータ１０で
周波数４ｆｓｃと８ｆｓｃのクロックを用いたので、コ
ントローラ９にｆｓｃ信号を基準信号として入力した。
しかし、１３．５ＭＨZ と２×１３．５ＭＨZ のクロッ
クを用いる場合には、ライロック動作させればよいの
で、基準信号をコントローラ９に入力する必要はない。In the first embodiment, the PAL standard television broadcast is received, and the double scan converter 10 uses the clocks having the frequencies 4 fsc and 8 fsc. Therefore, the fsc signal is input to the controller 9 as a reference signal.
However, when the clocks of 13.5 MH Z and 2 × 13.5 MH Z are used, it is only necessary to perform the lilock operation, and it is not necessary to input the reference signal to the controller 9.
【００１７】また、上記実施例では、ＰＡＬ標準方式を
例に説明したが、ＮＴＳＣ方式の映像信号を（５２５／
１：１／５９．９４）の倍速モードに変換する場合にも
同様に適用できる。In the above embodiment, the PAL standard system is used as an example, but an NTSC system video signal (525 /
The same can be applied when converting to the double speed mode of 1: 1 / 59.94).
【００１８】また、実施例１では、定電圧電源２０と２
１を別に設けとが、倍スキャンコンバータ１０の回路構
成によっては共用が可能である。In the first embodiment, the constant voltage power supplies 20 and 2 are used.
Although 1 is separately provided, it can be shared depending on the circuit configuration of the double scan converter 10.
【００１９】また、Ｙ信号およびＵ，Ｖ信号をラインメ
モリへ書き込むとき、コンポジットシンク信号を付加し
たままＡ／Ｄ変換してもよく、また、コンポジットシン
ク部を圧縮してＡ／Ｄ変換し、Ｄ／Ａ変換後に伸長また
は付け換えてもよい。When the Y signal and the U and V signals are written in the line memory, A / D conversion may be performed with the composite sync signal added, or the composite sync section may be compressed and A / D converted. It may be expanded or replaced after the D / A conversion.
【００２０】[0020]
【発明の効果】この発明によれば、倍スキャンコンバー
タから２回目に読み出される信号のレベルを、ペデスタ
ルレベルに固定する手段を設けたので、２回目の読出信
号で構成される走査線は表示面上に映出されない。この
ため、ラインフリッカが発生することがなく、垂直解像
度の低下を防止できる効果が得られる。According to the present invention, since the means for fixing the level of the signal read out from the double scan converter for the second time to the pedestal level is provided, the scanning line constituted by the second read signal is the display surface. Not projected on. Therefore, line flicker does not occur, and the effect of preventing a decrease in vertical resolution can be obtained.
【図１】この発明の実施例１を示すブロック回路図であ
る。FIG. 1 is a block circuit diagram showing a first embodiment of the present invention.
【図２】従来の倍スキャンコンバータを備えたテレビジ
ョン受像機のブロック回路図である。FIG. 2 is a block circuit diagram of a television receiver including a conventional double scan converter.
【図３】実施例１および従来例の倍スキャンコンバータ
の入力信号および出力信号の波形図である。FIG. 3 is a waveform diagram of input signals and output signals of the double scan converter of the first example and the conventional example.
【図４】実施例１および従来例の走査線の構成を示す図
である。FIG. 4 is a diagram showing a configuration of scanning lines according to a first embodiment and a conventional example.
９ コントローラ １０ 倍スキャンコンバータ １１ Ａ／Ｄコンバータ １２ ラインメモリ １３ Ｄ／Ａコンバータ ２０ 定電圧電源 ２１ 定電圧電源 ２２ 切替スイッチ 9 controller 10 times scan converter 11 A / D converter 12 line memory 13 D / A converter 20 constant voltage power supply 21 constant voltage power supply 22 changeover switch
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年１月３１日[Submission date] January 31, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Name of item to be corrected] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００２】[0002]
【従来の技術】図２は、従来のこの種のテレビジョン受
像機の倍スキャンコンバータを中心とした信号処理系の
ブロック回路図である。図において、１はアンテナ、２
はチューナ、３はＶＩＦ回路、４はＰＡＬ標準方式（６
２５／２：１／５０）の映像信号処理回路で、ＶＩＦ回
路３から入力される検波信号を輝度信号（以下、「Ｙ信
号」という）と色信号（以下、「Ｃ信号」という）とに
分離するとともに、色副搬送波信号（以下、「ｆｓｃ」
という）を出力するＹ／Ｃ分離回路５と、Ｃ信号を色差
信号Ｒ−Ｙ（以下、「Ｖ信号」という）とＢ−Ｙ（以
下、「Ｕ信号」という）復調するクロマデコーダ回路６
と、Ｙ信号から水平同期信号（以下、「ｆH 信号」とい
う）および垂直同期信号（以下、「ｆV 信号」という）
を分離する同期分離回路７とで構成されている。2. Description of the Related Art FIG. 2 is a block circuit diagram of a signal processing system centering on a double scan converter of a conventional television receiver of this type. In the figure, 1 is an antenna, 2
Is a tuner, 3 is a VIF circuit, 4 is a PAL standard system (6
In the video signal processing circuit of 25/2: 1/50), the detection signal input from the VIF circuit 3 is converted into a luminance signal (hereinafter referred to as "Y signal") and a color signal (hereinafter referred to as "C signal"). The color subcarrier signal (hereinafter, "fsc")
Y / C separation circuit 5 for outputting a C signal and a chroma decoder circuit 6 for demodulating a C signal into color difference signals RY (hereinafter referred to as “ V signal”) and BY (hereinafter referred to as “ U signal”).
From the Y signal to the horizontal synchronizing signal (hereinafter referred to as “f H signal”) and the vertical synchronizing signal (hereinafter referred to as “f V signal”)
And a sync separation circuit 7 for separating the.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】８はＰＡＬ ＰＬＵＳ方式（６２５／１：
１／５０）の映像信号処理回路で、受信したＰＡＬ Ｐ
ＬＵＳ方式のテレビジョン放送信号から、６２５／１：
１／５０のＹ信号，Ｕ，Ｖ信号および同期信号を復調し
て出力する。8 is a PAL PLUS system (625/1:
1/50) video signal processing circuit receives PAL P
From the LUS television broadcasting signal, 625/1:
The 1/50 Y signal, U, V signal and synchronization signal are demodulated and output.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００５[Correction target item name] 0005
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００５】１０は倍スキャンコンバータで、Ａ／Ｄコ
ンバータ１１，ラインメモリ１２およびＤ／Ａコンバー
タ１３で構成され、コントローラ９から入力される周波
数４ｆｓｃのクロックでＹ信号およびＵ，Ｖ信号をデジ
タルデータに変換してラインメモリ１１に書き込み、コ
ントローラ９から入力される周波数８ｆｓｃのクロック
で読み出してアナログ信号に変換した６２５／１：１／
５０のＹ信号およびＵ，Ｖ信号を出力する。 A double scan converter 10 is composed of an A / D converter 11, a line memory 12 and a D / A converter 13. The Y signal and the U and V signals are converted into digital data by a clock having a frequency of 4 fsc input from the controller 9. 625/1: 1 / converted into an analog signal after being converted into an analog signal by reading with a clock of frequency 8 fsc input from the controller 9
It outputs 50 Y signals and U and V signals.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】次に、倍スキャンコンバータ１０の動作
を、図３および図４を参照して説明する。なお、Ｙ信号
とＵ，Ｖ信号の倍スキャン動作は同様であるので、ここ
ではＹ信号を例に説明する。Ａ／Ｄコンバータ１１に入
力されたＹ信号（図３（ａ）図示）は、４ｆｓｃのクロ
ックでサンプリングされてデジタルデータに変換されて
ラインメモリに書き込まれ、８ｆｓｃのクロックで同じ
ラインのＹ信号が２回づつ読み出され、Ｄ／Ａコンバー
タでアナログ信号に変換されて図３（ｂ）のような倍ス
キャンＹ信号となる。Next, the operation of the double scan converter 10 will be described with reference to FIGS. 3 and 4. Since the double scan operation of the Y signal and the U and V signals is similar, the Y signal will be described as an example here. The Y signal (shown in FIG. 3A) input to the A / D converter 11 is sampled at a 4 fsc clock, converted into digital data, and written in the line memory, and the same at a 8 fsc clock.
The Y signal of the line is read twice, and converted into an analog signal by the D / A converter to be a double scan Y signal as shown in FIG. 3B.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】[0013]
【作用】この発明に係るテレビジョン受像機では、イン
タレース映像信号を倍スキャンコンバータによって倍速
モードのノンインタレース映像信号に変換したとき、２
回目の読み出し期間の映像信号はブランキングされるの
で、垂直解像度の低下が生じない。In the television receiver according to the present invention, when the interlaced video signal is converted into the non-interlaced video signal in the double speed mode by the double scan converter, 2
Since the video signal times th read period is blanking, reduction of vertical resolution does not occur.
【手続補正６】[Procedure Amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Correction target item name] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１５】このように、切替スイッチ２２によってＹ
信号およびＵ，Ｖ信号が切替えられると、駆動信号作成
回路１４に入力される信号は、図３（ｃ）のように２回
目の信号期間はペデスタルレベルとなり、ＣＲＴ１５に
映出される走査線は、図４（ｃ）に示すように、２回目
の各走査線ａ２〜ｈ２はそれぞれブランキングされ、走
査線ｆ１のみが映出されるので、垂直解像度の低下は生
じない。In this way, the changeover switch 22 causes the Y
When the signal and the U and V signals are switched, the signal input to the drive signal generation circuit 14 becomes the pedestal level during the second signal period as shown in FIG. 3C, and the scanning line projected on the CRT 15 is as shown in FIG. 4 (c), 2 th of each scan line a2~h2 are blanking respectively, since only the scanning line f1 is issued movies, reduction of vertical resolution does not occur.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】なお、実施例１では、ＰＡＬ標準方式のテ
レビジョン放送を受信し、倍スキャンコンバータ１０で
周波数４ｆｓｃと８ｆｓｃのクロックを用いたので、コ
ントローラ９にｆｓｃ信号を基準信号として入力した。
しかし、１３．５ＭＨZ と２×１３．５ＭＨZ のクロッ
クを用いる場合には、ラインロック動作させればよいの
で、基準信号をコントローラ９に入力する必要はない。In the first embodiment, the PAL standard television broadcast is received, and the double scan converter 10 uses the clocks having the frequencies 4 fsc and 8 fsc. Therefore, the fsc signal is input to the controller 9 as a reference signal.
However, when using a clock of 13.5MH Z and 2 × 13.5MH Z, since it is sufficient to line locking operation, there is no need to input the reference signal to the controller 9.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２０】[0020]
【発明の効果】この発明によれば、倍スキャンコンバー
タから２回目に読み出される信号のレベルを、ペデスタ
ルレベルに固定する手段を設けたので、２回目の読出信
号で構成される走査線は表示面上に映出されない。この
ため、垂直解像度の低下を防止できる効果が得られる。According to the present invention, since the means for fixing the level of the signal read out from the double scan converter for the second time to the pedestal level is provided, the scanning line constituted by the second read signal is the display surface. Not projected on. Therefore, the effect of preventing a decrease in vertical resolution.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１[Name of item to be corrected] Figure 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図２[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２】 [Fig. 2]
Claims (1)
輝度信号と色差信号とに分離し、これらの信号をそれぞ
れ倍走査密度のノンインタレース方式の輝度信号および
色差信号に変換する倍スキャンコンバータを備え、上記
インタレース方式の映像信号と倍走査密度のノンインタ
レース方式の映像信号の双方を切り替えて受像できるよ
うに構成されているテレビジョン受像機において、上記
インタレース方式の映像信号の受像時に、各走査ライン
について上記倍スキャンコンバータから出力される２回
目の信号をペデスタルレベルに固定する手段を備えたこ
とを特徴とするテレビジョン受像機。1. A double scan converter that separates a received interlaced video signal into a luminance signal and a color difference signal, and converts these signals into a non-interlaced luminance signal and color difference signal of double scanning density, respectively. A television receiver configured to switch between and receive both the interlaced video signal and the double-scanning density non-interlaced video signal, when receiving the interlaced video signal. A television receiver including means for fixing the second signal output from the double scan converter for each scan line to a pedestal level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243309A JPH0583745A (en) | 1991-09-24 | 1991-09-24 | Television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243309A JPH0583745A (en) | 1991-09-24 | 1991-09-24 | Television receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583745A true JPH0583745A (en) | 1993-04-02 |
Family
ID=17101919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243309A Pending JPH0583745A (en) | 1991-09-24 | 1991-09-24 | Television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583745A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996031054A1 (en) * | 1995-03-28 | 1996-10-03 | Sony Corporation | Picture signal processor |
| KR100332747B1 (en) * | 1994-12-14 | 2002-11-13 | 엘지전자주식회사 | Apparatus for transmitting and receiving broadcasting format |
-
1991
- 1991-09-24 JP JP3243309A patent/JPH0583745A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332747B1 (en) * | 1994-12-14 | 2002-11-13 | 엘지전자주식회사 | Apparatus for transmitting and receiving broadcasting format |
| WO1996031054A1 (en) * | 1995-03-28 | 1996-10-03 | Sony Corporation | Picture signal processor |
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