JPH0583617A - デイジタル補間装置 - Google Patents
デイジタル補間装置Info
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- JPH0583617A JPH0583617A JP3271950A JP27195091A JPH0583617A JP H0583617 A JPH0583617 A JP H0583617A JP 3271950 A JP3271950 A JP 3271950A JP 27195091 A JP27195091 A JP 27195091A JP H0583617 A JPH0583617 A JP H0583617A
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Abstract
(57)【要約】
【目的】垂直および水平方向の補間処理のための１Ｈ遅
延線を省略し、回路規模を小さくする。 【構成】マルチポートメモリ１の出力ポートＯ１、Ｏ２
から異なる行（ライン）の画素データがシリアルに読み
出され、内積演算回路３において、垂直方向の補間処理
がされる。内積演算回路３の出力信号がレジスタ４１、
４２の直列接続に供給され、各レジスタの出力データが
内積演算回路５に供給され、水平方向の補間がされる。
内積演算回路５から出力端子６が導出され、２次元の補
間出力が取り出される。
延線を省略し、回路規模を小さくする。 【構成】マルチポートメモリ１の出力ポートＯ１、Ｏ２
から異なる行（ライン）の画素データがシリアルに読み
出され、内積演算回路３において、垂直方向の補間処理
がされる。内積演算回路３の出力信号がレジスタ４１、
４２の直列接続に供給され、各レジスタの出力データが
内積演算回路５に供給され、水平方向の補間がされる。
内積演算回路５から出力端子６が導出され、２次元の補
間出力が取り出される。
Description
【０００１】
【産業上の利用分野】この発明は、一つの半導体メモリ
アレイから複数のシリアルポートが導出されたマルチポ
ートメモリを使用して、例えば画像データの拡大のため
の補間を行うのに適用されるディジタル補間装置に関す
る。
アレイから複数のシリアルポートが導出されたマルチポ
ートメモリを使用して、例えば画像データの拡大のため
の補間を行うのに適用されるディジタル補間装置に関す
る。
【０００２】
【従来の技術】一例として、ビデオカメラの手振れの補
正を行う時には、手振れによる動きを検出し、この動き
をキャンセルするように、画枠が移動される。その結
果、元の画像が存在していない領域が補正後の画枠内に
含まれるので、予め画像を拡大する処理がなされる。手
振れ補正に限らず、テレビジョン画像の拡大は、特殊効
果発生装置等の分野で必要とされる処理である。フィー
ルドメモリに格納されている画像データの一部あるいは
全てをｑ（ｑ＞１）倍に拡大するためには、データを補
間する必要がある。フィールドメモリの出力端子は、一
つしかないので、外部に１個あるいは複数の１Ｈ（Ｈ：
水平走査期間）遅延線を接続し、２次元補間を可能とし
ていた。
正を行う時には、手振れによる動きを検出し、この動き
をキャンセルするように、画枠が移動される。その結
果、元の画像が存在していない領域が補正後の画枠内に
含まれるので、予め画像を拡大する処理がなされる。手
振れ補正に限らず、テレビジョン画像の拡大は、特殊効
果発生装置等の分野で必要とされる処理である。フィー
ルドメモリに格納されている画像データの一部あるいは
全てをｑ（ｑ＞１）倍に拡大するためには、データを補
間する必要がある。フィールドメモリの出力端子は、一
つしかないので、外部に１個あるいは複数の１Ｈ（Ｈ：
水平走査期間）遅延線を接続し、２次元補間を可能とし
ていた。
【０００３】
【発明が解決しようとする課題】このように、従来のデ
ィジタル補間装置は、２次元補間を行う時に、フィール
ドメモリに加えて１Ｈ遅延線が必要であり、回路が複雑
になる問題があった。
ィジタル補間装置は、２次元補間を行う時に、フィール
ドメモリに加えて１Ｈ遅延線が必要であり、回路が複雑
になる問題があった。
【０００４】従って、この発明の目的は、複数の出力ポ
ートを有するマルチポートメモリによって、１Ｈ遅延線
を省略できるディジタル補間装置を提供することにあ
る。
ートを有するマルチポートメモリによって、１Ｈ遅延線
を省略できるディジタル補間装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】この発明によるマルチポ
ートメモリは、複数のメモリセルがマトリクス状に配列
され、メモリセル中の選択された複数の行のものから、
シリアルにメモリセルの内容が出力されるＰ１個のシリ
アル出力ポートＯ１、Ｏ２を有するマルチポートメモリ
（１）と、出力ポートＯ１、Ｏ２と接続され、各サイク
ルで設定された係数を出力ポートＯ１、Ｏ２からのデー
タに乗算し、乗算出力を加算するＰ１次の第１の内積演
算回路（３）と、第１の内積演算回路（３）と接続さ
れ、複数のレジスタ（４１、４２）の直列接続からなる
レジスタ群と、レジスタ群と接続され、、各サイクルで
設定された係数をレジスタ群からのデータに乗算し、乗
算出力を加算するとともに、出力データを発生するＰ２
次の第２の内積演算回路（５）と、マルチポートメモリ
（１）、第１の内積演算回路（３）、レジスタ群に対し
て、クロック信号ＣＫとゲート信号Ｐｇとから形成され
たクロック信号を供給するとともに、第２の内積演算回
路（５）に対してクロック信号を供給する手段（７）と
からなるディジタル補間装置である。
ートメモリは、複数のメモリセルがマトリクス状に配列
され、メモリセル中の選択された複数の行のものから、
シリアルにメモリセルの内容が出力されるＰ１個のシリ
アル出力ポートＯ１、Ｏ２を有するマルチポートメモリ
（１）と、出力ポートＯ１、Ｏ２と接続され、各サイク
ルで設定された係数を出力ポートＯ１、Ｏ２からのデー
タに乗算し、乗算出力を加算するＰ１次の第１の内積演
算回路（３）と、第１の内積演算回路（３）と接続さ
れ、複数のレジスタ（４１、４２）の直列接続からなる
レジスタ群と、レジスタ群と接続され、、各サイクルで
設定された係数をレジスタ群からのデータに乗算し、乗
算出力を加算するとともに、出力データを発生するＰ２
次の第２の内積演算回路（５）と、マルチポートメモリ
（１）、第１の内積演算回路（３）、レジスタ群に対し
て、クロック信号ＣＫとゲート信号Ｐｇとから形成され
たクロック信号を供給するとともに、第２の内積演算回
路（５）に対してクロック信号を供給する手段（７）と
からなるディジタル補間装置である。
【０００６】また、この発明は、複数のメモリセルがマ
トリクス状に配列され、メモリセル中の選択された複数
の行のものから、シリアルにメモリセルの内容が出力さ
れるＰ１個のシリアル出力ポートＯ１〜Ｏ４を有するマ
ルチポートメモリ（１）と、出力ポートＯ１〜Ｏ４と接
続された（Ｐ１×Ｐ２）個のレジスタ（２１１〜２４
４）からなるレジスタ群と、レジスタ群の各レジスタの
出力が供給され、各サイクルで設定された係数をレジス
タ群からのデータに乗算し、乗算出力を加算するととも
に、出力データを発生する（Ｐ１×Ｐ２）次の内積演算
回路（８）と、マルチポートメモリ（１）、レジスタ群
に対して、クロック信号ＣＫとゲート信号Ｐｇとから形
成されたクロック信号を供給するとともに、内積演算回
路（８）に対してクロック信号ＣＫを供給する手段
（７）とからなるディジタル補間装置である。
トリクス状に配列され、メモリセル中の選択された複数
の行のものから、シリアルにメモリセルの内容が出力さ
れるＰ１個のシリアル出力ポートＯ１〜Ｏ４を有するマ
ルチポートメモリ（１）と、出力ポートＯ１〜Ｏ４と接
続された（Ｐ１×Ｐ２）個のレジスタ（２１１〜２４
４）からなるレジスタ群と、レジスタ群の各レジスタの
出力が供給され、各サイクルで設定された係数をレジス
タ群からのデータに乗算し、乗算出力を加算するととも
に、出力データを発生する（Ｐ１×Ｐ２）次の内積演算
回路（８）と、マルチポートメモリ（１）、レジスタ群
に対して、クロック信号ＣＫとゲート信号Ｐｇとから形
成されたクロック信号を供給するとともに、内積演算回
路（８）に対してクロック信号ＣＫを供給する手段
（７）とからなるディジタル補間装置である。
【０００７】
【作用】マルチポートメモリ１の出力ポートＯ１、Ｏ２
には、２行の各行の画素データがシリアルに出力され
る。出力ポートＯ１、Ｏ２からの画素データが内積演算
回路３に供給され、異なるラインの画素データを使用し
て、垂直方向の補間がなされる。そして、内積演算回路
３に接続されたレジスタ４１、４２からなるレジスタ群
からの２個のデータが内積演算回路５に供給され、水平
方向の補間がなされる。この内積演算回路５からは、垂
直および水平方向の補間で生成された出力データが得ら
れる。
には、２行の各行の画素データがシリアルに出力され
る。出力ポートＯ１、Ｏ２からの画素データが内積演算
回路３に供給され、異なるラインの画素データを使用し
て、垂直方向の補間がなされる。そして、内積演算回路
３に接続されたレジスタ４１、４２からなるレジスタ群
からの２個のデータが内積演算回路５に供給され、水平
方向の補間がなされる。この内積演算回路５からは、垂
直および水平方向の補間で生成された出力データが得ら
れる。
【０００８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。この実施例は、画像を拡大する時に必
要な補間を行うものである。図１において、１は、マル
チポートメモリである。マルチポートメモリ１は、マト
リクス状にメモリセルが配列された半導体メモリアレイ
と、メモリアレイの各行を選択するためのワード線と、
その各列を選択するためのビット線と、ワード線および
ビット線を選択するセレクト信号を発生するローデコー
ダ、カラムデコーダ、パラレルロード、シリアルシフト
のシフトレジスタ、制御回路等から構成されている。こ
の例では、マルチポートメモリ１が指定された異なる二
行のデータをサンプルシリアル（すなわち、８ビットパ
ラレル）にそれぞれ出力する二つの出力ポートＯ１、Ｏ
２を備えている。マルチポートメモリ１の各行がビデオ
信号のライン方向を示し、各メモリセルに画素データ
（例えば８ビットの１サンプル）が書き込まれる。書き
込みの構成は、簡単のため、省略されているが、別個の
入力ポートを通じてビデオデータがマルチポートメモリ
１に対して書き込まれる。かかるマルチポートメモリ１
としては、本願出願人の提案に係わる特願平２−１７３
３２７号あるいは特願平３−１２６６９０号に開示のも
のを使用できる。
照して説明する。この実施例は、画像を拡大する時に必
要な補間を行うものである。図１において、１は、マル
チポートメモリである。マルチポートメモリ１は、マト
リクス状にメモリセルが配列された半導体メモリアレイ
と、メモリアレイの各行を選択するためのワード線と、
その各列を選択するためのビット線と、ワード線および
ビット線を選択するセレクト信号を発生するローデコー
ダ、カラムデコーダ、パラレルロード、シリアルシフト
のシフトレジスタ、制御回路等から構成されている。こ
の例では、マルチポートメモリ１が指定された異なる二
行のデータをサンプルシリアル（すなわち、８ビットパ
ラレル）にそれぞれ出力する二つの出力ポートＯ１、Ｏ
２を備えている。マルチポートメモリ１の各行がビデオ
信号のライン方向を示し、各メモリセルに画素データ
（例えば８ビットの１サンプル）が書き込まれる。書き
込みの構成は、簡単のため、省略されているが、別個の
入力ポートを通じてビデオデータがマルチポートメモリ
１に対して書き込まれる。かかるマルチポートメモリ１
としては、本願出願人の提案に係わる特願平２−１７３
３２７号あるいは特願平３−１２６６９０号に開示のも
のを使用できる。
【０００９】マルチポートメモリ１の出力ポートＯ１、
Ｏ２には、レジスタ２１、２２がそれぞれ接続される。
このレジスタ２１、２２の出力信号がＰ１次の第１の内
積演算回路３に供給される。ここでは、Ｐ１＝２であ
り、内積演算回路３は、係数Ｃ１、Ｃ２をデータにそれ
ぞれ乗算する乗算器３１、３２と、乗算出力を加算する
加算器３３と、ＲＯＭ等で構成された係数発生器（図示
せず）から主としてなる。この内積演算回路３の出力信
号がレジスタ４１に供給される。レジスタ４１には、レ
ジスタ４２が直列接続されている。
Ｏ２には、レジスタ２１、２２がそれぞれ接続される。
このレジスタ２１、２２の出力信号がＰ１次の第１の内
積演算回路３に供給される。ここでは、Ｐ１＝２であ
り、内積演算回路３は、係数Ｃ１、Ｃ２をデータにそれ
ぞれ乗算する乗算器３１、３２と、乗算出力を加算する
加算器３３と、ＲＯＭ等で構成された係数発生器（図示
せず）から主としてなる。この内積演算回路３の出力信
号がレジスタ４１に供給される。レジスタ４１には、レ
ジスタ４２が直列接続されている。
【００１０】レジスタ４１、４２の出力信号がＰ２次の
第２の内積演算回路５に供給される。ここでは、Ｐ２＝
２であり、内積演算回路５は、係数Ｃ３、Ｃ４をデータ
にそれぞれ乗算する乗算器５１、５２と、乗算出力を加
算する加算器５３と、ＲＯＭ等で構成された係数発生器
（図示せず）から主としてなる。この内積演算回路５の
加算器５３から出力端子６に出力信号が取り出される。
第２の内積演算回路５に供給される。ここでは、Ｐ２＝
２であり、内積演算回路５は、係数Ｃ３、Ｃ４をデータ
にそれぞれ乗算する乗算器５１、５２と、乗算出力を加
算する加算器５３と、ＲＯＭ等で構成された係数発生器
（図示せず）から主としてなる。この内積演算回路５の
加算器５３から出力端子６に出力信号が取り出される。
【００１１】マルチポートメモリ１、レジスタ２１、２
２、内積演算回路３、レジスタ４１、４２には、ＡＮＤ
ゲート７の出力信号がクロック信号として供給される。
ＡＮＤゲート７には、システムクロックＣＫとゲート信
号Ｐｇとが供給され、ゲート信号Ｐｇがハイレベルの期
間にＡＮＤゲート７の出力にクロック信号が生じる。ま
た、内積演算回路５には、システムＣＫが直接的に供給
される。ゲート信号Ｐｇは、画像の拡大率に関連して、
そのハイレベルＴｈの期間とそのローレベルＴｌの期間
の長さが設定される。すなわち、画像をｑ（ｑ＞１）倍
に拡大する時には、（Ｔｌ：Ｔｈ＝ｑ−１：１）に設定
される。
２、内積演算回路３、レジスタ４１、４２には、ＡＮＤ
ゲート７の出力信号がクロック信号として供給される。
ＡＮＤゲート７には、システムクロックＣＫとゲート信
号Ｐｇとが供給され、ゲート信号Ｐｇがハイレベルの期
間にＡＮＤゲート７の出力にクロック信号が生じる。ま
た、内積演算回路５には、システムＣＫが直接的に供給
される。ゲート信号Ｐｇは、画像の拡大率に関連して、
そのハイレベルＴｈの期間とそのローレベルＴｌの期間
の長さが設定される。すなわち、画像をｑ（ｑ＞１）倍
に拡大する時には、（Ｔｌ：Ｔｈ＝ｑ−１：１）に設定
される。
【００１２】一例として、（ｑ＝４／３）倍に拡大した
画像のデータを形成する補間処理について以下に説明す
る。図２は、画像の一部を示し、図２、図３、図４およ
び図５において、白いドットがマルチポートメモリ１に
格納されている元の画素データであり、×で表されたも
のが最終的に求めるべき画素データである。元の画素デ
ータは、それぞれ図３に示すように、ａi,j （ｉ＝垂直
方向のライン番号、ｊ＝水平方向のサンプル番号）の符
号が付される。また、図中で、＋で表されたデータは、
図４に示すように、ｂi,j の符号が付される。さらに、
補間演算で最終的に得られるデータは、図５に示すよう
に、ｄi,j の符号が付される。
画像のデータを形成する補間処理について以下に説明す
る。図２は、画像の一部を示し、図２、図３、図４およ
び図５において、白いドットがマルチポートメモリ１に
格納されている元の画素データであり、×で表されたも
のが最終的に求めるべき画素データである。元の画素デ
ータは、それぞれ図３に示すように、ａi,j （ｉ＝垂直
方向のライン番号、ｊ＝水平方向のサンプル番号）の符
号が付される。また、図中で、＋で表されたデータは、
図４に示すように、ｂi,j の符号が付される。さらに、
補間演算で最終的に得られるデータは、図５に示すよう
に、ｄi,j の符号が付される。
【００１３】ｄi,j を求めるためには、最初に元の画素
データａi,j を使用した垂直方向の補間によりｂi,j が
生成される。この補間演算は、内積演算回路３によっ
て、なされる。マルチポートメモリ１の出力ポートＯ
１、Ｏ２からの元の画素データがレジスタ２１、２２に
格納され、レジスタ２１、２２の出力データａi,j 、ａ
i+1,j に係数Ｃ１、Ｃ２が乗算され、乗算出力が加算器
３３で加算され、加算器３３の出力にｂi,j が得られ
る。係数Ｃ１、Ｃ２は、ａi,j 、ａi+1,j とｂi,j の間
の垂直方向の距離に応じて規定される。この補間演算の
一部を下記に示す。 ｂ3,0 ＝3/4 ａ2,0 ＋1/4 ａ3,0 ｂ3,1 ＝3/4 ａ2,1 ＋1/4 ａ3,1 ｂ3,0 ＝3/4 ａ2,2 ＋1/4 ａ3,2
データａi,j を使用した垂直方向の補間によりｂi,j が
生成される。この補間演算は、内積演算回路３によっ
て、なされる。マルチポートメモリ１の出力ポートＯ
１、Ｏ２からの元の画素データがレジスタ２１、２２に
格納され、レジスタ２１、２２の出力データａi,j 、ａ
i+1,j に係数Ｃ１、Ｃ２が乗算され、乗算出力が加算器
３３で加算され、加算器３３の出力にｂi,j が得られ
る。係数Ｃ１、Ｃ２は、ａi,j 、ａi+1,j とｂi,j の間
の垂直方向の距離に応じて規定される。この補間演算の
一部を下記に示す。 ｂ3,0 ＝3/4 ａ2,0 ＋1/4 ａ3,0 ｂ3,1 ＝3/4 ａ2,1 ＋1/4 ａ3,1 ｂ3,0 ＝3/4 ａ2,2 ＋1/4 ａ3,2
【００１４】次に、ｂi,j を使用した水平方向の補間に
よって、最終的な出力データｄi,jが生成される。この
水平方向の補間は、内積演算回路５によりなされる。内
積演算回路５には、レジスタ４１、４２から水平方向に
連続する二つのデータｂi,j+1 、ｂi,j が供給され、こ
れらに係数Ｃ３、Ｃ４がそれぞれ乗算され、乗算出力が
加算される。係数Ｃ３、Ｃ４は、ｂi,j+1 、ｂi,j とｄ
i,j の間の水平方向の距離に応じて規定される。この補
間演算の一部を下記に示す。 ｄ3,0 ＝０ ｂ3,1 ＋１ ｂ3,0 ｄ3,1 ＝3/4 ｂ3,1 ＋1/4 ｂ3,0 ｄ3,2 ＝1/2 ｂ3,2 ＋1/2 ｂ3,1
よって、最終的な出力データｄi,jが生成される。この
水平方向の補間は、内積演算回路５によりなされる。内
積演算回路５には、レジスタ４１、４２から水平方向に
連続する二つのデータｂi,j+1 、ｂi,j が供給され、こ
れらに係数Ｃ３、Ｃ４がそれぞれ乗算され、乗算出力が
加算される。係数Ｃ３、Ｃ４は、ｂi,j+1 、ｂi,j とｄ
i,j の間の水平方向の距離に応じて規定される。この補
間演算の一部を下記に示す。 ｄ3,0 ＝０ ｂ3,1 ＋１ ｂ3,0 ｄ3,1 ＝3/4 ｂ3,1 ＋1/4 ｂ3,0 ｄ3,2 ＝1/2 ｂ3,2 ＋1/2 ｂ3,1
【００１５】内積演算回路５から出力端子６への補間出
力ｄi,j の順序は、ラスター走査の順序である。例えば
（ｉ＝３）のラインの補間出力ｄ3,0 、ｄ3,1 、ｄ3,2
、・・・・をシリアルに出力する時の動作は、図６に
示すタイミングチャートに示される。システムクロック
ＣＫおよびゲート信号ＰｇがＡＮＤゲート７に供給され
る。ＡＮＤゲート７からは、（Ｐｇ＝ハイレベル）の期
間Ｔｈで３個のクロック信号ＣＫが発生する。４個のク
ロック信号の内の一つが禁止される。このＡＮＤゲート
７からのクロック信号に同期して、マルチポートメモリ
１の読み出し動作、レジスタ２１、２２のデータ取込み
動作、内積演算回路３の演算動作、レジスタ４１、４２
のデータ取込み動作がなされる。
力ｄi,j の順序は、ラスター走査の順序である。例えば
（ｉ＝３）のラインの補間出力ｄ3,0 、ｄ3,1 、ｄ3,2
、・・・・をシリアルに出力する時の動作は、図６に
示すタイミングチャートに示される。システムクロック
ＣＫおよびゲート信号ＰｇがＡＮＤゲート７に供給され
る。ＡＮＤゲート７からは、（Ｐｇ＝ハイレベル）の期
間Ｔｈで３個のクロック信号ＣＫが発生する。４個のク
ロック信号の内の一つが禁止される。このＡＮＤゲート
７からのクロック信号に同期して、マルチポートメモリ
１の読み出し動作、レジスタ２１、２２のデータ取込み
動作、内積演算回路３の演算動作、レジスタ４１、４２
のデータ取込み動作がなされる。
【００１６】従って、マルチポートメモリ１から読み出
されてから、レジスタ２１、２２に第２番目の行のデー
タａ2,0 、ａ2,1 、・・・および第３番目の行のデータ
ａ3,0 、ａ3,1 、・・・が順次取り込まれ、それぞれか
ら出力される。内積演算回路３の制御回路（図示せず）
によって、係数発生器がＡＮＤゲート７からのクロック
信号に同期して図示の係数Ｃ１、Ｃ２を発生する。レジ
スタ２１の出力データと係数Ｃ１が乗算され、レジスタ
２２の出力データと係数Ｃ２が乗算され、加算器３３か
ら内積演算回路３の出力ｂ3,0 、ｂ3,1 、・・・が発生
する。この内積演算回路３の出力データがレジスタ４１
に取り込まれる。レジスタ４１の出力データに対して、
レジスタ４２の出力データは、１クロック遅れている。
されてから、レジスタ２１、２２に第２番目の行のデー
タａ2,0 、ａ2,1 、・・・および第３番目の行のデータ
ａ3,0 、ａ3,1 、・・・が順次取り込まれ、それぞれか
ら出力される。内積演算回路３の制御回路（図示せず）
によって、係数発生器がＡＮＤゲート７からのクロック
信号に同期して図示の係数Ｃ１、Ｃ２を発生する。レジ
スタ２１の出力データと係数Ｃ１が乗算され、レジスタ
２２の出力データと係数Ｃ２が乗算され、加算器３３か
ら内積演算回路３の出力ｂ3,0 、ｂ3,1 、・・・が発生
する。この内積演算回路３の出力データがレジスタ４１
に取り込まれる。レジスタ４１の出力データに対して、
レジスタ４２の出力データは、１クロック遅れている。
【００１７】また、内積演算回路５は、クロック信号Ｃ
Ｋに同期して動作する。すなわち、クロックＣＫに同期
して変化する係数Ｃ３、Ｃ４がレジスタ４１、４２の出
力データとそれぞれ乗算される。この結果、内積演算回
路３の出力データ中で、クロックＣＫのそれの２倍の長
さの期間に保持されるデータは、内積演算に２回使用さ
れる。これは、画像を４／３倍に拡大しているためであ
る。一例として、出力データ（ｄ3,0 とｄ3,1 ）、（ｄ
3,4 とｄ3,5 ）、（ｄ3,8 とｄ3,9 ）、・・・は、下記
のように、使用する二つのデータが同じである。 ｄ3,0 ＝０ ｂ3,1 ＋１ ｂ3,0 ｄ3,1 ＝3/4 ｂ3,1 ＋1/4 ｂ3,0 ｄ3,4 ＝０ ｂ3,4 ＋１ ｂ3,3 ｄ3,5 ＝3/4 ｂ3,4 ＋1/4 ｂ3,3 ｄ3,8 ＝０ ｂ3,7 ＋１ ｂ3,6 ｄ3,9 ＝3/4 ｂ3,7 ＋1/4 ｂ3,6
Ｋに同期して動作する。すなわち、クロックＣＫに同期
して変化する係数Ｃ３、Ｃ４がレジスタ４１、４２の出
力データとそれぞれ乗算される。この結果、内積演算回
路３の出力データ中で、クロックＣＫのそれの２倍の長
さの期間に保持されるデータは、内積演算に２回使用さ
れる。これは、画像を４／３倍に拡大しているためであ
る。一例として、出力データ（ｄ3,0 とｄ3,1 ）、（ｄ
3,4 とｄ3,5 ）、（ｄ3,8 とｄ3,9 ）、・・・は、下記
のように、使用する二つのデータが同じである。 ｄ3,0 ＝０ ｂ3,1 ＋１ ｂ3,0 ｄ3,1 ＝3/4 ｂ3,1 ＋1/4 ｂ3,0 ｄ3,4 ＝０ ｂ3,4 ＋１ ｂ3,3 ｄ3,5 ＝3/4 ｂ3,4 ＋1/4 ｂ3,3 ｄ3,8 ＝０ ｂ3,7 ＋１ ｂ3,6 ｄ3,9 ＝3/4 ｂ3,7 ＋1/4 ｂ3,6
【００１８】上述のゲート信号Ｐｇの代わりに、クロッ
ク信号ＣＫを常に供給するとともに、イネーブル信号を
用いてクロックＣＫの４サイクルに対して１サイクルだ
け動作を止めも良い。
ク信号ＣＫを常に供給するとともに、イネーブル信号を
用いてクロックＣＫの４サイクルに対して１サイクルだ
け動作を止めも良い。
【００１９】上述の一実施例は、水平および垂直方向で
４／３倍に拡大するものであるが、水平方向と垂直方向
とで、拡大の比率が異なる拡大に対しても適用すること
ができる。また、図７に示すように、画像を傾けてある
いは回転して、そして、４／３倍に拡大する処理に対し
ても、この発明は、適用できる。
４／３倍に拡大するものであるが、水平方向と垂直方向
とで、拡大の比率が異なる拡大に対しても適用すること
ができる。また、図７に示すように、画像を傾けてある
いは回転して、そして、４／３倍に拡大する処理に対し
ても、この発明は、適用できる。
【００２０】図７は、４／３倍に拡大されるとともに、
図面において、右斜め下へ傾けられた画像を得る例であ
る。図７において、αは、直角をなす２辺がそれぞれ１
および１／４の長さである直角三角形の斜辺の長さ（４
×α）の係数である。また、図８は、白ドットで示す元
の画素データａi,j の番号付けを示し、図９は、＋で示
すデータｂi,j の番号付けを示し、図１０は、×で示す
最終的な補間出力ｄi,j の番号付けを示す。この図７に
示す例でも、上述の一実施例と同様に、最初に元の画素
データａi,j を使用した補間によってｂi,j が求めら
れ、次に、ｂi,jを使用した補間によってｄi,j が求め
られる。この図７の補間処理を行う時のタイミングチャ
ートを図１１に示す。図１１は、図６と同様のものであ
るが、補間演算のために必要な画素データは、順次下側
へシフトするラインのものであり、また、補間演算のた
めの係数が図６と相違している。
図面において、右斜め下へ傾けられた画像を得る例であ
る。図７において、αは、直角をなす２辺がそれぞれ１
および１／４の長さである直角三角形の斜辺の長さ（４
×α）の係数である。また、図８は、白ドットで示す元
の画素データａi,j の番号付けを示し、図９は、＋で示
すデータｂi,j の番号付けを示し、図１０は、×で示す
最終的な補間出力ｄi,j の番号付けを示す。この図７に
示す例でも、上述の一実施例と同様に、最初に元の画素
データａi,j を使用した補間によってｂi,j が求めら
れ、次に、ｂi,jを使用した補間によってｄi,j が求め
られる。この図７の補間処理を行う時のタイミングチャ
ートを図１１に示す。図１１は、図６と同様のものであ
るが、補間演算のために必要な画素データは、順次下側
へシフトするラインのものであり、また、補間演算のた
めの係数が図６と相違している。
【００２１】図１２は、この発明の他の実施例を示し、
これは、４次の内積演算を垂直方向および水平方向で順
次行う。マルチポートメモリ１からは、４個の行の画素
データが順次出力される出力ポートＯ１〜Ｏ４が導出さ
れ、各ポートの出力データがレジスタ２１〜２４に取り
込まれる。レジスタ２１〜２４のデータが４次の内積演
算回路３に供給される。内積演算回路３では、４個の画
素データに対して、所定の係数が乗算され、乗算出力が
加算器に供給され、加算器から補間出力が発生する。
これは、４次の内積演算を垂直方向および水平方向で順
次行う。マルチポートメモリ１からは、４個の行の画素
データが順次出力される出力ポートＯ１〜Ｏ４が導出さ
れ、各ポートの出力データがレジスタ２１〜２４に取り
込まれる。レジスタ２１〜２４のデータが４次の内積演
算回路３に供給される。内積演算回路３では、４個の画
素データに対して、所定の係数が乗算され、乗算出力が
加算器に供給され、加算器から補間出力が発生する。
【００２２】内積演算回路３の出力データがレジスタ４
１〜４４の直列接続に供給される。各レジスタの出力デ
ータが内積演算回路５に供給される。この内積演算回路
５は、レジスタ４１〜４４の出力データに対して所定の
係数を乗算する乗算器と、乗算出力を加算する加算器等
からなり、出力端子６に補間出力が取り出される。
１〜４４の直列接続に供給される。各レジスタの出力デ
ータが内積演算回路５に供給される。この内積演算回路
５は、レジスタ４１〜４４の出力データに対して所定の
係数を乗算する乗算器と、乗算出力を加算する加算器等
からなり、出力端子６に補間出力が取り出される。
【００２３】レジスタ２１〜２４、内積演算回路３、レ
ジスタ４１〜４４に対しては、ＡＮＤゲート７によりゲ
ート信号ＰｇでゲートされたシステムクロックＣＫが供
給される。また、内積演算回路５は、システムクロック
ＣＫで動作する。この図１２の例は、前述の図１の例が
２次の内積演算を行うのに対して、４次の内積演算を行
うものである。
ジスタ４１〜４４に対しては、ＡＮＤゲート７によりゲ
ート信号ＰｇでゲートされたシステムクロックＣＫが供
給される。また、内積演算回路５は、システムクロック
ＣＫで動作する。この図１２の例は、前述の図１の例が
２次の内積演算を行うのに対して、４次の内積演算を行
うものである。
【００２４】図１３は、この発明のさらに他の実施例を
示す。マルチポートメモリ１から導出された４個の出力
ポートＯ１〜Ｏ４に対して、４個のレジスタの直列回路
がそれぞれ接続される。すなわち、レジスタ２１１〜２
１４の直列接続、レジスタ２２１〜２２４の直列接続、
レジスタ２３１〜２３４の直列接続、レジスタ２４１〜
２４４の直列接続が接続される。従って、これらのレジ
スタからは、４行×４画素の画素データが同時に出力さ
れる。このレジスタの１６個の画素データが内積演算回
路８に供給される。マルチポートメモリ１およびレジス
タ２１〜５４に対しては、ＡＮＤゲート７を介されたク
ロックが供給される。
示す。マルチポートメモリ１から導出された４個の出力
ポートＯ１〜Ｏ４に対して、４個のレジスタの直列回路
がそれぞれ接続される。すなわち、レジスタ２１１〜２
１４の直列接続、レジスタ２２１〜２２４の直列接続、
レジスタ２３１〜２３４の直列接続、レジスタ２４１〜
２４４の直列接続が接続される。従って、これらのレジ
スタからは、４行×４画素の画素データが同時に出力さ
れる。このレジスタの１６個の画素データが内積演算回
路８に供給される。マルチポートメモリ１およびレジス
タ２１〜５４に対しては、ＡＮＤゲート７を介されたク
ロックが供給される。
【００２５】内積演算回路８は、（４×４＝１６）個の
同時に入力される画素データを使用して１６次の内積演
算を行うものである。つまり、各補間出力は、その周囲
の４個の画素データに対して、距離に応じた係数を乗算
し、乗算出力を加算することで生成される。上述の実施
例では、垂直方向の補間と水平方向の補間とが順次なさ
れるものであったが、図１３の例では、１６個の画素デ
ータから同時的に４個の補間出力が形成できる。そし
て、４個の補間出力が出力端子６にラスター順に出力さ
れる。
同時に入力される画素データを使用して１６次の内積演
算を行うものである。つまり、各補間出力は、その周囲
の４個の画素データに対して、距離に応じた係数を乗算
し、乗算出力を加算することで生成される。上述の実施
例では、垂直方向の補間と水平方向の補間とが順次なさ
れるものであったが、図１３の例では、１６個の画素デ
ータから同時的に４個の補間出力が形成できる。そし
て、４個の補間出力が出力端子６にラスター順に出力さ
れる。
【００２６】
【発明の効果】この発明によれば、異なるラインの画素
データが取り出される複数の出力ポートを有するメモリ
を設けているので、フィールドメモリの外部に１Ｈ遅延
線を設ける必要がない。従って、回路規模を小さくでき
る。
データが取り出される複数の出力ポートを有するメモリ
を設けているので、フィールドメモリの外部に１Ｈ遅延
線を設ける必要がない。従って、回路規模を小さくでき
る。
【図１】この発明の一実施例のブロック図である。
【図２】補間処理の説明のための画素の配置を示す略線
図である。
図である。
【図３】補間処理の説明のための画素の番号付けを示す
略線図である。
略線図である。
【図４】補間処理の説明のための画素の番号付けを示す
略線図である。
略線図である。
【図５】補間処理の説明のための画素の番号付けを示す
略線図である。
略線図である。
【図６】この発明の一実施例のタイミングチャートであ
る。
る。
【図７】他の補間処理の説明のための画素の配置を示す
略線図である。
略線図である。
【図８】他の補間処理の説明のための画素の番号付けを
示す略線図である。
示す略線図である。
【図９】他の補間処理の説明のための画素の番号付けを
示す略線図である。
示す略線図である。
【図１０】他の補間処理の説明のための画素の番号付け
を示す略線図である。
を示す略線図である。
【図１１】他の補間処理の説明のためのタイミングチャ
ートである。
ートである。
【図１２】この発明の他の実施例のブロック図である。
【図１３】この発明のさらに他の実施例のブロック図で
ある。
ある。
１ マルチポートメモリ ３ 第１の内積演算回路 ５ 第２の内積演算回路 ６ 出力端子 Ｏ１〜Ｏ４ 出力ポート
Claims (2)
- 【請求項１】 複数のメモリセルがマトリクス状に配列
され、上記メモリセル中の選択された複数の行のものか
ら、シリアルに上記メモリセルの内容が出力されるＰ１
個のシリアル出力ポートを有するマルチポートメモリ
と、 上記出力ポートと接続され、各サイクルで設定された係
数を上記出力ポートからのデータに乗算し、乗算出力を
加算するＰ１次の第１の内積演算回路と、 上記第１の内積演算回路と接続され、複数のレジスタの
直列接続からなるレジスタ群と、 上記レジスタ群と接続され、、各サイクルで設定された
係数を上記レジスタ群からのデータに乗算し、乗算出力
を加算するとともに、出力データを発生するＰ２次の第
２の内積演算回路と、 上記マルチポートメモリ、上記第１の内積演算回路、上
記レジスタ群に対して、クロック信号とゲート信号とか
ら形成されたクロック信号を供給するとともに、上記第
２の内積演算回路に対して上記クロック信号を供給する
手段とからなるディジタル補間装置。 - 【請求項２】 複数のメモリセルがマトリクス状に配列
され、上記メモリセル中の選択された複数の行のものか
ら、シリアルに上記メモリセルの内容が出力されるＰ１
個のシリアル出力ポートを有するマルチポートメモリ
と、 上記出力ポートと接続された（Ｐ１×Ｐ２）個のレジス
タからなるレジスタ群と、 上記レジスタ群の各レジスタの出力が供給され、各サイ
クルで設定された係数を上記レジスタ群からのデータに
乗算し、乗算出力を加算するとともに、出力データを発
生する（Ｐ１×Ｐ２）次の内積演算回路と、 上記マルチポートメモリ、上記レジスタ群に対して、ク
ロック信号とゲート信号とから形成されたクロック信号
を供給するとともに、上記内積演算回路に対して上記ク
ロック信号を供給する手段とからなるディジタル補間装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271950A JPH0583617A (ja) | 1991-09-24 | 1991-09-24 | デイジタル補間装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271950A JPH0583617A (ja) | 1991-09-24 | 1991-09-24 | デイジタル補間装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583617A true JPH0583617A (ja) | 1993-04-02 |
Family
ID=17507076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271950A Pending JPH0583617A (ja) | 1991-09-24 | 1991-09-24 | デイジタル補間装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651583A2 (en) * | 1993-10-28 | 1995-05-03 | Lg Electronics Inc. | Motion compensator for digital image restoration |
-
1991
- 1991-09-24 JP JP3271950A patent/JPH0583617A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651583A2 (en) * | 1993-10-28 | 1995-05-03 | Lg Electronics Inc. | Motion compensator for digital image restoration |
| EP0651583A3 (en) * | 1993-10-28 | 1995-10-04 | Gold Star Co | Motion compensation device for digital image restoration. |
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