JPH0576811B2 - - Google Patents
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- Publication number
- JPH0576811B2 JPH0576811B2 JP59158352A JP15835284A JPH0576811B2 JP H0576811 B2 JPH0576811 B2 JP H0576811B2 JP 59158352 A JP59158352 A JP 59158352A JP 15835284 A JP15835284 A JP 15835284A JP H0576811 B2 JPH0576811 B2 JP H0576811B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- inverter circuit
- transistor
- mos transistor
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はCMOS構成のPROM、PLA、PALな
どの半導体装置において、デコーダのワードライ
ンなどとして使用され、低電圧系の入力信号によ
り高電圧系の回路を動作させるための高電圧駆動
回路に関するものである。
どの半導体装置において、デコーダのワードライ
ンなどとして使用され、低電圧系の入力信号によ
り高電圧系の回路を動作させるための高電圧駆動
回路に関するものである。
（従来技術）
低電圧（V1）系の信号で高電圧（V2）系の回
路のスイツチングを行なう高電圧駆動回路の一例
を第２図に示す。
路のスイツチングを行なう高電圧駆動回路の一例
を第２図に示す。
I2は高電圧系のCMOSインバータ回路で、
PMOSトランジスタQ3とNMOSトランジスタQ4
にて構成されており、PMOSトランジスタQ3の
ソースは高電圧（V2）電源端子に接続され
NMOSトランジスタQ4のソースは接地されてい
る。
PMOSトランジスタQ3とNMOSトランジスタQ4
にて構成されており、PMOSトランジスタQ3の
ソースは高電圧（V2）電源端子に接続され
NMOSトランジスタQ4のソースは接地されてい
る。
I1は低電圧系の入力端子につながる低電圧系イ
ンバータ回路で、この出力端はNMOSトランジ
スタQ1を介して高電圧系インバータ回路I2の入力
端に接続されている。このNMOSトランジスタ
Q1は入力端子側に高電圧が印加されるのを防止
するための回路であり、そのゲートには低電源電
圧V1が印加されている。NMOSトランジスタQ1
はソースとドレイン（ノードN1とN2）がともに
（V1−Vth1）（Vth1はNMOSトランジスタQ1のし
きい値電圧である）以上になるとオフになるた
め、ノードN2が高電圧電源電位V2になつてもノ
ードN1には（V1−Vth1）以上の電圧はかからな
い。高電圧系インバータ回路I2の入力端はまた、
PMOSトランジスタQ2を介して高電圧電源端子
に接続されており、そのPMOSトランジスタQ2
のゲートにはインバータ回路I2の出力信号が印加
されている。
ンバータ回路で、この出力端はNMOSトランジ
スタQ1を介して高電圧系インバータ回路I2の入力
端に接続されている。このNMOSトランジスタ
Q1は入力端子側に高電圧が印加されるのを防止
するための回路であり、そのゲートには低電源電
圧V1が印加されている。NMOSトランジスタQ1
はソースとドレイン（ノードN1とN2）がともに
（V1−Vth1）（Vth1はNMOSトランジスタQ1のし
きい値電圧である）以上になるとオフになるた
め、ノードN2が高電圧電源電位V2になつてもノ
ードN1には（V1−Vth1）以上の電圧はかからな
い。高電圧系インバータ回路I2の入力端はまた、
PMOSトランジスタQ2を介して高電圧電源端子
に接続されており、そのPMOSトランジスタQ2
のゲートにはインバータ回路I2の出力信号が印加
されている。
この高電圧駆動回路は、入力信号であるノード
N1の信号は０〜V1の範囲のレベルをもち、出力
信号であるノードN3の信号は０〜V2の範囲のレ
ベルをもつものである。
N1の信号は０〜V1の範囲のレベルをもち、出力
信号であるノードN3の信号は０〜V2の範囲のレ
ベルをもつものである。
この高電圧駆動回路でノードN1がＬ、ノード
N3がV2の状態からノードN1の信号をＨ（＝V1）
にすると、ノードN2の信号はV1よりMOSトラン
ジスタQ1のしきい値電圧Vth1だけ低い（V1−
Vth1）となり、それによりノードN3の出力信号
レベルがV2より少し降下しMOSトランジスタQ2
がオンになることによりノードN2がV2まで上昇
し、インバータ回路I2のMOSトランジスタQ3が
オフ、Q4がオンとなつてノードN3の出力信号が
完全にＬになる。
N3がV2の状態からノードN1の信号をＨ（＝V1）
にすると、ノードN2の信号はV1よりMOSトラン
ジスタQ1のしきい値電圧Vth1だけ低い（V1−
Vth1）となり、それによりノードN3の出力信号
レベルがV2より少し降下しMOSトランジスタQ2
がオンになることによりノードN2がV2まで上昇
し、インバータ回路I2のMOSトランジスタQ3が
オフ、Q4がオンとなつてノードN3の出力信号が
完全にＬになる。
次に、ノードN1をＬにすると、NMOSトラン
ジスタQ1がオンになる。ここで、一般にインバ
ータI1やNMOSトランジスタQ1に比べてPMOS
トランジスタQ2はオン時の抵抗が大きい。これ
によりNMOSトランジスタQ1を通してノードN2
のレベルがわずかに低下し、それに伴つて
PMOSトランジスタQ3がわずかに導通し、つづ
いてノードN3のレベルがわずかに上昇し、つづ
いてPMOSトランジスタQ2のインピーダンスが
わずかに高くなり、PMOSトランジスタQ2を通
してノードN2に供給される電流が減り、ノード
N2のレベルがさらに低下する。最終的に、イン
バータ回路I2のMOSトランジスタQ3がオン、Q4
がオフとなつて、ノードN3にはMOSトランジス
タQ3から電源V2が供給され出力信号レベルはV2
になる。
ジスタQ1がオンになる。ここで、一般にインバ
ータI1やNMOSトランジスタQ1に比べてPMOS
トランジスタQ2はオン時の抵抗が大きい。これ
によりNMOSトランジスタQ1を通してノードN2
のレベルがわずかに低下し、それに伴つて
PMOSトランジスタQ3がわずかに導通し、つづ
いてノードN3のレベルがわずかに上昇し、つづ
いてPMOSトランジスタQ2のインピーダンスが
わずかに高くなり、PMOSトランジスタQ2を通
してノードN2に供給される電流が減り、ノード
N2のレベルがさらに低下する。最終的に、イン
バータ回路I2のMOSトランジスタQ3がオン、Q4
がオフとなつて、ノードN3にはMOSトランジス
タQ3から電源V2が供給され出力信号レベルはV2
になる。
一般に、この回路でノードN3の信号レベルの
立上りを高速にするためMOSトランジスタQ3の
サイズを大きくすることが行なわれる。
立上りを高速にするためMOSトランジスタQ3の
サイズを大きくすることが行なわれる。
しかし、MOSトランジスタQ4のサイズに比べ
てMOSトランジスタQ3のサイズのみを大きくす
るとインバータ回路I2のしきい値電圧が上昇す
る。その結果、ノードN3の信号レベルの立下り
の状態は第３図に破線で示されるように、ノード
N1の信号レベルがＨになつてからノードN3がＬ
になるまでの遅延時間が非常に大きくなる。これ
は、ノードN2のレベルが（V1−Vth1）となつて
もインバータ回路I2のしきい値電圧が高いためノ
ードN3のレベルの低下が少なく、そのためMOS
トランジスタQ2を通じてノードN2へ供給される
充電電流が僅かとなるためである。インバータ回
路I2のしきい値の上昇の程度がさらに増すと、ノ
ードN1のレベルがＨになつてもインバータ回路
I2が反転しないことにもなる。
てMOSトランジスタQ3のサイズのみを大きくす
るとインバータ回路I2のしきい値電圧が上昇す
る。その結果、ノードN3の信号レベルの立下り
の状態は第３図に破線で示されるように、ノード
N1の信号レベルがＨになつてからノードN3がＬ
になるまでの遅延時間が非常に大きくなる。これ
は、ノードN2のレベルが（V1−Vth1）となつて
もインバータ回路I2のしきい値電圧が高いためノ
ードN3のレベルの低下が少なく、そのためMOS
トランジスタQ2を通じてノードN2へ供給される
充電電流が僅かとなるためである。インバータ回
路I2のしきい値の上昇の程度がさらに増すと、ノ
ードN1のレベルがＨになつてもインバータ回路
I2が反転しないことにもなる。
そこで、MOSトランジスタQ3のサイズを大き
くする場合にはMOSトランジスタQ4のサイズも
大きくして、インバータ回路I2のしきい値が適当
な大きさになるように設計しなければならない
が、今度はチツプサイズが増大するという問題が
発生する。
くする場合にはMOSトランジスタQ4のサイズも
大きくして、インバータ回路I2のしきい値が適当
な大きさになるように設計しなければならない
が、今度はチツプサイズが増大するという問題が
発生する。
（目的）
本発明は、このような高電圧駆動回路におい
て、チツプ面積を大幅に増大させないで高速動作
を可能にすることを目的とするものである。
て、チツプ面積を大幅に増大させないで高速動作
を可能にすることを目的とするものである。
（構成）
本発明の高電圧駆動回路は、その高電圧系イン
バータ回路の出力端に放電用のNMOSトランジ
スタを接続し、このNMOSトランジスタのゲー
トには低電圧系入力信号を印加したことを特徴と
するものである。
バータ回路の出力端に放電用のNMOSトランジ
スタを接続し、このNMOSトランジスタのゲー
トには低電圧系入力信号を印加したことを特徴と
するものである。
以下、実施例により本発明を具体的に説明す
る。
る。
第１図は本発明の一実施例を表わし、第２図と
同一部分には同一符号を付してある。
同一部分には同一符号を付してある。
高電圧系インバータ回路I2、低電圧系インバー
タ回路I1、MOSトランジスタQ1，Q2の結合関係
は第２図のものと同一である。
タ回路I1、MOSトランジスタQ1，Q2の結合関係
は第２図のものと同一である。
本実施例では、インバータ回路I2の出力ノード
N3にNMOSトランジスタQ5のドレインが接続さ
れ、このMOSトランジスタQ5のソースが接地さ
れゲートがノードN1に接続されている。
N3にNMOSトランジスタQ5のドレインが接続さ
れ、このMOSトランジスタQ5のソースが接地さ
れゲートがノードN1に接続されている。
本実施例の動作を第１図と第３図により説明す
る。ノードN1の信号レベルがＨとなつて出力ノ
ードN3の信号が立下る場合、第３図に実線に示
されるようにノードN1のＨ信号によりMOSトラ
ンジスタQ5がオンとなつてノードN3の信号レヘ
ルの下降が早くなる。そのため、MOSトランジ
スタQ2のインピーダンスが下がり、ノードN2の
電圧上昇が早まることにより、ノードN1のレベ
ルがＨになつてからノードN3のレベルがＬにな
るまでの遅延時間が短縮される。このことは
MOSトランジスタQ3とQ4にQ5を加えた高電圧系
インバータ回路のしきい値電圧を実質的に下げる
ことに相当する。
る。ノードN1の信号レベルがＨとなつて出力ノ
ードN3の信号が立下る場合、第３図に実線に示
されるようにノードN1のＨ信号によりMOSトラ
ンジスタQ5がオンとなつてノードN3の信号レヘ
ルの下降が早くなる。そのため、MOSトランジ
スタQ2のインピーダンスが下がり、ノードN2の
電圧上昇が早まることにより、ノードN1のレベ
ルがＨになつてからノードN3のレベルがＬにな
るまでの遅延時間が短縮される。このことは
MOSトランジスタQ3とQ4にQ5を加えた高電圧系
インバータ回路のしきい値電圧を実質的に下げる
ことに相当する。
いま、第２図におけるMOSトランジスタQ4の
サイズを第１図におけるMOSトランジスタQ4と
Q5の和に等しくした場合の両回路の出力信号立
下り速度を比較してみると、第１図のMOSトラ
ンジスタQ5のゲート電圧がMOSトランジスタQ4
のゲート電圧よりVth1だけ高いので、MOSトラ
ンジスタQ5のインピーダンスが下がり、したが
つて同じ立下り速度を達成するのであれば第１図
のMOSトランジスタQ4とQ5を合せたサイズの方
が第２図のMOSトランジスタQ4１個のサイズよ
りも小さくできることになる。このことは、出力
信号立上り速度を大きくするためにMOSトラン
ジスタQ3のサイズを大きくした場合でも、MOS
トランジスタQ5があるためにMOSトランジスタ
Q4のサイズを従来の場合ほど大きくしなくても
よいことを意味している。
サイズを第１図におけるMOSトランジスタQ4と
Q5の和に等しくした場合の両回路の出力信号立
下り速度を比較してみると、第１図のMOSトラ
ンジスタQ5のゲート電圧がMOSトランジスタQ4
のゲート電圧よりVth1だけ高いので、MOSトラ
ンジスタQ5のインピーダンスが下がり、したが
つて同じ立下り速度を達成するのであれば第１図
のMOSトランジスタQ4とQ5を合せたサイズの方
が第２図のMOSトランジスタQ4１個のサイズよ
りも小さくできることになる。このことは、出力
信号立上り速度を大きくするためにMOSトラン
ジスタQ3のサイズを大きくした場合でも、MOS
トランジスタQ5があるためにMOSトランジスタ
Q4のサイズを従来の場合ほど大きくしなくても
よいことを意味している。
実施例では、MOSトランジスタQ5のゲートを
MOSトランジスタQ1の直前のノードN1に接続し
ているが、例えばPALやPLAでは入力信号とし
て相反信号が用いられるため、このMOSトラン
ジスタQ5のゲートはインバータ回路I1より前のノ
ードに接続することができる。その場合には
MOSトランジスタQ5のゲート電圧の遅延が一層
少なくなり、ノードN3の立下り速度をさらに速
くすることができる。
MOSトランジスタQ1の直前のノードN1に接続し
ているが、例えばPALやPLAでは入力信号とし
て相反信号が用いられるため、このMOSトラン
ジスタQ5のゲートはインバータ回路I1より前のノ
ードに接続することができる。その場合には
MOSトランジスタQ5のゲート電圧の遅延が一層
少なくなり、ノードN3の立下り速度をさらに速
くすることができる。
（効果）
本発明によれば高電圧系インバータ回路の出力
ノードに付加されたNMOSトランジスタの作用
により出力レベルの立下り速度が速くなるので、
チツプ面積の増加を最小限に抑えて高速化を図る
ことのできる高電圧駆動回路を達成することがで
きる。
ノードに付加されたNMOSトランジスタの作用
により出力レベルの立下り速度が速くなるので、
チツプ面積の増加を最小限に抑えて高速化を図る
ことのできる高電圧駆動回路を達成することがで
きる。
第１図は本発明の一実施例を示す回路図、第２
図は従来の高電圧駆動回路の一例を示す回路図、
第３図は両回路の動作を比較するための各ノード
の信号レベルを示す図である。 I1……低電圧系インバータ回路、I2……高電圧
系インバータ回路、Q1，Q2，Q5……MOSトラン
ジスタ。
図は従来の高電圧駆動回路の一例を示す回路図、
第３図は両回路の動作を比較するための各ノード
の信号レベルを示す図である。 I1……低電圧系インバータ回路、I2……高電圧
系インバータ回路、Q1，Q2，Q5……MOSトラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 １ 高電圧系インバータ回路の入力端にNMOS
トランジスタを介して低電圧系入力信号が入力さ
れ、該インバータ回路の入力端にはまた該インバ
ータ回路の出力信号により制御されるPMOSト
ランジスタにより電源が供給される高電圧駆動回
路において、 前記インバータ回路の出力端に放電用の
NMOSトランジスタを接続し、該NMOSトラン
ジスタのゲートには前記入力信号を印加したこと
を特徴とする高電圧駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15835284A JPS6135617A (ja) | 1984-07-27 | 1984-07-27 | 高電圧駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15835284A JPS6135617A (ja) | 1984-07-27 | 1984-07-27 | 高電圧駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135617A JPS6135617A (ja) | 1986-02-20 |
| JPH0576811B2 true JPH0576811B2 (ja) | 1993-10-25 |
Family
ID=15669774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15835284A Granted JPS6135617A (ja) | 1984-07-27 | 1984-07-27 | 高電圧駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135617A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585348B2 (ja) * | 1988-02-22 | 1997-02-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0693615B2 (ja) * | 1988-05-16 | 1994-11-16 | 株式会社東芝 | ドライバ回路 |
| JP2669346B2 (ja) * | 1994-05-31 | 1997-10-27 | 日本電気株式会社 | 半導体集積回路装置 |
| GB2471572B (en) * | 2009-07-02 | 2015-04-22 | Advanced Risc Mach Ltd | Voltage level shifter |
-
1984
- 1984-07-27 JP JP15835284A patent/JPS6135617A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135617A (ja) | 1986-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |