JPH0575959A - 画像表示装置 - Google Patents
画像表示装置Info
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- JPH0575959A JPH0575959A JP26318691A JP26318691A JPH0575959A JP H0575959 A JPH0575959 A JP H0575959A JP 26318691 A JP26318691 A JP 26318691A JP 26318691 A JP26318691 A JP 26318691A JP H0575959 A JPH0575959 A JP H0575959A
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Abstract
(57)【要約】
【目的】 単純マトリクスでコントラストの高い画像表
示装置を実現する。 【構成】 画像表示装置2の表示制御回路51は液晶パ
ネル20の上側液晶パネル21Aの表示データを制御す
るものであり、表示制御回路52は下側液晶パネル21
Bの表示データを制御するものであって、RAM−A7
3(RAM−C83)には前回フレームの表示データ、
RAM−B74(RAM−D84)には今回フレームの
表示データが書込まれる。RAM−A73とRAM−C
83(RAM−C83とRAM−D84)のデータは1
フィールドに4回読出されると共に、RAM−C83と
RAM−D84は書込み時とは異なった順序で記憶され
た表示データを読み出す。
示装置を実現する。 【構成】 画像表示装置2の表示制御回路51は液晶パ
ネル20の上側液晶パネル21Aの表示データを制御す
るものであり、表示制御回路52は下側液晶パネル21
Bの表示データを制御するものであって、RAM−A7
3(RAM−C83)には前回フレームの表示データ、
RAM−B74(RAM−D84)には今回フレームの
表示データが書込まれる。RAM−A73とRAM−C
83(RAM−C83とRAM−D84)のデータは1
フィールドに4回読出されると共に、RAM−C83と
RAM−D84は書込み時とは異なった順序で記憶され
た表示データを読み出す。
Description
【0001】
【産業上の利用分野】本発明は、液晶プロジェクタ、液
晶テレビ等に用いられる比較的大画面の画像表示装置に
関し、特に、STNなどの単純マトリクス液晶を用いた
画像表示装置に関する。
晶テレビ等に用いられる比較的大画面の画像表示装置に
関し、特に、STNなどの単純マトリクス液晶を用いた
画像表示装置に関する。
【0002】
【従来の技術】テレビ画面の表示では、高解像度、高階
調性、高速応答、高コントラストなどの高性能で高品質
の表示機能が要求される。表示方式としてはTN(Twis
ted Nematic)形、STN(Supertmwisted Nematic)形
などが用いられ、駆動方式にはTFT(Thin Film Tran
sistor)を用いたアクティブマトリクス駆動と単純マト
リクス駆動が採用されている。
調性、高速応答、高コントラストなどの高性能で高品質
の表示機能が要求される。表示方式としてはTN(Twis
ted Nematic)形、STN(Supertmwisted Nematic)形
などが用いられ、駆動方式にはTFT(Thin Film Tran
sistor)を用いたアクティブマトリクス駆動と単純マト
リクス駆動が採用されている。
【0003】
【発明が解決しようとする課題】ところで、液晶表示装
置には上記単純マトリクス方式とTFT方式があり、画
質も応答速度もTFTの方が優れているといわれてい
る。すなわち、単純マトリクスは、i)累積応答性の影響
で応答時間が遅い、ii)高デューティのためマージンが
小さくなりコントラストが低い、という欠点がある。特
に、液晶の応答性は遅く、STNを採用するとコントラ
ストは向上するものの更に応答性が悪くなる。そこで本
発明は、単純マトリクスでコントラストの高い高画質な
画像表示装置を提供することを目的としている。
置には上記単純マトリクス方式とTFT方式があり、画
質も応答速度もTFTの方が優れているといわれてい
る。すなわち、単純マトリクスは、i)累積応答性の影響
で応答時間が遅い、ii)高デューティのためマージンが
小さくなりコントラストが低い、という欠点がある。特
に、液晶の応答性は遅く、STNを採用するとコントラ
ストは向上するものの更に応答性が悪くなる。そこで本
発明は、単純マトリクスでコントラストの高い高画質な
画像表示装置を提供することを目的としている。
【0004】
【課題を解決するための手段】請求項1記載の発明は、
上記目的達成のため、2群に分割された液晶パネルを有
する画像表示装置であって、前記液晶パネルの第1群に
表示するための動画像表示データを順次記憶する第1の
メモリと、前記液晶パネルの第2群に表示するための動
画像表示データを記憶する第2のメモリとを有し、前記
第1及び第2のメモリに記憶された半画面ずつの表示デ
ータを同時に所定タイミングで複数回読出す読出手段
と、前記読出手段により読み出された表示データに基づ
いて前記液晶パネルに動画像表示を行う表示手段と、を
具備している。請求項2記載の発明は、2群に分割され
た液晶表示パネルを有する画像表示装置であって、第1
群の表示データを記憶する第1のメモリと、第2群の表
示データを記憶する第2のメモリとを有し、前記第1及
び第2のメモリは書込まれた表示データを複数回読み出
すとともに、前記第2のメモリは書込み時とは異なった
順序で記憶された表示データを読み出すようにする。
上記目的達成のため、2群に分割された液晶パネルを有
する画像表示装置であって、前記液晶パネルの第1群に
表示するための動画像表示データを順次記憶する第1の
メモリと、前記液晶パネルの第2群に表示するための動
画像表示データを記憶する第2のメモリとを有し、前記
第1及び第2のメモリに記憶された半画面ずつの表示デ
ータを同時に所定タイミングで複数回読出す読出手段
と、前記読出手段により読み出された表示データに基づ
いて前記液晶パネルに動画像表示を行う表示手段と、を
具備している。請求項2記載の発明は、2群に分割され
た液晶表示パネルを有する画像表示装置であって、第1
群の表示データを記憶する第1のメモリと、第2群の表
示データを記憶する第2のメモリとを有し、前記第1及
び第2のメモリは書込まれた表示データを複数回読み出
すとともに、前記第2のメモリは書込み時とは異なった
順序で記憶された表示データを読み出すようにする。
【0005】
【作用】本発明の手段の作用は次の通りである。請求項
1の発明では、第1及び第2のメモリに記憶された半画
面ずつの表示データが同時に所定タイミングで複数回読
み出され、読み出された表示データに基づいて液晶パネ
ルに動画像表が行われる。従って、動画像表示を行う画
像表示装置においてマージンを高めながらフレーム周波
数が高くなり、コントラストが向上する。請求項2の発
明では、第1群の表示データを記憶する第1のメモリ及
び第2群の表示データを記憶する第2のメモリが設けら
れ、第1及び第2のメモリからは書込まれた表示データ
が複数回読み出されるとともに、第2のメモリからは書
込み時とは異なった順序で記憶された表示データが読み
出される。従って、マージンを高めながらフレーム周波
数が高くなり、コントラストを向上させることができる
とともに、表示データのメモリからの読出し順序を変え
ることによって分割液晶パネルのつながり目を目立たな
くすることができる。
1の発明では、第1及び第2のメモリに記憶された半画
面ずつの表示データが同時に所定タイミングで複数回読
み出され、読み出された表示データに基づいて液晶パネ
ルに動画像表が行われる。従って、動画像表示を行う画
像表示装置においてマージンを高めながらフレーム周波
数が高くなり、コントラストが向上する。請求項2の発
明では、第1群の表示データを記憶する第1のメモリ及
び第2群の表示データを記憶する第2のメモリが設けら
れ、第1及び第2のメモリからは書込まれた表示データ
が複数回読み出されるとともに、第2のメモリからは書
込み時とは異なった順序で記憶された表示データが読み
出される。従って、マージンを高めながらフレーム周波
数が高くなり、コントラストを向上させることができる
とともに、表示データのメモリからの読出し順序を変え
ることによって分割液晶パネルのつながり目を目立たな
くすることができる。
【0006】
【実施例】以下、図1〜図14を参照して実施例を説明
する。図1〜図14は画像表示装置の一実施例を示す図
であり、本実施例は画像表示装置を1つの光源からの光
をR(赤)成分、G(緑)成分、B(青)成分の3つの
光に分解して、それぞれ対応する3つの液晶表示モジュ
ールに照射させ、各液晶表示モジュールにR,G,Bの
3色に分解されて表示された画像を反射および透過によ
り合成して1つの投影レンズでスクリーンに拡大投影す
る液晶プロジェクタに適用した例である。
する。図1〜図14は画像表示装置の一実施例を示す図
であり、本実施例は画像表示装置を1つの光源からの光
をR(赤)成分、G(緑)成分、B(青)成分の3つの
光に分解して、それぞれ対応する3つの液晶表示モジュ
ールに照射させ、各液晶表示モジュールにR,G,Bの
3色に分解されて表示された画像を反射および透過によ
り合成して1つの投影レンズでスクリーンに拡大投影す
る液晶プロジェクタに適用した例である。
【0007】図1は液晶プロジェクタ1の全体構成図で
ある。図1において、液晶プロジェクタ1は、R,G,
Bの3色に分解されて入力された映像信号をR,G,B
用3枚の液晶パネルに表示させる画像表示装置2と、
R,G,B用液晶パネルに表示された画像を光源からの
光を基に反射及び透過により合成して1つ投影レンズで
スクリーン3に拡大投影する光学系4を備えている。
ある。図1において、液晶プロジェクタ1は、R,G,
Bの3色に分解されて入力された映像信号をR,G,B
用3枚の液晶パネルに表示させる画像表示装置2と、
R,G,B用液晶パネルに表示された画像を光源からの
光を基に反射及び透過により合成して1つ投影レンズで
スクリーン3に拡大投影する光学系4を備えている。
【0008】上記画像表示装置2は、各種タイミング信
号を発生しこれらタイミング信号を各回路に供給するタ
イミング制御回路11と、映像信号源からの映像信号を
サンプリングクロックΦsを基に所定ビット(例えば、
5ビット)のディジタル信号に変換するA/D変換器1
2と、タイミング制御回路11からのコントロール信号
によりR,G,B表示信号毎に表示制御を行うR表示制
御部13、G表示制御部14、B表示制御部15と、R
表示制御部13、G表示制御部14、B表示制御部15
の出力によりR,G,Bの液晶パネルを駆動するR液晶
表示装置16、G液晶表示装置17、B液晶表示装置1
8を備えている。上記画像表示装置2についての詳細な
説明は図8で後述する。
号を発生しこれらタイミング信号を各回路に供給するタ
イミング制御回路11と、映像信号源からの映像信号を
サンプリングクロックΦsを基に所定ビット(例えば、
5ビット)のディジタル信号に変換するA/D変換器1
2と、タイミング制御回路11からのコントロール信号
によりR,G,B表示信号毎に表示制御を行うR表示制
御部13、G表示制御部14、B表示制御部15と、R
表示制御部13、G表示制御部14、B表示制御部15
の出力によりR,G,Bの液晶パネルを駆動するR液晶
表示装置16、G液晶表示装置17、B液晶表示装置1
8を備えている。上記画像表示装置2についての詳細な
説明は図8で後述する。
【0009】図2は液晶表示装置16,17,18のブ
ロック構成図であり、R,G,Bの3系統同一回路で構
成されるため、R液晶表示装置16を代表して示す。図
2に示すように、R液晶表示装置16は、上下分割され
た液晶パネル20、上側の液晶パネル20Aを駆動する
走査側駆動回路21、下側の液晶パネル20Bを駆動す
る走査側駆動回路22、R表示制御部13の出力により
階調表示駆動する信号側駆動回路23,24を備えてい
る。
ロック構成図であり、R,G,Bの3系統同一回路で構
成されるため、R液晶表示装置16を代表して示す。図
2に示すように、R液晶表示装置16は、上下分割され
た液晶パネル20、上側の液晶パネル20Aを駆動する
走査側駆動回路21、下側の液晶パネル20Bを駆動す
る走査側駆動回路22、R表示制御部13の出力により
階調表示駆動する信号側駆動回路23,24を備えてい
る。
【0010】R液晶駆動装置16は、上限走査側駆動回
路21,22から液晶パネル20の上下走査線電極に走
査信号を印加し、信号側駆動回路23,24から液晶パ
ネル20の信号線電極に映像信号を印加して、両信号線
電極の交差する液晶画素の駆動を制御している。R表示
制御部13から出力された階調信号データが1Hの間液
晶に供給されるが、まず信号側駆動回路23,24によ
ってパルス幅(PWM)に変換される。16種類のパル
ス幅をもった信号のいずれか1つずつが、信号駆動回路
23,24内で作成され、これによって選択されている
走査線電極中の各画素の濃淡を決定する。以上の動作
は、走査線電極の選択が切り替えられるたびに繰り返さ
れる。
路21,22から液晶パネル20の上下走査線電極に走
査信号を印加し、信号側駆動回路23,24から液晶パ
ネル20の信号線電極に映像信号を印加して、両信号線
電極の交差する液晶画素の駆動を制御している。R表示
制御部13から出力された階調信号データが1Hの間液
晶に供給されるが、まず信号側駆動回路23,24によ
ってパルス幅(PWM)に変換される。16種類のパル
ス幅をもった信号のいずれか1つずつが、信号駆動回路
23,24内で作成され、これによって選択されている
走査線電極中の各画素の濃淡を決定する。以上の動作
は、走査線電極の選択が切り替えられるたびに繰り返さ
れる。
【0011】以下、本実施例の説明をするにあたり、説
明の便宜上、先ず技術的特徴点を簡単に述べる。 フレーム周波数を速くする。 画像表示装置では1画面全部を走査する期間を1フレー
ムといい、映像信号の1フィールドで1画面を表示する
からそのサイクル(フレーム周波数)は1/60Sであ
る。上記画像表示装置2は、液晶パネル20を1/60
Sの間に4回走査することによって1画面を4回表示
し、240Hzとしている。これを実現するために、本
実施例では表示制御部13,14,15に4つのフレー
ムメモリ(RAM−A,RAM−B,RAMC,RAM
−D)を設け、一旦メモリに入れたデータを所定のタイ
ミングで4回読出すようにしている。なお、映像信号の
2フィールドのこともフレームと言い、本明細書では
「フレーム」という語を液晶パネルの1走査の意味と映
像信号の2フィールドの意味の両方に使っているので注
意されたい。
明の便宜上、先ず技術的特徴点を簡単に述べる。 フレーム周波数を速くする。 画像表示装置では1画面全部を走査する期間を1フレー
ムといい、映像信号の1フィールドで1画面を表示する
からそのサイクル(フレーム周波数)は1/60Sであ
る。上記画像表示装置2は、液晶パネル20を1/60
Sの間に4回走査することによって1画面を4回表示
し、240Hzとしている。これを実現するために、本
実施例では表示制御部13,14,15に4つのフレー
ムメモリ(RAM−A,RAM−B,RAMC,RAM
−D)を設け、一旦メモリに入れたデータを所定のタイ
ミングで4回読出すようにしている。なお、映像信号の
2フィールドのこともフレームと言い、本明細書では
「フレーム」という語を液晶パネルの1走査の意味と映
像信号の2フィールドの意味の両方に使っているので注
意されたい。
【0012】上下分割パネルを用いる。 前記図2に示すように、上下分割液晶パネル20を駆動
する液晶駆動装置16の走査側駆動回路を走査側駆動回
路21と走査側駆動回路22とに分割し、同時に上側液
晶パネル20Aの走査線電極と下側液晶パネル20Bの
走査線電極を選択する。すなわち、液晶のデューテイが
大きい程マージンが高くなる条件下において、走査線電
極の数を増やすとマージンが足りなくなる状況が生じて
いたが、このような操作をすることによってデューティ
を半減させることができ、1走査の選択時間は2倍にな
る。ところが、上記のように同時に表示させるために
は、例えばX1のデータとX241のデータとが同時に
得られなくてはならないので少なくとも何れか一方のデ
ータはメモリから読出す必要がある。本実施例では、こ
のメモリを前記RAM−A,RAM−B,RAM−C,
RAM−Dを使用することにより実現する。
する液晶駆動装置16の走査側駆動回路を走査側駆動回
路21と走査側駆動回路22とに分割し、同時に上側液
晶パネル20Aの走査線電極と下側液晶パネル20Bの
走査線電極を選択する。すなわち、液晶のデューテイが
大きい程マージンが高くなる条件下において、走査線電
極の数を増やすとマージンが足りなくなる状況が生じて
いたが、このような操作をすることによってデューティ
を半減させることができ、1走査の選択時間は2倍にな
る。ところが、上記のように同時に表示させるために
は、例えばX1のデータとX241のデータとが同時に
得られなくてはならないので少なくとも何れか一方のデ
ータはメモリから読出す必要がある。本実施例では、こ
のメモリを前記RAM−A,RAM−B,RAM−C,
RAM−Dを使用することにより実現する。
【0013】ROMテーブルを用いて階調信号の変換
を行う。 図3に示すように液晶パネル20上のある画素が、ある
フレームで階調信号が「2」であった場合、次のフレー
ムでこれが「10」になったとしても液晶の応答速度が
小さいので「2」から「10」にはゆっくりと追随する
ことになる。これを輝度としてとらえてみると図4の実
線に示すように階調信号の「10」が4回続いても
「2」の輝度が「10」の輝度になるのに応答遅れが生
じる。
を行う。 図3に示すように液晶パネル20上のある画素が、ある
フレームで階調信号が「2」であった場合、次のフレー
ムでこれが「10」になったとしても液晶の応答速度が
小さいので「2」から「10」にはゆっくりと追随する
ことになる。これを輝度としてとらえてみると図4の実
線に示すように階調信号の「10」が4回続いても
「2」の輝度が「10」の輝度になるのに応答遅れが生
じる。
【0014】そこで、本願は図3の破線に示すようにか
かる場合には上記「10」を、「16」にデータ変換す
ることによって図4の破線に示すように応答速度を大幅
に高めるようにしている。また、同様に次のフレームで
「3」になったときはこの「3」を「0」に変換するこ
とによって立下りの応答速度を向上させている。
かる場合には上記「10」を、「16」にデータ変換す
ることによって図4の破線に示すように応答速度を大幅
に高めるようにしている。また、同様に次のフレームで
「3」になったときはこの「3」を「0」に変換するこ
とによって立下りの応答速度を向上させている。
【0015】上記階調信号の変換を行うためにROMに
前回のフレームと今回のフレームの値をテーブル化した
ROMテーブルを設け、ROMテーブルを参照して階調
信号の変換を行いスピードアップを図るようにする。例
えば、前回フレームが「0」、今回フレームが「0」の
ときはテーブルデータ「0」、前回フレームが「2」、
今回フレームが「10」のときはテーブルデータ「1
5」とする。このように、映像信号の表示データ(階調
信号)をそのまま液晶パネルに与えるのではなくROM
テーブルを用いて変形して与えるようにするものであ
る。
前回のフレームと今回のフレームの値をテーブル化した
ROMテーブルを設け、ROMテーブルを参照して階調
信号の変換を行いスピードアップを図るようにする。例
えば、前回フレームが「0」、今回フレームが「0」の
ときはテーブルデータ「0」、前回フレームが「2」、
今回フレームが「10」のときはテーブルデータ「1
5」とする。このように、映像信号の表示データ(階調
信号)をそのまま液晶パネルに与えるのではなくROM
テーブルを用いて変形して与えるようにするものであ
る。
【0016】また、今回フレームが「10」のときRO
Mテーブルにより「15」が与えられた場合、その次の
フレームが「10」のときは前回フレームが「10」、
今回フレームが「10」ということであるからROMテ
ーブルから例えば「10」が読出される。この場合、次
のフレームで「10」が続く限り、ROMテーブルから
は「10」が読出され、データは「10」に収束する。
Mテーブルにより「15」が与えられた場合、その次の
フレームが「10」のときは前回フレームが「10」、
今回フレームが「10」ということであるからROMテ
ーブルから例えば「10」が読出される。この場合、次
のフレームで「10」が続く限り、ROMテーブルから
は「10」が読出され、データは「10」に収束する。
【0017】また、単に応答速度を上げるだけでよいも
のとすると、前回の値よりも大きければ最大値を、小さ
ければ最小値を与えるようにすれば追随性は良くなるが
反動(オーバシュート、アンダーシュート)が生じる。
そこで実際には予めシミュレーション等により最適値を
求め、これをROMテーブルに格納しておく。また、温
度によっても最適値は異なるので、温度に応じた複数の
ROMテーブルを用意するようにしてもよい。
のとすると、前回の値よりも大きければ最大値を、小さ
ければ最小値を与えるようにすれば追随性は良くなるが
反動(オーバシュート、アンダーシュート)が生じる。
そこで実際には予めシミュレーション等により最適値を
求め、これをROMテーブルに格納しておく。また、温
度によっても最適値は異なるので、温度に応じた複数の
ROMテーブルを用意するようにしてもよい。
【0018】階調信号を分解し4回に分けて階調を実
現する。 これにより(以下に詳述する)駆動系の伝送ビット数を
下げることができるようになるが、先ず伝送ビット数を
下げるメリットについて述べる。例えば、A/D変換器
12で得られる階調信号が5bitである場合には000
00〜11111までの32階調である。この場合、図
1に示す表示制御部13,14,15内部のシフトレジ
スタ(後述)は5bitで動作させなければならず、メモ
リのアクセスも1画素について5bitで行わなければな
らない。しかし、液晶駆動装置16,17,18につい
ては配線の数を削減するために3bitで動作させたいと
いう要望がある。そこで以下に説明するように4回に分
けて階調を実現することによって液晶駆動装置における
ビット数を例えば5bitから3bitに下げる。
現する。 これにより(以下に詳述する)駆動系の伝送ビット数を
下げることができるようになるが、先ず伝送ビット数を
下げるメリットについて述べる。例えば、A/D変換器
12で得られる階調信号が5bitである場合には000
00〜11111までの32階調である。この場合、図
1に示す表示制御部13,14,15内部のシフトレジ
スタ(後述)は5bitで動作させなければならず、メモ
リのアクセスも1画素について5bitで行わなければな
らない。しかし、液晶駆動装置16,17,18につい
ては配線の数を削減するために3bitで動作させたいと
いう要望がある。そこで以下に説明するように4回に分
けて階調を実現することによって液晶駆動装置における
ビット数を例えば5bitから3bitに下げる。
【0019】すなわち、上記で述べたように1画素を
4回表示して240Hzとしている。これは同じデータ
を4回表示するということである。例えば、従来であれ
ば図5(a)(b)に示すように1画面が1/60でデータ
が「5」であったものを、図5(c)に示すように1画面
を4回に分けて4分割した夫々に「5」を表示するよう
にしている。すなわち、5bitで00000〜1111
1の32階調で表わす代わりに、本願は1画面を4回に
分けて各々を3bitで表わす(図5(d)参照)。そし
て、例えば元の5bitのデータが「0」のときは図5
(e)に示すように3bitのデータを4回に分けた各々を
「0」「0」「0」「0」で表せばよく、また、元の5
bitデータが「31」のときは図5(f)に示すように3b
itのデータを4回に分けた各々を「7」「7」「7」
「7」と表示すればよい。このように液晶は印加した電
圧の実効値に依存して動作するから4回に分けても平均
すれば同様の結果を得ることができる。つまり、3bit
では0〜7までの8階調しか得られないが、これを4回
に分けることによって8階調を4つの組合せで表現する
ことができ、3bit×4で28階調が実現できる。
4回表示して240Hzとしている。これは同じデータ
を4回表示するということである。例えば、従来であれ
ば図5(a)(b)に示すように1画面が1/60でデータ
が「5」であったものを、図5(c)に示すように1画面
を4回に分けて4分割した夫々に「5」を表示するよう
にしている。すなわち、5bitで00000〜1111
1の32階調で表わす代わりに、本願は1画面を4回に
分けて各々を3bitで表わす(図5(d)参照)。そし
て、例えば元の5bitのデータが「0」のときは図5
(e)に示すように3bitのデータを4回に分けた各々を
「0」「0」「0」「0」で表せばよく、また、元の5
bitデータが「31」のときは図5(f)に示すように3b
itのデータを4回に分けた各々を「7」「7」「7」
「7」と表示すればよい。このように液晶は印加した電
圧の実効値に依存して動作するから4回に分けても平均
すれば同様の結果を得ることができる。つまり、3bit
では0〜7までの8階調しか得られないが、これを4回
に分けることによって8階調を4つの組合せで表現する
ことができ、3bit×4で28階調が実現できる。
【0020】以上のことを図6に示す波形図を用いて具
体的に説明する。図6において、同図中実線は60Hz
時の階調信号波形を示し、破線は本願における240H
z時の信号波形を示している。
体的に説明する。図6において、同図中実線は60Hz
時の階調信号波形を示し、破線は本願における240H
z時の信号波形を示している。
【0021】図6(a)に示すように階調信号波形が
「1」であれば本願も同様に「1」でよいが(図6
(b)参照)、図6(c)に示すように階調信号波形が
「20」である場合にはこれを4回に分けて「5」
「5」「5」「5」とすれば5×4=20で幅(すなわ
ち、階調)としては5bitの場合の「20」と同じにな
る(図6(d)参照)。同様に、図6(e)に示すよう
に階調信号波形が「21」の場合にはこれを「6」
「5」「5」「5」と4回に分ければ「21」となる
(図6(f)参照)。また、階調信号波形が「31(f
ull)」のときは図6(g)に示すように「7」
「7」「7」「7」とすれば7×4で「28」となる。
従って、従来例では32階調を表現するのに5bit必要
であったが、本願では波形を分割することによって3bi
t×4で28階調を表現することができる。なお、5bit
のときは0〜31までの階調表現ができるが、3bitの
ときは0〜28までしか表現できないので、データが2
8,29,30,31のときは全てfull(図6
(g))とするようにしている。
「1」であれば本願も同様に「1」でよいが(図6
(b)参照)、図6(c)に示すように階調信号波形が
「20」である場合にはこれを4回に分けて「5」
「5」「5」「5」とすれば5×4=20で幅(すなわ
ち、階調)としては5bitの場合の「20」と同じにな
る(図6(d)参照)。同様に、図6(e)に示すよう
に階調信号波形が「21」の場合にはこれを「6」
「5」「5」「5」と4回に分ければ「21」となる
(図6(f)参照)。また、階調信号波形が「31(f
ull)」のときは図6(g)に示すように「7」
「7」「7」「7」とすれば7×4で「28」となる。
従って、従来例では32階調を表現するのに5bit必要
であったが、本願では波形を分割することによって3bi
t×4で28階調を表現することができる。なお、5bit
のときは0〜31までの階調表現ができるが、3bitの
ときは0〜28までしか表現できないので、データが2
8,29,30,31のときは全てfull(図6
(g))とするようにしている。
【0022】走査電極を2本ずつ駆動する。 図7に示すように走査線が480本あるとすると1フィ
ールドには240本となる。CRTの場合は飛び越し走
査を行って最初に奇数ライン1,3,5,7…の表示を
して次のフィールドに偶数ライン2,4,6…の表示を
しているが、液晶の場合はデューティが高いと動作マー
ジン(電圧駆動比)が下がってしまうので走査線の飛び
越しは避けたい。そこで本来であれば1,3,5,7と
表示するフィールドのときに図7a.に示すようにライ
ン1のときにライン2、ライン3のときにライン4、ラ
イン5のときにライン6も同時に表示し、次のフィール
ドのときには組み合せを変えて同図b.に示すようにラ
イン2のときにライン3、ライン4のときにはライン5
としている。これは信号側とは無関係に液晶駆動側によ
って動作され、例えば前記図2に示すように本来走査さ
れないライン2(X2)のところをライン1(X1)と
一緒にオンし、次のフレームではライン3(X3)とラ
イン4(X4)を一緒にオンするようにする。
ールドには240本となる。CRTの場合は飛び越し走
査を行って最初に奇数ライン1,3,5,7…の表示を
して次のフィールドに偶数ライン2,4,6…の表示を
しているが、液晶の場合はデューティが高いと動作マー
ジン(電圧駆動比)が下がってしまうので走査線の飛び
越しは避けたい。そこで本来であれば1,3,5,7と
表示するフィールドのときに図7a.に示すようにライ
ン1のときにライン2、ライン3のときにライン4、ラ
イン5のときにライン6も同時に表示し、次のフィール
ドのときには組み合せを変えて同図b.に示すようにラ
イン2のときにライン3、ライン4のときにはライン5
としている。これは信号側とは無関係に液晶駆動側によ
って動作され、例えば前記図2に示すように本来走査さ
れないライン2(X2)のところをライン1(X1)と
一緒にオンし、次のフレームではライン3(X3)とラ
イン4(X4)を一緒にオンするようにする。
【0023】図8〜図14は上記基本的な考え方に基づ
く画像表示装置の一実施例を示す図である。先ず、構成
を説明する。図8は画像表示装置2のブロック構成図で
あり、R(赤),G(緑),B(青)の3系統同一回路
で構成され、ここでは3系統あるうちのある1つの系統
(例えば、R)についての回路(すなわち、タイミング
制御回路11、A/D変換器12、R表示制御部13及
びR液晶表示装置16)が代表して示されている。この
図において、画像表示装置2は、各種タイミング信号を
発生しこれを基にコントロール信号を生成するタイミン
グ制御回路11、タイミング制御回路11からのコント
ロール信号により表示制御を行う表示制御回路51,5
2、表示制御回路51の出力により階調表示駆動をする
信号側駆動回路51,52、所定のタイミング信号に基
づいて液晶パネル20を駆動する走査側駆動回路21,
22を備えている。ここで、制御系である上記タイミン
グ制御回路11、表示制御回路51は5bit動作であ
り、駆動系の信号側駆動回路23,24及び走査側駆動
回路21,22は3bit動作である。
く画像表示装置の一実施例を示す図である。先ず、構成
を説明する。図8は画像表示装置2のブロック構成図で
あり、R(赤),G(緑),B(青)の3系統同一回路
で構成され、ここでは3系統あるうちのある1つの系統
(例えば、R)についての回路(すなわち、タイミング
制御回路11、A/D変換器12、R表示制御部13及
びR液晶表示装置16)が代表して示されている。この
図において、画像表示装置2は、各種タイミング信号を
発生しこれを基にコントロール信号を生成するタイミン
グ制御回路11、タイミング制御回路11からのコント
ロール信号により表示制御を行う表示制御回路51,5
2、表示制御回路51の出力により階調表示駆動をする
信号側駆動回路51,52、所定のタイミング信号に基
づいて液晶パネル20を駆動する走査側駆動回路21,
22を備えている。ここで、制御系である上記タイミン
グ制御回路11、表示制御回路51は5bit動作であ
り、駆動系の信号側駆動回路23,24及び走査側駆動
回路21,22は3bit動作である。
【0024】タイミング制御回路11は、垂直同期信号
ΦvをカウントするVカウンタ62、Vカウンタ62の
出力を基にタイミングをとりながら各種垂直タイミング
用クロックを生成するタイミング発生回路63(動作タ
イミングは図11参照)、電圧制御発振器(OSC)6
4、位相比較器65及びHカウンタ66からなり水平同
期信号ΦHとOSC64出力を分周した信号の位相を比
較しロックするPLL回路67、PLL回路67のHカ
ウンタ66の出力を基にタイミングをとりながら各種水
平タイミング用クロックを生成するタイミング発生回路
68、タイミング発生回路63,68の出力に基づいて
各種コントロール信号を作成する制御回路69により構
成されている。
ΦvをカウントするVカウンタ62、Vカウンタ62の
出力を基にタイミングをとりながら各種垂直タイミング
用クロックを生成するタイミング発生回路63(動作タ
イミングは図11参照)、電圧制御発振器(OSC)6
4、位相比較器65及びHカウンタ66からなり水平同
期信号ΦHとOSC64出力を分周した信号の位相を比
較しロックするPLL回路67、PLL回路67のHカ
ウンタ66の出力を基にタイミングをとりながら各種水
平タイミング用クロックを生成するタイミング発生回路
68、タイミング発生回路63,68の出力に基づいて
各種コントロール信号を作成する制御回路69により構
成されている。
【0025】A/D変換器12の出力は液晶パネル20
の上側を制御する表示制御回路51と下側を制御する表
示制御回路52に夫々入力され、制御回路69で作成さ
れたD/Dコントロール信号も上記表示制御回路51,
52に夫々供給される。上記表示制御回路51のハード
的構成は上記表示制御回路52と同一であるが、各内部
回路の動作タイミングは異なっている。
の上側を制御する表示制御回路51と下側を制御する表
示制御回路52に夫々入力され、制御回路69で作成さ
れたD/Dコントロール信号も上記表示制御回路51,
52に夫々供給される。上記表示制御回路51のハード
的構成は上記表示制御回路52と同一であるが、各内部
回路の動作タイミングは異なっている。
【0026】上記表示制御回路51は、タイミング制御
回路11からのD/Dコントロール信号をデコードして
後述するRAM−A73,RAM−B74,SOM(Se
rialOut Memory)−A75,SOM−B76の書込動作
を可能にするライトイネーブル信号WEA,WEB,読
出しパルスRS(図11参照)を出力するOPデコーダ
(operation decoder)71と、5bitのディジタル信号
に変換されたビデオデータ(例えば、R(赤)のデータ
RD)を1走査線分(1H分)蓄えるシフトレジスタ
(SIM(Serial In Memory)−A)72と、シフトレ
ジスタ(SIM−A)72に蓄えられた1HのデータR
Dを図11に示すライトイネーブルWEAのタイミング
で順次書込むフレームメモリ(RAM−A)73と、シ
フトレジスタ(SIM−A)72に蓄えられた1Hのデ
ータRDを図11に示すライトイネーブルWEBのタイ
ミングで順次書込むフレームメモリ(RAM−B)74
と、RAM−A73に書き込まれたビデオデータを読出
しパルスRSのタイミングで同一行を一度に読み出して
蓄えるパラレルシリアル変換動作を行うシフトレジスタ
(SOM−A)75と、RAM−B74に書き込まれた
ビデオデータを読出しパルスRSのタイミングで同一行
を一度に読み出して蓄えるパラレルシリアル変換動作を
行うシフトレジスタ(SOM−B)76と、図9に示す
ROMテーブル100を記憶するとともに、SOM−A
75及びSOM−B76に蓄えられたデータをROMア
ドレスとして前回フレームのデータと今回フレームのデ
ータを順次比較しROMテーブル100に基づくデータ
変換値を信号側駆動回路55に出力するROM77とに
より構成されている。
回路11からのD/Dコントロール信号をデコードして
後述するRAM−A73,RAM−B74,SOM(Se
rialOut Memory)−A75,SOM−B76の書込動作
を可能にするライトイネーブル信号WEA,WEB,読
出しパルスRS(図11参照)を出力するOPデコーダ
(operation decoder)71と、5bitのディジタル信号
に変換されたビデオデータ(例えば、R(赤)のデータ
RD)を1走査線分(1H分)蓄えるシフトレジスタ
(SIM(Serial In Memory)−A)72と、シフトレ
ジスタ(SIM−A)72に蓄えられた1HのデータR
Dを図11に示すライトイネーブルWEAのタイミング
で順次書込むフレームメモリ(RAM−A)73と、シ
フトレジスタ(SIM−A)72に蓄えられた1Hのデ
ータRDを図11に示すライトイネーブルWEBのタイ
ミングで順次書込むフレームメモリ(RAM−B)74
と、RAM−A73に書き込まれたビデオデータを読出
しパルスRSのタイミングで同一行を一度に読み出して
蓄えるパラレルシリアル変換動作を行うシフトレジスタ
(SOM−A)75と、RAM−B74に書き込まれた
ビデオデータを読出しパルスRSのタイミングで同一行
を一度に読み出して蓄えるパラレルシリアル変換動作を
行うシフトレジスタ(SOM−B)76と、図9に示す
ROMテーブル100を記憶するとともに、SOM−A
75及びSOM−B76に蓄えられたデータをROMア
ドレスとして前回フレームのデータと今回フレームのデ
ータを順次比較しROMテーブル100に基づくデータ
変換値を信号側駆動回路55に出力するROM77とに
より構成されている。
【0027】同様に、上記表示制御回路52は、タイミ
ング制御回路11からのD/Dコントロール信号をデコ
ードして後述するRAM−C83,RAM−D84,S
OM−C85,SOM−D86の書込動作を可能にする
ライトイネーブル信号WEC,WED,読出しパルスR
S(図11参照)を出力するOPデコーダ81と5bit
のディジタル信号に変換されたビデオデータ(例えば、
R(赤)のデータRD)を1走査線分(1H分)蓄える
シフトレジスタ(SIM−C)82と、シフトレジスタ
(SIM−B)82に蓄えられた1HのデータRDを図
11に示すライトイネーブルWECのタイミングで順次
書込むフレームメモリ(RAM−C)83と、シフトレ
ジスタ(SIM−B)82に蓄えられた1HのデータR
Dを図11に示すライトイネーブルWEDのタイミング
で順次書込むフレームメモリ(RAM−D)84とRA
M−C83に書き込まれたビデオデータを読出しパルス
RSのタイミングで同一行を一度に読み出して蓄えるパ
ラレルシリアル変換動作を行うシフトレジスタ(SOM
−C)85と、RAM−D84に書き込まれたビデオデ
ータを読出しパルスRSのタイミングで同一行を一度に
読み出して蓄えるパラレルシリアル変換動作を行うシフ
トレジスタ(SOM−A)86と、前記ROMテーブル
100を記憶するとともに、SOM−C85及びSOM
−D86に蓄えられたデータをROMアドレスとして前
回フレームのデータと今回フレームのデータを順次比較
しROMテーブル100に基づくデータ変換値を信号側
駆動回路56に出力するROM87とにより構成されて
いる。
ング制御回路11からのD/Dコントロール信号をデコ
ードして後述するRAM−C83,RAM−D84,S
OM−C85,SOM−D86の書込動作を可能にする
ライトイネーブル信号WEC,WED,読出しパルスR
S(図11参照)を出力するOPデコーダ81と5bit
のディジタル信号に変換されたビデオデータ(例えば、
R(赤)のデータRD)を1走査線分(1H分)蓄える
シフトレジスタ(SIM−C)82と、シフトレジスタ
(SIM−B)82に蓄えられた1HのデータRDを図
11に示すライトイネーブルWECのタイミングで順次
書込むフレームメモリ(RAM−C)83と、シフトレ
ジスタ(SIM−B)82に蓄えられた1HのデータR
Dを図11に示すライトイネーブルWEDのタイミング
で順次書込むフレームメモリ(RAM−D)84とRA
M−C83に書き込まれたビデオデータを読出しパルス
RSのタイミングで同一行を一度に読み出して蓄えるパ
ラレルシリアル変換動作を行うシフトレジスタ(SOM
−C)85と、RAM−D84に書き込まれたビデオデ
ータを読出しパルスRSのタイミングで同一行を一度に
読み出して蓄えるパラレルシリアル変換動作を行うシフ
トレジスタ(SOM−A)86と、前記ROMテーブル
100を記憶するとともに、SOM−C85及びSOM
−D86に蓄えられたデータをROMアドレスとして前
回フレームのデータと今回フレームのデータを順次比較
しROMテーブル100に基づくデータ変換値を信号側
駆動回路56に出力するROM87とにより構成されて
いる。
【0028】ここで、本実施例では液晶パネル20の画
素数が1ラインに736ドットあるものとすると上記シ
フトレジスタ(SIM−A)72,(SIM−B)82
は、736段のシフトレジスタとなる。このSIM−A
72,SIM−B82に蓄えられたデータがフレームメ
モリのRAM−A73,RAM−B74,RAM−C8
3,RAM−D84に入力されることになる。この場合
の動作は後述する(図10、図11参照)。
素数が1ラインに736ドットあるものとすると上記シ
フトレジスタ(SIM−A)72,(SIM−B)82
は、736段のシフトレジスタとなる。このSIM−A
72,SIM−B82に蓄えられたデータがフレームメ
モリのRAM−A73,RAM−B74,RAM−C8
3,RAM−D84に入力されることになる。この場合
の動作は後述する(図10、図11参照)。
【0029】表示制御回路51のROM77の内容によ
りデータ処理されたデータは信号側駆動回路23に出力
され、表示制御回路52のROM87の内容によりデー
タ処理されたデータは信号側駆動回路24に出力され
る。上記信号側駆動回路23,24は、上記表示制御回
路51,52から出力されたデータに基づいて3bitで
階調表現を行う(前記表示制御回路51,52内部では
階調表現するbit数は5bit(32階調)である)。
りデータ処理されたデータは信号側駆動回路23に出力
され、表示制御回路52のROM87の内容によりデー
タ処理されたデータは信号側駆動回路24に出力され
る。上記信号側駆動回路23,24は、上記表示制御回
路51,52から出力されたデータに基づいて3bitで
階調表現を行う(前記表示制御回路51,52内部では
階調表現するbit数は5bit(32階調)である)。
【0030】また、走査側駆動回路21は後述する図1
2に示すタイミングで液晶パネル20を駆動する。
2に示すタイミングで液晶パネル20を駆動する。
【0031】また、液晶パネル20は、図2に示すよう
に画素数が736画素であり走査線電極数が×1〜×2
40,×241〜×480のものがR,G,B用に3枚
使用される。この場合の投影表示の画素数は、 (表示の画素数)=480×736×3 となり、データ量としては データ量=(表示の画素数)×5bit となる。また、デューティは、 デューティー=1/480×2(上下分割しているた
め)×2(走査電極を2ライン選択するため)=1/1
20 となる。
に画素数が736画素であり走査線電極数が×1〜×2
40,×241〜×480のものがR,G,B用に3枚
使用される。この場合の投影表示の画素数は、 (表示の画素数)=480×736×3 となり、データ量としては データ量=(表示の画素数)×5bit となる。また、デューティは、 デューティー=1/480×2(上下分割しているた
め)×2(走査電極を2ライン選択するため)=1/1
20 となる。
【0032】図9はROM77,82に記憶されたRO
Mテーブル100の構成を示す図である。図9において
ROMテーブル100は、前記図3及び図4で説明した
階調信号の変換の考え方と、前記図5及び図6で説明
した階調信号の分解の考え方の両方の考え方に従って
作成されたテーブルであり以下のような特徴を有する。
Mテーブル100の構成を示す図である。図9において
ROMテーブル100は、前記図3及び図4で説明した
階調信号の変換の考え方と、前記図5及び図6で説明
した階調信号の分解の考え方の両方の考え方に従って
作成されたテーブルであり以下のような特徴を有する。
【0033】すなわち、前記階調信号の変換を行う観
点からは、図9に示すようにROMテーブル100の縦
方向に前回フレームにおける5bitの階調信号を示す0
〜31を、また、横方向に今回フレームにおける5bit
の階調信号を示す0〜31をとり、前回フレーム0〜3
1と今回フレーム0〜31とでテーブル化された各テー
ブル値には3bitを4回に分けてデータ変換値0〜7
(3bitであるから7が最大値となる)を格納する。こ
のデータ変換値は、前回フレームと今回フレームのフレ
ーム間の動きを基に応答速度ができるだけ高くなるよう
に設定した階調信号データであり、予めシミュレーショ
ン等により最適値が算出されて格納される。本実施例で
は、以下に述べる理由によりこのデータ変換値は3bit
のデータとして格納される。例えば、前回フレームが
「2」、今回フレームが「15」(何れも5bit情報)
のときはROMテーブル100から3bitの最大値であ
る「7」が読出され、このROMテーブル100から読
み出されたデータ変換値「7」を用いることによって応
答速度を向上させることができる。
点からは、図9に示すようにROMテーブル100の縦
方向に前回フレームにおける5bitの階調信号を示す0
〜31を、また、横方向に今回フレームにおける5bit
の階調信号を示す0〜31をとり、前回フレーム0〜3
1と今回フレーム0〜31とでテーブル化された各テー
ブル値には3bitを4回に分けてデータ変換値0〜7
(3bitであるから7が最大値となる)を格納する。こ
のデータ変換値は、前回フレームと今回フレームのフレ
ーム間の動きを基に応答速度ができるだけ高くなるよう
に設定した階調信号データであり、予めシミュレーショ
ン等により最適値が算出されて格納される。本実施例で
は、以下に述べる理由によりこのデータ変換値は3bit
のデータとして格納される。例えば、前回フレームが
「2」、今回フレームが「15」(何れも5bit情報)
のときはROMテーブル100から3bitの最大値であ
る「7」が読出され、このROMテーブル100から読
み出されたデータ変換値「7」を用いることによって応
答速度を向上させることができる。
【0034】一方、前記階調信号の分解を行う観点か
らは、図9に示すように1画面を4回に分けることによ
って3bit表現されたその回の各々に前記データ変換値
0〜7を設けるようにする。従って、5bitでアクセス
されたROMテーブル100からは3bit×4のデータ
が読出されることになり、後段の駆動系を3bitで動作
させることが可能になる。
らは、図9に示すように1画面を4回に分けることによ
って3bit表現されたその回の各々に前記データ変換値
0〜7を設けるようにする。従って、5bitでアクセス
されたROMテーブル100からは3bit×4のデータ
が読出されることになり、後段の駆動系を3bitで動作
させることが可能になる。
【0035】例えば、図9に示すように前回フレームが
「2」、今回フレームが「15」のときはテーブル値は
「7777」であるから1回目は3bitのデータ変換値
「7」が、2回目は「7」が、3回目は「7」が、4回
目は「7」が夫々読出される。また、前回フレームが
「15」で今回フレームも「15」のときは「444
3」であるから1回目は3bitのデータ変換値「4」、
2回目は「4」、3回目は「4」、4回目は「3」が夫
々読み出される。
「2」、今回フレームが「15」のときはテーブル値は
「7777」であるから1回目は3bitのデータ変換値
「7」が、2回目は「7」が、3回目は「7」が、4回
目は「7」が夫々読出される。また、前回フレームが
「15」で今回フレームも「15」のときは「444
3」であるから1回目は3bitのデータ変換値「4」、
2回目は「4」、3回目は「4」、4回目は「3」が夫
々読み出される。
【0036】このように、上記ROMテーブル100を
用いることにより階調信号の変換と分解とを同時に実現
することができ、階調信号の変換による応答速度の向上
と階調信号の分解による駆動系の伝送ビット数の削減と
いう相反する目的を同時に達成することができる。
用いることにより階調信号の変換と分解とを同時に実現
することができ、階調信号の変換による応答速度の向上
と階調信号の分解による駆動系の伝送ビット数の削減と
いう相反する目的を同時に達成することができる。
【0037】次に、本実施例の動作を説明する。全体動作 先ず、タイミング制御回路11では、ビデオ信号から作
成された水平同期信号ΦHと、OSC64及びHカウン
タ66により分周した信号をPLL回路67により位
相、周波数をロックさせる。分周回路を構成するHカウ
ンタ66の出力はタイミング発生回路68に入力され、
タイミング発生回路68はH(水平)用の各種タイミン
グ用クロック等を作成する。また、垂直同期信号Φvは
Vカウンタ62に入力され、Vカウンタ62でHカウン
タ66のカウント出力を基にビデオ信号からのΦvと同
期をとりながらHの数をカウントし、タイミング発生回
路63でV(垂直)内の各種タイミング用クロック等を
作成する。
成された水平同期信号ΦHと、OSC64及びHカウン
タ66により分周した信号をPLL回路67により位
相、周波数をロックさせる。分周回路を構成するHカウ
ンタ66の出力はタイミング発生回路68に入力され、
タイミング発生回路68はH(水平)用の各種タイミン
グ用クロック等を作成する。また、垂直同期信号Φvは
Vカウンタ62に入力され、Vカウンタ62でHカウン
タ66のカウント出力を基にビデオ信号からのΦvと同
期をとりながらHの数をカウントし、タイミング発生回
路63でV(垂直)内の各種タイミング用クロック等を
作成する。
【0038】一方、R,G,Bのビデオ信号はA/D変
換器12により5bitのディジタル信号に変換されて表
示制御回路51,52のSIM−A72,SIM−B8
2に出力される。表示制御回路51,52では、A/D
されたビデオ信号R(赤)のデータRDを1H分SIM
−A72に蓄え、SIM−A72に蓄えられたデータは
A・BフィールドのデータとしてライトイネーブルWE
A(図11)のタイミングでRAM−A73に順次書き
込まれる。同様に、C・Dフィールドのデータはライト
イネーブルWEB(図11)のタイミングでRAM−B
74に順次書き込まれる。RAM−A73,RAM−B
74に書き込まれたビデオデータは読出しパルスRS
(図11)により同一行が一度に各々SOM−A75,
SOM−B76に読み出され、SOM−A75,SOM
−B76のデータをROMのアドレスとして、ROM7
7により前回フレームのデータと今回フレームのデータ
を順次比較する。そして、同一画素に表示するデータを
比較してROM77に記憶されたROMテーブル100
の内容に従ってデータ変換処理されたデータを信号側駆
動回路23に送り出す。ここで、本画像表示装置2はフ
レーム周波数240Hz/上下分割であるから、1/2
H期間内に1ライン分のデータを読出し、信号側駆動回
路23を通して液晶パネル54に表示する。下画面も同
様の手順で表示し、G・Bに対してRと同様に表示制御
する。
換器12により5bitのディジタル信号に変換されて表
示制御回路51,52のSIM−A72,SIM−B8
2に出力される。表示制御回路51,52では、A/D
されたビデオ信号R(赤)のデータRDを1H分SIM
−A72に蓄え、SIM−A72に蓄えられたデータは
A・BフィールドのデータとしてライトイネーブルWE
A(図11)のタイミングでRAM−A73に順次書き
込まれる。同様に、C・Dフィールドのデータはライト
イネーブルWEB(図11)のタイミングでRAM−B
74に順次書き込まれる。RAM−A73,RAM−B
74に書き込まれたビデオデータは読出しパルスRS
(図11)により同一行が一度に各々SOM−A75,
SOM−B76に読み出され、SOM−A75,SOM
−B76のデータをROMのアドレスとして、ROM7
7により前回フレームのデータと今回フレームのデータ
を順次比較する。そして、同一画素に表示するデータを
比較してROM77に記憶されたROMテーブル100
の内容に従ってデータ変換処理されたデータを信号側駆
動回路23に送り出す。ここで、本画像表示装置2はフ
レーム周波数240Hz/上下分割であるから、1/2
H期間内に1ライン分のデータを読出し、信号側駆動回
路23を通して液晶パネル54に表示する。下画面も同
様の手順で表示し、G・Bに対してRと同様に表示制御
する。
【0039】表示制御回路51,52における動作 A/D変換されたビデオ信号Rのデータの1H分がSI
M−A72,SIM−B82に蓄えられ、この1H分の
データがフレームメモリRAM−A73,RAM−B7
4,RAM−C83,RAM−D84に書き込まれる
が、この場合の動作を図10及び図11を用いて説明す
る。
M−A72,SIM−B82に蓄えられ、この1H分の
データがフレームメモリRAM−A73,RAM−B7
4,RAM−C83,RAM−D84に書き込まれる
が、この場合の動作を図10及び図11を用いて説明す
る。
【0040】図10はフィールドf1〜f8のうちのf5
を例にとった場合のRAM−A〜RAM−Dの書込み動
作を説明するための図であり、図11はフィールドf5
〜f8における各部の詳細な動作タイミングを示すタイ
ミングチャートである。
を例にとった場合のRAM−A〜RAM−Dの書込み動
作を説明するための図であり、図11はフィールドf5
〜f8における各部の詳細な動作タイミングを示すタイ
ミングチャートである。
【0041】図11に示すように、先ず、フィールドf
5において上半分のデータ(H1〜H120)がライト
イネーブルWEAによってRAM−A73に書込まれ、
フィールドf5の下半分のデータ(H121〜H24
0)がライトイネーブルWECによってRAM−C83
に書込まれる。その後、フィールドf6になるとまた上
半分のデータがライトイネーブルWEAによってRAM
−A73に書込まれ、下半分のデータがライトイネーブ
ルWECによってRAM−C83に書込まれる。そし
て、フィールドf7になると上半分のデータがライトイ
ネーブルWEBによってRAM−B74に書込まれ、下
半分のデータがライトイネーブルWEDによってRAM
−D84に書込まれる。その後、フィールドf8になる
とまた上半分のデータがライトイネーブルWEBによっ
てRAM−B74に書込まれ、下半分のデータがライト
イネーブルWECによってRAM−C84に書込まれ
る。従って、表示制御装置52は、図11に示すSIC
Aによってフィールドf5H1のデータがSIM−A7
2に取込まれ、SICBによってフィールドf5H12
1のデータがSIM−B82に取込まれる。このよう
に、SIC−A72,SIC−B82には1Hかかって
個々にデータが取込まれるが、フレームメモリ(ここで
は、RAM−A73,RAM−C83)にはラッチクロ
ックで1ライン毎に書込まれる。同様に、次のフレーム
でフレームメモリ(RAM−B74,RAM−D84)
に1ライン毎にデータが書込まれる。
5において上半分のデータ(H1〜H120)がライト
イネーブルWEAによってRAM−A73に書込まれ、
フィールドf5の下半分のデータ(H121〜H24
0)がライトイネーブルWECによってRAM−C83
に書込まれる。その後、フィールドf6になるとまた上
半分のデータがライトイネーブルWEAによってRAM
−A73に書込まれ、下半分のデータがライトイネーブ
ルWECによってRAM−C83に書込まれる。そし
て、フィールドf7になると上半分のデータがライトイ
ネーブルWEBによってRAM−B74に書込まれ、下
半分のデータがライトイネーブルWEDによってRAM
−D84に書込まれる。その後、フィールドf8になる
とまた上半分のデータがライトイネーブルWEBによっ
てRAM−B74に書込まれ、下半分のデータがライト
イネーブルWECによってRAM−C84に書込まれ
る。従って、表示制御装置52は、図11に示すSIC
Aによってフィールドf5H1のデータがSIM−A7
2に取込まれ、SICBによってフィールドf5H12
1のデータがSIM−B82に取込まれる。このよう
に、SIC−A72,SIC−B82には1Hかかって
個々にデータが取込まれるが、フレームメモリ(ここで
は、RAM−A73,RAM−C83)にはラッチクロ
ックで1ライン毎に書込まれる。同様に、次のフレーム
でフレームメモリ(RAM−B74,RAM−D84)
に1ライン毎にデータが書込まれる。
【0042】しかして、図10に示すようにフィールド
f2のタイミングではf2のデータをフレームメモリにラ
イトし(f2W)、f3のタイミングではf3のデータを
フレームメモリにライトする(f3W)。以下、同様に
f8のタイミングではf8のデータをライトする(f
8W)。
f2のタイミングではf2のデータをフレームメモリにラ
イトし(f2W)、f3のタイミングではf3のデータを
フレームメモリにライトする(f3W)。以下、同様に
f8のタイミングではf8のデータをライトする(f
8W)。
【0043】この場合、フィールドf5のタイミングに
着目して説明すると、f5のタイミングになってf2のデ
ータのリード(f2R)を4回行う。f2Rの1回につい
てのフレームメモリとの関係は図10の拡大部に示さ
れ、この図に示すようにフィールドf5のf2Rの1回で
は、RAM−A73からf2上側データ(H1R H2
R H3R〜H120R)が、RAM−B74からf4
上側データ(H1R H2R H3R〜H120R)
が、RAM−C83からf2下側データ(H240R
H239R〜H121R)が、RAM−D84からf4
下側データ(H240R H239R〜H121R)が
それぞれ読み出される(ここで、Hは各水平数を表
す)。また、f2Rの他の回及び他のフィールドにあっ
ても同様にしてフレームメモリから前回画面用上半分、
今回画面用上半分、前回画面用上半分、今回画面用下半
分のデータが読出される。ここで、RAM−C83,R
AM−D84から下側データを読み出す際に、H240
からH121に向けて逆方向で読み出す理由については
後述する。
着目して説明すると、f5のタイミングになってf2のデ
ータのリード(f2R)を4回行う。f2Rの1回につい
てのフレームメモリとの関係は図10の拡大部に示さ
れ、この図に示すようにフィールドf5のf2Rの1回で
は、RAM−A73からf2上側データ(H1R H2
R H3R〜H120R)が、RAM−B74からf4
上側データ(H1R H2R H3R〜H120R)
が、RAM−C83からf2下側データ(H240R
H239R〜H121R)が、RAM−D84からf4
下側データ(H240R H239R〜H121R)が
それぞれ読み出される(ここで、Hは各水平数を表
す)。また、f2Rの他の回及び他のフィールドにあっ
ても同様にしてフレームメモリから前回画面用上半分、
今回画面用上半分、前回画面用上半分、今回画面用下半
分のデータが読出される。ここで、RAM−C83,R
AM−D84から下側データを読み出す際に、H240
からH121に向けて逆方向で読み出す理由については
後述する。
【0044】前述したように、シフトレジスタ(SIM
−A)72には1H分736ドットのデータが入力さ
れ、SIM−A72に蓄えられた736のデータでRA
M−A73,RAM−B74がアクセスされる。RAM
−A73,RAM−B74から736×5bitのデータ
が読み出され、これらのデータがSOM−A85,SO
M−B86に出力される。SOM−A85,SOM−B
86はRAM−A73,RAM−B74から読み出す7
36×5bitデータを、読出しパルスRS(図11)に
より同一行が一度に並ぶパラレル−シリアル変換のよう
にして読み出し、読出した736×5bitのデータでR
OM77をアクセスする。ここで、5bitが736回ア
クセスされ、これは1/2Hの間に行われる。すなわ
ち、前記フレーム周波数を速くするために1画面を4
回表示し240Hzとしているので、本来であれば1/
4Hでアクセスしなければならないが、本実施例では上
側の表示制御回路51と下側の表示制御回路52で分担
(2分割)しているから1/2Hで736回アクセスす
ることになる。また、SOM−B86についても全く同
様である。
−A)72には1H分736ドットのデータが入力さ
れ、SIM−A72に蓄えられた736のデータでRA
M−A73,RAM−B74がアクセスされる。RAM
−A73,RAM−B74から736×5bitのデータ
が読み出され、これらのデータがSOM−A85,SO
M−B86に出力される。SOM−A85,SOM−B
86はRAM−A73,RAM−B74から読み出す7
36×5bitデータを、読出しパルスRS(図11)に
より同一行が一度に並ぶパラレル−シリアル変換のよう
にして読み出し、読出した736×5bitのデータでR
OM77をアクセスする。ここで、5bitが736回ア
クセスされ、これは1/2Hの間に行われる。すなわ
ち、前記フレーム周波数を速くするために1画面を4
回表示し240Hzとしているので、本来であれば1/
4Hでアクセスしなければならないが、本実施例では上
側の表示制御回路51と下側の表示制御回路52で分担
(2分割)しているから1/2Hで736回アクセスす
ることになる。また、SOM−B86についても全く同
様である。
【0045】ここで、RAM−A73の内容とRAM−
B74の内容とは1フレームずれているので、例えば前
述の場合ではフィールドf5とフィールドf7の内容を2
入力としてROM77をアクセスする。5bitデータで
アクセスされたROM77からはデータ変換された3bi
tのデータが読出されて信号側駆動回路23に出力され
ているので、液晶パネル54の駆動系は全て3bitで動
作させることができる(図12参照)。従って、図10
(a)に示すようにf2のデータをフレームメモリに入れ
て、このf2のデータを比較するためには次のフレーム
の同じ位置のデータが必要であるからf4のデータをフ
レームメモリに入れてこれらf2とf4のデータをf5の
ときに比較することになる。このために表示はフレーム
遅れになる。以上を実現するために本実施例の画像表示
装置2は、フレームメモリを4ブロック、すなわちRA
M−A73,RAM−B74,RAM−C83,RAM
−D84を有するように構成している。
B74の内容とは1フレームずれているので、例えば前
述の場合ではフィールドf5とフィールドf7の内容を2
入力としてROM77をアクセスする。5bitデータで
アクセスされたROM77からはデータ変換された3bi
tのデータが読出されて信号側駆動回路23に出力され
ているので、液晶パネル54の駆動系は全て3bitで動
作させることができる(図12参照)。従って、図10
(a)に示すようにf2のデータをフレームメモリに入れ
て、このf2のデータを比較するためには次のフレーム
の同じ位置のデータが必要であるからf4のデータをフ
レームメモリに入れてこれらf2とf4のデータをf5の
ときに比較することになる。このために表示はフレーム
遅れになる。以上を実現するために本実施例の画像表示
装置2は、フレームメモリを4ブロック、すなわちRA
M−A73,RAM−B74,RAM−C83,RAM
−D84を有するように構成している。
【0046】前記図12で説明したように、液晶パネル
20を駆動する液晶駆動系を全て3bitで動作させるこ
とができるので回路規模を大幅に減少させることができ
る。この場合、R,G,B3系統あるそれぞれを3bit
動作させることができ、しかも、3bitで動作させなが
ら5bit分の情報量を得ることができる。
20を駆動する液晶駆動系を全て3bitで動作させるこ
とができるので回路規模を大幅に減少させることができ
る。この場合、R,G,B3系統あるそれぞれを3bit
動作させることができ、しかも、3bitで動作させなが
ら5bit分の情報量を得ることができる。
【0047】液晶駆動系における動作 図13は走査側駆動回路21,22の駆動波形を示す波
形図である。本実施例では前記走査電極を2本ずつ駆
動する(図7参照)ために、図13に示すように1フィ
ールド(f1)ではライン2(X2)とライン3(X
3)、ライン4(X4)とライン5(X5)、また、次
の2フィールド(f2)、ライン3(X3)とライン4
(X4)というように組合せがずれるようにしている。
これにより、液晶の駆動マージンを上げるようにしてい
る。
形図である。本実施例では前記走査電極を2本ずつ駆
動する(図7参照)ために、図13に示すように1フィ
ールド(f1)ではライン2(X2)とライン3(X
3)、ライン4(X4)とライン5(X5)、また、次
の2フィールド(f2)、ライン3(X3)とライン4
(X4)というように組合せがずれるようにしている。
これにより、液晶の駆動マージンを上げるようにしてい
る。
【0048】また、この実施例では、液晶パネル20を
交流駆動するために、走査線電極の1選択期間毎に駆動
波形を反転させる手法をとっている。また、本実施例で
は、上下分割された液晶パネル20を走査する際に、図
14aに示すように上側液晶パネル20Aと下側液晶パ
ネル20Bを両方とも準方向に走査するのではなく、同
図bに示すように、下側液晶パネル20Bは逆方向に走
査するようにしている。このように駆動することによっ
て上側液晶パネル20Aと下側液晶パネル20Bのつな
がり目の線を目立たないようにすることができる。この
ために、表示制御回路52のRAM−C83,RAM−
D84からデータを読み出す際に、図10に示すように
H240からH121へ向けて逆向きに読み出している
のである。
交流駆動するために、走査線電極の1選択期間毎に駆動
波形を反転させる手法をとっている。また、本実施例で
は、上下分割された液晶パネル20を走査する際に、図
14aに示すように上側液晶パネル20Aと下側液晶パ
ネル20Bを両方とも準方向に走査するのではなく、同
図bに示すように、下側液晶パネル20Bは逆方向に走
査するようにしている。このように駆動することによっ
て上側液晶パネル20Aと下側液晶パネル20Bのつな
がり目の線を目立たないようにすることができる。この
ために、表示制御回路52のRAM−C83,RAM−
D84からデータを読み出す際に、図10に示すように
H240からH121へ向けて逆向きに読み出している
のである。
【0049】以上説明したように、本実施例の画像表示
装置2の表示制御回路51は、5bitのビデオデータを
1走査線分(1H分)蓄えるSIM−A72と、SIM
−A72に蓄えられた1HのデータWEAのタイミング
で順次書込むRAM−A73と、シフトレジスタ(SI
M−A)72に蓄えられた1HのデータWEBのタイミ
ングで順次書込むRAM−B74と、RAM−A73に
書き込まれたデータを読出しパルスRSのタイミングで
同一行を一度に読み出して蓄えるSOM−A75と、R
AM−B74に書き込まれたデータを読出しパルスRS
のタイミングで同一行を一度に読み出して蓄えるSOM
−B76と、ROMテーブル100を記憶するととも
に、SOM−A75及びSOM−B76に蓄えられたデ
ータをROMアドレスとして前回フレームのデータと今
回フレームのデータを順次比較しROMテーブル100
に基づくデータ変換値を信号側駆動回路55に出力する
ROM77とを設け、RAM−A73,RAM−B7
4,RAM−C83及びRAM−D84は書込まれた表
示データを4回読み出すとともに、RAM−C83及び
RAM−D84は書込み時とは異なった順序で記憶され
た表示データを読み出すようにしているので、フレーム
周波数を高めることができ、コントラストを向上させる
ことができる。また、上下分割された液晶パネル20の
つながり目の線を目立たなくすることができ、画質の向
上を図ることができる。
装置2の表示制御回路51は、5bitのビデオデータを
1走査線分(1H分)蓄えるSIM−A72と、SIM
−A72に蓄えられた1HのデータWEAのタイミング
で順次書込むRAM−A73と、シフトレジスタ(SI
M−A)72に蓄えられた1HのデータWEBのタイミ
ングで順次書込むRAM−B74と、RAM−A73に
書き込まれたデータを読出しパルスRSのタイミングで
同一行を一度に読み出して蓄えるSOM−A75と、R
AM−B74に書き込まれたデータを読出しパルスRS
のタイミングで同一行を一度に読み出して蓄えるSOM
−B76と、ROMテーブル100を記憶するととも
に、SOM−A75及びSOM−B76に蓄えられたデ
ータをROMアドレスとして前回フレームのデータと今
回フレームのデータを順次比較しROMテーブル100
に基づくデータ変換値を信号側駆動回路55に出力する
ROM77とを設け、RAM−A73,RAM−B7
4,RAM−C83及びRAM−D84は書込まれた表
示データを4回読み出すとともに、RAM−C83及び
RAM−D84は書込み時とは異なった順序で記憶され
た表示データを読み出すようにしているので、フレーム
周波数を高めることができ、コントラストを向上させる
ことができる。また、上下分割された液晶パネル20の
つながり目の線を目立たなくすることができ、画質の向
上を図ることができる。
【0050】なお、本実施例では画像表示装置を例えば
STNを用いた液晶プロジェクタに適用した例である
が、勿論これには限定されず、メモリを使用するもので
あれば全ての装置に適用可能であることは言うまでもな
い。
STNを用いた液晶プロジェクタに適用した例である
が、勿論これには限定されず、メモリを使用するもので
あれば全ての装置に適用可能であることは言うまでもな
い。
【0051】また、本実施例では階調信号を4回に分け
ているが、要は階調信号を分解するものであればどのよ
うなものでもよいことは言うまでもない。
ているが、要は階調信号を分解するものであればどのよ
うなものでもよいことは言うまでもない。
【0052】さらに、画像表示装置の制御ビット数やR
OMテーブルのビット数は前述した実施例に限られるも
のではなく任意のものが使用可能である。
OMテーブルのビット数は前述した実施例に限られるも
のではなく任意のものが使用可能である。
【0053】また、上記画像表示装置や液晶パネル等を
構成する回路や画素数、種類などは前述した実施例に限
られないことは言うまでもない。
構成する回路や画素数、種類などは前述した実施例に限
られないことは言うまでもない。
【0054】
【発明の効果】請求項1の発明によれば、第1及び第2
のメモリに記憶された半画面ずつの表示データを同時に
所定タイミングで複数回読出すようにしているので、マ
ージンを高めながらフレーム周波数を上げることがで
き、単純マトリクスでありながら高いコントラストを実
現することができる。
のメモリに記憶された半画面ずつの表示データを同時に
所定タイミングで複数回読出すようにしているので、マ
ージンを高めながらフレーム周波数を上げることがで
き、単純マトリクスでありながら高いコントラストを実
現することができる。
【0055】請求項2の発明によれば、第1及び第2の
メモリに記憶された表示データを複数回読み出すととも
に、第2のメモリは書込み時とは異なった順序で記憶さ
れた表示データを読み出すようにしているので、マージ
ンを高めながらフレーム周波数を上げてコントラストを
向上させることができ、分割された液晶パネルのつなが
り目を目立たなくして画質の向上を図ることができる。
メモリに記憶された表示データを複数回読み出すととも
に、第2のメモリは書込み時とは異なった順序で記憶さ
れた表示データを読み出すようにしているので、マージ
ンを高めながらフレーム周波数を上げてコントラストを
向上させることができ、分割された液晶パネルのつなが
り目を目立たなくして画質の向上を図ることができる。
【図1】液晶プロジェクタの全体構成図である。
【図2】画像表示装置の液晶表示装置のブロック構成図
である。
である。
【図3】画像表示装置の階調信号の変換を説明するため
の波形図である。
の波形図である。
【図4】画像表示装置の階調信号の応答速度を説明する
ための波形図である。
ための波形図である。
【図5】画像表示装置の階調信号の分解を説明するため
の図である。
の図である。
【図6】画像表示装置の階調信号の分解を説明するため
の波形図である。
の波形図である。
【図7】画像表示装置の走査電極を2本づつ駆動するこ
とを説明するための図である。
とを説明するための図である。
【図8】画像表示装置のブロック構成図である。
【図9】画像表示装置のROMテーブルの構造を示す図
である。
である。
【図10】画像表示装置の動作を説明するための波形図
である。
である。
【図11】画像表示装置の動作を説明するための波形図
である。
である。
【図12】画像表示装置の駆動系の伝送ビット数が削減
されることを示す図である。
されることを示す図である。
【図13】画像表示装置の液晶駆動回路の動作を説明す
るための波形図である。
るための波形図である。
【図14】画像表示装置の走査電極の駆動方法を説明す
るための図である。
るための図である。
1 液晶プロジェクタ 2 画像表示装置 11 タイミング制御回路 12 A/D変換器 13,14,15 表示制御部 16,17,18 液晶表示装置 20 液晶パネル 20A 上側の液晶パネル 20B 下側の液晶パネル 21,22 走査側駆動回路 23,24 信号側駆動回路 51,52 表示制御回路 71 OPデコーダ 72,82 シフトレジスタ(SIM−A,SIM−
B) 73,74,83,84 フレームメモリ(RAM−
A,RAM−B,RAM−C,RAM−D) 75,76,85,86 シフトレジスタ(SOM−
A,SOM−B,SOM−C,SOM−D) 77,78 ROM 100 ROMテーブル
B) 73,74,83,84 フレームメモリ(RAM−
A,RAM−B,RAM−C,RAM−D) 75,76,85,86 シフトレジスタ(SOM−
A,SOM−B,SOM−C,SOM−D) 77,78 ROM 100 ROMテーブル
フロントページの続き (72)発明者 森 秀樹 東京都東大和市桜が丘2丁目229番 カシ オ計算機株式会社東京事業所内
Claims (2)
- 【請求項1】 2群に分割された液晶パネルを有する画
像表示装置であって、 前記液晶パネルの第1群に表示するための動画像表示デ
ータを順次記憶する第1のメモリと、 前記液晶パネルの第2群に表示するための動画像表示デ
ータを記憶する第2のメモリとを有し、 前記第1及び第2のメモリに記憶された半画面ずつの表
示データを同時に所定タイミングで複数回読出す読出手
段と、 前記読出手段により読み出された表示データに基づいて
前記液晶パネルに動画像表示を行う表示手段と、 を具備したことを特徴とする画像表示装置。 - 【請求項2】 2群に分割された液晶パネルを有する画
像表示装置であって、 第1群の表示データを記憶する第1のメモリと、第2群
の表示データを記憶する第2のメモリとを有し、 前記第1及び第2のメモリは記憶された表示データを複
数回読み出すとともに、前記第2のメモリは書込み時と
は異なった順序で記憶された表示データを読み出すこと
を特徴とする画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26318691A JPH0575959A (ja) | 1991-09-13 | 1991-09-13 | 画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26318691A JPH0575959A (ja) | 1991-09-13 | 1991-09-13 | 画像表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0575959A true JPH0575959A (ja) | 1993-03-26 |
Family
ID=17385968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26318691A Pending JPH0575959A (ja) | 1991-09-13 | 1991-09-13 | 画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0575959A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006301563A (ja) * | 2005-03-23 | 2006-11-02 | Seiko Epson Corp | 電気光学装置、電気光学装置用駆動回路および電気光学装置用駆動方法 |
JP2008287016A (ja) * | 2007-05-17 | 2008-11-27 | ▲しい▼創電子股▲ふん▼有限公司 | グラフィックメモリ追加によらないtn型とstn型液晶表示装置反応時間改善の駆動方法 |
-
1991
- 1991-09-13 JP JP26318691A patent/JPH0575959A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006301563A (ja) * | 2005-03-23 | 2006-11-02 | Seiko Epson Corp | 電気光学装置、電気光学装置用駆動回路および電気光学装置用駆動方法 |
JP2008287016A (ja) * | 2007-05-17 | 2008-11-27 | ▲しい▼創電子股▲ふん▼有限公司 | グラフィックメモリ追加によらないtn型とstn型液晶表示装置反応時間改善の駆動方法 |
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