JPH0575132A - 縦型ｍｏｓトランジスタ及びその製造方法 - Google Patents
縦型ｍｏｓトランジスタ及びその製造方法Info
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- JPH0575132A JPH0575132A JP23464791A JP23464791A JPH0575132A JP H0575132 A JPH0575132 A JP H0575132A JP 23464791 A JP23464791 A JP 23464791A JP 23464791 A JP23464791 A JP 23464791A JP H0575132 A JPH0575132 A JP H0575132A
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Abstract
(57)【要約】
【目的】 ゲート幅Ｗを大きくすることによる、縦型Ｍ
ＯＳトランジスタ構造メリットの喪失又はパターン設計
における自由度の低下をなくし、かつ製造が容易な縦型
ＭＯＳトランジスタを得る。 【構成】 縦型ＭＯＳトランジスタにおいて、デバイス
面Ａに対し、垂直に筒状シリコン３１が設置され、筒の
内側にゲート絶縁膜３２を介したゲート電極３３が埋め
込まれており、ゲート電極端から各々ソースドレイン３
４が筒状シリコン３１に形成されており、必要ゲート幅
Ｗとは独立に空乏層幅に応じたシリコン層幅Ｄの設定が
可能となり、縦型構造のメリットを十分に生かすことが
できる。
ＯＳトランジスタ構造メリットの喪失又はパターン設計
における自由度の低下をなくし、かつ製造が容易な縦型
ＭＯＳトランジスタを得る。 【構成】 縦型ＭＯＳトランジスタにおいて、デバイス
面Ａに対し、垂直に筒状シリコン３１が設置され、筒の
内側にゲート絶縁膜３２を介したゲート電極３３が埋め
込まれており、ゲート電極端から各々ソースドレイン３
４が筒状シリコン３１に形成されており、必要ゲート幅
Ｗとは独立に空乏層幅に応じたシリコン層幅Ｄの設定が
可能となり、縦型構造のメリットを十分に生かすことが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳトランジス
タの構造及びその製造方法に関するものである。
タの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、「超ＬＳＩプロセスデータハンドブック、１９
９０年、サイエンス フォーラム（ＳＣＩＥＮＣＥ Ｆ
ＯＲＵＭ）社、Ｐ４７〜４８、Ｐ４０３〜４０５、Ｐ１
０９〜１１３に記載されるものがあった。
例えば、「超ＬＳＩプロセスデータハンドブック、１９
９０年、サイエンス フォーラム（ＳＣＩＥＮＣＥ Ｆ
ＯＲＵＭ）社、Ｐ４７〜４８、Ｐ４０３〜４０５、Ｐ１
０９〜１１３に記載されるものがあった。
【０００３】縦型ＭＯＳトランジスタの新しい試みとし
て、柱状シリコンの側壁にゲート電極を持つＳＧＴ（Ｓ
ｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏ
ｒ）が提案されている。図１０はかかる従来のＳＴＧの
構造を示す図であり、図１０（ａ）はそのＳＧＴの模式
斜視図、図１０（ｂ）は図１０（ａ）のＡ−Ａ断面図で
ある。
て、柱状シリコンの側壁にゲート電極を持つＳＧＴ（Ｓ
ｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏ
ｒ）が提案されている。図１０はかかる従来のＳＴＧの
構造を示す図であり、図１０（ａ）はそのＳＧＴの模式
斜視図、図１０（ｂ）は図１０（ａ）のＡ−Ａ断面図で
ある。
【０００４】なお、図中、１はＳｉ基板、２はｐ- ウェ
ル、３はソースとしてのｎ+ 層、４は多結晶シリコンゲ
ート、５はゲート酸化膜、６はドレインとしてのｎ+ 層
である。かかる縦型ＭＯＳトランジスタのメリットは、
ゲート電極を縦方向に設置することによる大幅な面積縮
小に加え、柱状シリコンの幅を狭めていくと、両サイド
からの空乏層がくっついて、柱状シリコンが完全に空乏
層化できる。このため、Ｔｈｉｎ−ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）トランジスタと同様
にチャネルゲート電界で完全に制御できるようになり、
図１１に示すように、サブスレッショルド特性（ｓｕｂ
−ｔｈｒｅｓｈｏｌｄ）が改善され、更に、短チャネル
効果の抑制や電流駆動能力の向上等が期待できるもので
ある。
ル、３はソースとしてのｎ+ 層、４は多結晶シリコンゲ
ート、５はゲート酸化膜、６はドレインとしてのｎ+ 層
である。かかる縦型ＭＯＳトランジスタのメリットは、
ゲート電極を縦方向に設置することによる大幅な面積縮
小に加え、柱状シリコンの幅を狭めていくと、両サイド
からの空乏層がくっついて、柱状シリコンが完全に空乏
層化できる。このため、Ｔｈｉｎ−ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）トランジスタと同様
にチャネルゲート電界で完全に制御できるようになり、
図１１に示すように、サブスレッショルド特性（ｓｕｂ
−ｔｈｒｅｓｈｏｌｄ）が改善され、更に、短チャネル
効果の抑制や電流駆動能力の向上等が期待できるもので
ある。
【０００５】なお、図１１において、１１はＳｉ基板、
１２は空乏層領域、１３は多結晶シリコンゲート、１４
はゲート酸化膜、１５はソースとしてのｐ+ 層、１６は
ドレインとしてのｐ+ 層である。つまり、縦型ｐＭＯＳ
であり、多結晶シリコンゲート１３の長さＬは１．５μ
ｍ、ゲート酸化膜の厚さＴoxは２０ｎｍ、ドレイン電圧
Ｖd は−４．０Ｖ、基板電圧Ｖsub は０Ｖである。
１２は空乏層領域、１３は多結晶シリコンゲート、１４
はゲート酸化膜、１５はソースとしてのｐ+ 層、１６は
ドレインとしてのｐ+ 層である。つまり、縦型ｐＭＯＳ
であり、多結晶シリコンゲート１３の長さＬは１．５μ
ｍ、ゲート酸化膜の厚さＴoxは２０ｎｍ、ドレイン電圧
Ｖd は−４．０Ｖ、基板電圧Ｖsub は０Ｖである。
【０００６】また、図１１の横軸はＳｉアイランド寸法
ａ（μｍ）、縦軸はサブスレッショルド・スイングＳで
ある。サブスレッショルド・スイングＳとは、サブスレ
ッショルド電流（ゲート電圧が閾値電圧Ｖth以下で、し
かもＳｉ表面が弱反転状態のときに流れる電流）を１０
倍変化させるのに必要なゲート電圧変化量（ｍＶ／デケ
ード）をいう。
ａ（μｍ）、縦軸はサブスレッショルド・スイングＳで
ある。サブスレッショルド・スイングＳとは、サブスレ
ッショルド電流（ゲート電圧が閾値電圧Ｖth以下で、し
かもＳｉ表面が弱反転状態のときに流れる電流）を１０
倍変化させるのに必要なゲート電圧変化量（ｍＶ／デケ
ード）をいう。
【０００７】また、ゲート、ソース、ドレインの配置に
ついて、断面イメージを図１２に示す。この図に示すよ
うに、まず、デバイス面Ａに対しシリコン柱２１が垂直
に設置され、これを囲むようにゲート絶縁膜２２及びゲ
ート電極２３が配置され、ゲート電極２３の端から上下
にそれぞれソース、ドレイン領域２４がシリコン柱内に
設置された構造を有している。したがって、シリコン柱
の長さでゲート長Ｌが、シリコン柱の周囲長でゲート幅
Ｗが決定される。
ついて、断面イメージを図１２に示す。この図に示すよ
うに、まず、デバイス面Ａに対しシリコン柱２１が垂直
に設置され、これを囲むようにゲート絶縁膜２２及びゲ
ート電極２３が配置され、ゲート電極２３の端から上下
にそれぞれソース、ドレイン領域２４がシリコン柱内に
設置された構造を有している。したがって、シリコン柱
の長さでゲート長Ｌが、シリコン柱の周囲長でゲート幅
Ｗが決定される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来構造には、次のような問題点があった。ＭＯＳ型
トランジスタの電流駆動能力を制御するために、通常設
計者はゲート幅Ｗをパラメータとして、パターン設計を
行なっているが、本構造の場合ゲート幅Ｗを大きくする
方向はシリコン柱の径を大きくしなければならない。こ
の場合、空乏層領域は、図１１の断面図（ａ＝２μｍ）
のように、シリコン柱内に空乏層領域端電荷（空乏層電
荷）が存在することによって、サブスレッショルド特性
が劣化しても、従来の横型ＭＯＳＦＥＴレベルになり、
縦型構造のメリットを一部失うことになる。
た従来構造には、次のような問題点があった。ＭＯＳ型
トランジスタの電流駆動能力を制御するために、通常設
計者はゲート幅Ｗをパラメータとして、パターン設計を
行なっているが、本構造の場合ゲート幅Ｗを大きくする
方向はシリコン柱の径を大きくしなければならない。こ
の場合、空乏層領域は、図１１の断面図（ａ＝２μｍ）
のように、シリコン柱内に空乏層領域端電荷（空乏層電
荷）が存在することによって、サブスレッショルド特性
が劣化しても、従来の横型ＭＯＳＦＥＴレベルになり、
縦型構造のメリットを一部失うことになる。
【０００９】また、空乏層が対向する面の間隔を一定に
して、長手方向でゲート幅Ｗを稼ぐ方法は、横型ＭＯＳ
ＦＥＴと同じような面積の増加傾向を引き起こす等、実
際のパターン設計をする上で、縦型トランジスタとして
のメリットである大幅縮小化、高性能化を犠牲にする結
果となる。更に、本構造から予測される構造プロセス上
の問題として、ソース、ドレイン各々からの電極引き出
し方法が挙げられる。まず、柱状シリコン上部拡散層か
ら電極を引き出す場合、縦型ＭＯＳトランジスタ構造の
メリットを生かすべく、図１１において（ａ＝１μｍ）
のように、柱状シリコン領域の径を小さくしていくと、
電極引き出しのために形成する電極取り出し口の径も小
さくしなければならず、パターニングの微細化を強いる
ことになる。
して、長手方向でゲート幅Ｗを稼ぐ方法は、横型ＭＯＳ
ＦＥＴと同じような面積の増加傾向を引き起こす等、実
際のパターン設計をする上で、縦型トランジスタとして
のメリットである大幅縮小化、高性能化を犠牲にする結
果となる。更に、本構造から予測される構造プロセス上
の問題として、ソース、ドレイン各々からの電極引き出
し方法が挙げられる。まず、柱状シリコン上部拡散層か
ら電極を引き出す場合、縦型ＭＯＳトランジスタ構造の
メリットを生かすべく、図１１において（ａ＝１μｍ）
のように、柱状シリコン領域の径を小さくしていくと、
電極引き出しのために形成する電極取り出し口の径も小
さくしなければならず、パターニングの微細化を強いる
ことになる。
【００１０】本発明は、以上述べた縦型ＭＯＳトランジ
スタのデバイス設計における阻害要因、つまりゲート幅
Ｗを大きくすることによる、縦型構造メリットの喪失又
はパターン設計における自由度の低下をなくし、製造プ
ロセス上、容易に予測されるパターンの微細化を強いる
ことによる製造困難度の増大を回避し得る縦型ＭＯＳト
ランジスタ及びその製造方法を提供することを目的とす
る。
スタのデバイス設計における阻害要因、つまりゲート幅
Ｗを大きくすることによる、縦型構造メリットの喪失又
はパターン設計における自由度の低下をなくし、製造プ
ロセス上、容易に予測されるパターンの微細化を強いる
ことによる製造困難度の増大を回避し得る縦型ＭＯＳト
ランジスタ及びその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、縦型ＭＯＳトランジスタにおいて、素子
形成面に対し、垂直に筒状のチャネル形成部が埋設さ
れ、該筒状のチャネル形成部の内側にゲート絶縁膜を介
してゲート電極が設けられ、該ゲート電極を挟むよう
に、前記筒状のチャネル形成部のゲート電極端から上下
にソース・ドレイン領域が形成されるようにしたもので
ある。
成するために、縦型ＭＯＳトランジスタにおいて、素子
形成面に対し、垂直に筒状のチャネル形成部が埋設さ
れ、該筒状のチャネル形成部の内側にゲート絶縁膜を介
してゲート電極が設けられ、該ゲート電極を挟むよう
に、前記筒状のチャネル形成部のゲート電極端から上下
にソース・ドレイン領域が形成されるようにしたもので
ある。
【００１２】また、前記ソース・ドレイン領域の引き出
し電極がデバイス表面に延在し、筒状のチャネル形成部
の底に設けられたソース領域の一部からソース電極をデ
バイス表面に引き出した構造を有する。更に、前記ソー
ス・ドレイン領域の引き出し電極がデバイス表面に延在
し、筒状のチャネル形成部の底に設けられたソース領域
周辺全域からソース電極をデバイス表面に引き出すよう
にしたものである。
し電極がデバイス表面に延在し、筒状のチャネル形成部
の底に設けられたソース領域の一部からソース電極をデ
バイス表面に引き出した構造を有する。更に、前記ソー
ス・ドレイン領域の引き出し電極がデバイス表面に延在
し、筒状のチャネル形成部の底に設けられたソース領域
周辺全域からソース電極をデバイス表面に引き出すよう
にしたものである。
【００１３】（Ａ）縦型ＭＯＳトランジスタの製造方法
において、第１導電型エピタキシャルを生長させる工程
と、パッド酸化膜及び窒化膜を順次被着後、アクティブ
領域以外の窒化膜及びパッド酸化膜を除去し、選択酸化
にてフィールド酸化膜を生成させる工程と、アクティブ
領域の一部に逆導電型不純物拡散層を形成し、前記アク
ティブ領域の一部の表面を酸化膜に変換後、全面の窒化
膜及びパッド酸化膜を除去する工程と、全面に第１多結
晶シリコン膜を生成し、逆導電型不純物を導入した後、
窒化膜を生成し、前記アクティブ領域の一部を除くアク
ティブ領域及びアクティブ領域から延在する所望の領域
に、窒化膜／多結晶シリコン層を残存させる工程と、前
記アクティブ領域の一部以外のアクティブ領域の中央に
第２開口部を形成し、第１多結晶シリコン膜及びエピタ
キシャル層を反応性イオンエッチングで除去する工程
と、熱酸化を行なって前記第２開口部内に酸化膜を生成
した後、不純物を導入した第２多結晶シリコンを全面に
被着し、前記第２開口部が覆われ、かつフィールド部へ
延在する所望の領域の多結晶シリコンを残存させる工程
と、第１開口部上の酸化膜上及び第１多結晶シリコン層
の所望の部分を開口し、メタル電極を形成する工程とを
施す。
において、第１導電型エピタキシャルを生長させる工程
と、パッド酸化膜及び窒化膜を順次被着後、アクティブ
領域以外の窒化膜及びパッド酸化膜を除去し、選択酸化
にてフィールド酸化膜を生成させる工程と、アクティブ
領域の一部に逆導電型不純物拡散層を形成し、前記アク
ティブ領域の一部の表面を酸化膜に変換後、全面の窒化
膜及びパッド酸化膜を除去する工程と、全面に第１多結
晶シリコン膜を生成し、逆導電型不純物を導入した後、
窒化膜を生成し、前記アクティブ領域の一部を除くアク
ティブ領域及びアクティブ領域から延在する所望の領域
に、窒化膜／多結晶シリコン層を残存させる工程と、前
記アクティブ領域の一部以外のアクティブ領域の中央に
第２開口部を形成し、第１多結晶シリコン膜及びエピタ
キシャル層を反応性イオンエッチングで除去する工程
と、熱酸化を行なって前記第２開口部内に酸化膜を生成
した後、不純物を導入した第２多結晶シリコンを全面に
被着し、前記第２開口部が覆われ、かつフィールド部へ
延在する所望の領域の多結晶シリコンを残存させる工程
と、第１開口部上の酸化膜上及び第１多結晶シリコン層
の所望の部分を開口し、メタル電極を形成する工程とを
施す。
【００１４】（Ｂ）縦型ＭＯＳトランジスタの製造方法
において、第１導電型基板にフィールド酸化膜を生成
し、アクティブ領域を開口した後、逆導電型拡散層を形
成する工程と、選択エピタキシャル法にてアクティブ領
域内を第１導電型単結晶シリコンで満たし、全面に第１
多結晶シリコン及び窒化膜を順次被着する工程と、前記
アクティブ領域からフィールド領域へ延在し、アクティ
ブ領域を分割するような第１開口部内と該第１開口部に
よって分割された片側のアクティブ領域に内在するよう
な第２開口部内と、アクティブ領域からフィールド領域
へ延在する所望の領域以外の窒化膜及び多結晶シリコン
を反応性イオンエッチングにて除去する工程と、前記第
１開口部及び第２開口部内のエピタキシャル層を反応性
イオンエッチングにて選択的に除去する工程と、熱酸化
にて前記第１開口部及び第２開口部内を酸化膜で埋め込
むと同時に第１多結晶シリコン側壁にも酸化膜を生成す
る工程と、前記第１開口部で２分され、前記第２開口部
が存在しない方のアクティブ領域に接続された多結晶シ
リコン表面の窒化膜を除去し、逆導電型不純物を導入す
る工程と、前記多結晶シリコン表面に酸化膜を生成した
後、残存している窒化膜を選択的に除去し、イオン注入
法にて露出した第１多結晶シリコン表面に逆導電型不純
物を導入する工程と、前記第２開口部内酸化膜を選択的
に除去し、比較的薄い酸化膜を第２開口部内及び前記第
１多結晶シリコン表面に生成する工程と、全面に逆導電
型不純物を導入した第２多結晶シリコン層を被着した
後、第２開口部が覆われ、且つフィールド領域へ延在す
る所望の領域以外の第２多結晶シリコンを除去する工程
と、全面に酸化膜を被着後、第１多結晶シリコン上の酸
化膜の所望の部分に開口部を形成し、メタル電極を形成
する工程とを施す。
において、第１導電型基板にフィールド酸化膜を生成
し、アクティブ領域を開口した後、逆導電型拡散層を形
成する工程と、選択エピタキシャル法にてアクティブ領
域内を第１導電型単結晶シリコンで満たし、全面に第１
多結晶シリコン及び窒化膜を順次被着する工程と、前記
アクティブ領域からフィールド領域へ延在し、アクティ
ブ領域を分割するような第１開口部内と該第１開口部に
よって分割された片側のアクティブ領域に内在するよう
な第２開口部内と、アクティブ領域からフィールド領域
へ延在する所望の領域以外の窒化膜及び多結晶シリコン
を反応性イオンエッチングにて除去する工程と、前記第
１開口部及び第２開口部内のエピタキシャル層を反応性
イオンエッチングにて選択的に除去する工程と、熱酸化
にて前記第１開口部及び第２開口部内を酸化膜で埋め込
むと同時に第１多結晶シリコン側壁にも酸化膜を生成す
る工程と、前記第１開口部で２分され、前記第２開口部
が存在しない方のアクティブ領域に接続された多結晶シ
リコン表面の窒化膜を除去し、逆導電型不純物を導入す
る工程と、前記多結晶シリコン表面に酸化膜を生成した
後、残存している窒化膜を選択的に除去し、イオン注入
法にて露出した第１多結晶シリコン表面に逆導電型不純
物を導入する工程と、前記第２開口部内酸化膜を選択的
に除去し、比較的薄い酸化膜を第２開口部内及び前記第
１多結晶シリコン表面に生成する工程と、全面に逆導電
型不純物を導入した第２多結晶シリコン層を被着した
後、第２開口部が覆われ、且つフィールド領域へ延在す
る所望の領域以外の第２多結晶シリコンを除去する工程
と、全面に酸化膜を被着後、第１多結晶シリコン上の酸
化膜の所望の部分に開口部を形成し、メタル電極を形成
する工程とを施す。
【００１５】（Ｃ）縦型ＭＯＳトランジスタの製造方法
において、第１導電型基板にフィールド酸化膜を生成
し、アクティブ領域を開口した後、逆導電型拡散層を形
成する工程と、選択エピタキシャル法にてアクティブ領
域内を第１導電型単結晶シリコンで満たし、全面に第１
多結晶シリコン層及び窒化膜を順次被着する工程と、前
記アクティブ領域端から等間隔に内在し、中心部が残存
する閉ループの第１開口部内及びアクティブ領域からフ
ィールド領域へ延在する所望の領域以外の窒化膜及び第
１多結晶シリコンを反応性イオンエッチングにて除去す
る工程と、前記第１開口部内のエピタキシャル層を反応
性イオンエッチングにて選択的に除去する工程と、熱酸
化にて前記第１開口部内を酸化膜で埋め込むと同時に第
１多結晶シリコン側壁にも酸化膜を生成する工程と、前
記第１開口部で分離されたアクティブ領域内の外側領域
の第１多結晶シリコン表面の窒化膜を除去し、逆導電型
不純物を導入する工程と、前記多結晶シリコンの表面に
酸化膜を生成した後、残存している窒化膜を選択的に除
去し全面に第２多結晶シリコンを生成する工程と、イオ
ン注入法にて逆導電型不純物を第２多結晶シリコン内に
導入した後、全面に窒化膜を生成する工程と、前記第１
開口部で分離されたアクティブ領域に内在するような前
記第２開口部内及びアクティブ領域からフィールド領域
へ延在する所望の領域以外の窒化膜及び第２多結晶シリ
コン層を反応性イオンエッチングにて除去する工程と、
前記第２開口部内エピタキシャル層を選択的に反応性イ
オンエッチングにて除去する工程と、熱酸化にて、前記
第２開口部内及び第２多結晶シリコン側壁に比較的薄い
酸化膜を生成した後、全面に逆導電型不純物を導入した
第３多結晶シリコンを生成する工程と、前記第２開口部
が覆われ、かつフィールド領域部へ延在する所望の領域
以外の第３多結晶シリコンを除去する工程と、全面に酸
化膜を被着後、第１多結晶シリコン及び第２多結晶シリ
コン上酸化膜の所望の部分に開口部を形成し、メタル電
極を形成する工程とを施す。
において、第１導電型基板にフィールド酸化膜を生成
し、アクティブ領域を開口した後、逆導電型拡散層を形
成する工程と、選択エピタキシャル法にてアクティブ領
域内を第１導電型単結晶シリコンで満たし、全面に第１
多結晶シリコン層及び窒化膜を順次被着する工程と、前
記アクティブ領域端から等間隔に内在し、中心部が残存
する閉ループの第１開口部内及びアクティブ領域からフ
ィールド領域へ延在する所望の領域以外の窒化膜及び第
１多結晶シリコンを反応性イオンエッチングにて除去す
る工程と、前記第１開口部内のエピタキシャル層を反応
性イオンエッチングにて選択的に除去する工程と、熱酸
化にて前記第１開口部内を酸化膜で埋め込むと同時に第
１多結晶シリコン側壁にも酸化膜を生成する工程と、前
記第１開口部で分離されたアクティブ領域内の外側領域
の第１多結晶シリコン表面の窒化膜を除去し、逆導電型
不純物を導入する工程と、前記多結晶シリコンの表面に
酸化膜を生成した後、残存している窒化膜を選択的に除
去し全面に第２多結晶シリコンを生成する工程と、イオ
ン注入法にて逆導電型不純物を第２多結晶シリコン内に
導入した後、全面に窒化膜を生成する工程と、前記第１
開口部で分離されたアクティブ領域に内在するような前
記第２開口部内及びアクティブ領域からフィールド領域
へ延在する所望の領域以外の窒化膜及び第２多結晶シリ
コン層を反応性イオンエッチングにて除去する工程と、
前記第２開口部内エピタキシャル層を選択的に反応性イ
オンエッチングにて除去する工程と、熱酸化にて、前記
第２開口部内及び第２多結晶シリコン側壁に比較的薄い
酸化膜を生成した後、全面に逆導電型不純物を導入した
第３多結晶シリコンを生成する工程と、前記第２開口部
が覆われ、かつフィールド領域部へ延在する所望の領域
以外の第３多結晶シリコンを除去する工程と、全面に酸
化膜を被着後、第１多結晶シリコン及び第２多結晶シリ
コン上酸化膜の所望の部分に開口部を形成し、メタル電
極を形成する工程とを施す。
【００１６】
【作用】本発明は、断面イメージ図（図１）の縦型ＭＯ
Ｓトランジスタのように、デバイス面Ａに対し、垂直に
筒状シリコン３１が設置され、筒の内側にゲート絶縁膜
３２を介したゲート電極３３が埋め込まれており、ゲー
ト電極端から各々ソースドレイン３４が筒状シリコン３
１に形成されている構造を有するもので、必要ゲート幅
Ｗとは独立に空乏層幅に応じたシリコン層幅Ｄの設定が
可能となり、縦型構造のメリットを十分に生かすことが
可能となる。
Ｓトランジスタのように、デバイス面Ａに対し、垂直に
筒状シリコン３１が設置され、筒の内側にゲート絶縁膜
３２を介したゲート電極３３が埋め込まれており、ゲー
ト電極端から各々ソースドレイン３４が筒状シリコン３
１に形成されている構造を有するもので、必要ゲート幅
Ｗとは独立に空乏層幅に応じたシリコン層幅Ｄの設定が
可能となり、縦型構造のメリットを十分に生かすことが
可能となる。
【００１７】更に、これらの薄膜化したシリコン層から
微細パターニングを強いることなく電極を取り出すこと
ができる。
微細パターニングを強いることなく電極を取り出すこと
ができる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図２は本発明の第１実施例を示
す縦型ＭＯＳトランジスタの構造を示す図であり、図２
（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ
線断面図である。
ながら詳細に説明する。図２は本発明の第１実施例を示
す縦型ＭＯＳトランジスタの構造を示す図であり、図２
（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ
線断面図である。
【００１９】以下、図２を用いて本発明の第１実施例に
ついて説明する。基板４１上の厚い酸化膜４２にアクテ
ィブ領域が開口され、開口底部基板４１内にソース領域
４３が埋設され、酸化膜４２の側壁から順に、ソース引
き出し電極４４、絶縁膜４５及びシリコン層４６が内在
し、中心にゲート酸化膜４７を介してゲート電極４８が
設置されている。ドレイン領域４９はシリコン層４６の
上部のドレイン引き出し電極４４との接点部に設置し、
ドレイン引き出し電極５０の上端部は、任意に絶縁膜４
５及び酸化膜４２上に延在させる構造を有する。
ついて説明する。基板４１上の厚い酸化膜４２にアクテ
ィブ領域が開口され、開口底部基板４１内にソース領域
４３が埋設され、酸化膜４２の側壁から順に、ソース引
き出し電極４４、絶縁膜４５及びシリコン層４６が内在
し、中心にゲート酸化膜４７を介してゲート電極４８が
設置されている。ドレイン領域４９はシリコン層４６の
上部のドレイン引き出し電極４４との接点部に設置し、
ドレイン引き出し電極５０の上端部は、任意に絶縁膜４
５及び酸化膜４２上に延在させる構造を有する。
【００２０】次に、図３は本発明の第２実施例を示す縦
型ＭＯＳトランジスタの構造を示す図であり、図３
（ａ）はその平面図、図３（ｂ）は図３（ａ）のＡ−Ａ
線断面図である。以下、図３を用いて本発明の第２実施
例について説明する。ここで、基板５１上に厚い酸化膜
５２にアクティブ領域が開口され、開口底部基板５１内
にＭＯＳトランジスタのソース領域５３が埋設され、開
口部の側壁の一部にソース領域５３と接続するようにソ
ース電極５４を設置し、ソース電極５４表面の絶縁膜５
５を介し、シリコン層５６が内在し、中心にゲート酸化
膜５７を介したゲート電極５８が設置されている。ドレ
イン領域５９はシリコン層５６の上部のドレイン引き出
し電５６ａとの接点部に設置し、ドレイン引き出し電極
５６ａとソース引き出し電極６０は任意に絶縁膜５５及
び酸化膜５２上に延在する構造を有する。
型ＭＯＳトランジスタの構造を示す図であり、図３
（ａ）はその平面図、図３（ｂ）は図３（ａ）のＡ−Ａ
線断面図である。以下、図３を用いて本発明の第２実施
例について説明する。ここで、基板５１上に厚い酸化膜
５２にアクティブ領域が開口され、開口底部基板５１内
にＭＯＳトランジスタのソース領域５３が埋設され、開
口部の側壁の一部にソース領域５３と接続するようにソ
ース電極５４を設置し、ソース電極５４表面の絶縁膜５
５を介し、シリコン層５６が内在し、中心にゲート酸化
膜５７を介したゲート電極５８が設置されている。ドレ
イン領域５９はシリコン層５６の上部のドレイン引き出
し電５６ａとの接点部に設置し、ドレイン引き出し電極
５６ａとソース引き出し電極６０は任意に絶縁膜５５及
び酸化膜５２上に延在する構造を有する。
【００２１】次に、以下本発明による縦型ＭＯＳトラン
ジスタの構造による利点を述べる。まず、上記第１及び
第２の実施例に共通して挙げられることは、ＭＯＳＦＥ
Ｔのチャネル部分となるシリコン層の厚さを任意に設定
できることによって、動作時におけるシリコン層内の完
全空乏層化がゲート幅Ｗの設定と独立に可能となる。し
たがって、従来構造で問題となったゲート幅Ｗの増大に
よって、シリコン柱の径が太くなり、ソースドレイン間
の完全空乏層化が不完全になり、目的とする性能向上が
得られなくなったり、性能を維持するためシリコン層を
板状に延ばすことで、パターン設計の自由度を低下させ
る等の不具合が抑えられる。
ジスタの構造による利点を述べる。まず、上記第１及び
第２の実施例に共通して挙げられることは、ＭＯＳＦＥ
Ｔのチャネル部分となるシリコン層の厚さを任意に設定
できることによって、動作時におけるシリコン層内の完
全空乏層化がゲート幅Ｗの設定と独立に可能となる。し
たがって、従来構造で問題となったゲート幅Ｗの増大に
よって、シリコン柱の径が太くなり、ソースドレイン間
の完全空乏層化が不完全になり、目的とする性能向上が
得られなくなったり、性能を維持するためシリコン層を
板状に延ばすことで、パターン設計の自由度を低下させ
る等の不具合が抑えられる。
【００２２】更に、第１と第２の実施例のそれそれの特
徴について述べる。まず、構造上の大きな違いは、ソー
ス電極の引き出し方で、第１の実施例では、基板内ソー
ス拡散領域の周辺全域から電極の引き出しを行なってい
るが、第２の実施例では任意に一部から引き出してい
る。つまり、第１の実施例ではゲート端部のソース拡散
領域からソース電極までの距離はどのポイントでも一定
であり、均一なソース抵抗が付加している。しかし、第
２の実施例では、ソース領域の周辺の一部から引き出し
ているため、電極接続と対向している部分でのソース抵
抗が大きくなり、性能的に若干不利になることが考えら
れるが、トランジスタ占有面積は小さく、ソース領域も
小さくなることによる接合容量の低減は逆に性能向上に
寄与するところであり、優劣はつけ難いところがある。
徴について述べる。まず、構造上の大きな違いは、ソー
ス電極の引き出し方で、第１の実施例では、基板内ソー
ス拡散領域の周辺全域から電極の引き出しを行なってい
るが、第２の実施例では任意に一部から引き出してい
る。つまり、第１の実施例ではゲート端部のソース拡散
領域からソース電極までの距離はどのポイントでも一定
であり、均一なソース抵抗が付加している。しかし、第
２の実施例では、ソース領域の周辺の一部から引き出し
ているため、電極接続と対向している部分でのソース抵
抗が大きくなり、性能的に若干不利になることが考えら
れるが、トランジスタ占有面積は小さく、ソース領域も
小さくなることによる接合容量の低減は逆に性能向上に
寄与するところであり、優劣はつけ難いところがある。
【００２３】次に、本発明による縦型ＭＯＳトランジス
タの製造方法を説明する。図４は本発明の第１の実施例
を示す前半の縦型ＭＯＳトランジスタの製造工程断面
図、図５はその後半の縦型ＭＯＳトランジスタの製造工
程断面図である。まず、図４（ａ）に示すように、Ｐ型
基板６１に酸化膜６２を４０００〜５０００Å生成し、
アクティブ領域６３を開口し、Ｎ型不純物であるＡｓ
を、例えばイオン注入法で１×１０16／ｃｍ2 注入した
後、アニールし、ソース領域６４を形成する。
タの製造方法を説明する。図４は本発明の第１の実施例
を示す前半の縦型ＭＯＳトランジスタの製造工程断面
図、図５はその後半の縦型ＭＯＳトランジスタの製造工
程断面図である。まず、図４（ａ）に示すように、Ｐ型
基板６１に酸化膜６２を４０００〜５０００Å生成し、
アクティブ領域６３を開口し、Ｎ型不純物であるＡｓ
を、例えばイオン注入法で１×１０16／ｃｍ2 注入した
後、アニールし、ソース領域６４を形成する。
【００２４】次に、図４（ｂ）に示すように、全面の酸
化膜を除去し、Ｐ型エピタキシャル層６５を不純物濃度
１×１０16ｃｍ-3に制御し、厚さ１μｍ生成した後、酸
化膜６６を２００Å及び窒化膜６７を２０００Å順次被
着する。次に、図４（ｃ）に示すように、ソース電極引
き出し部６８と、ゲート・ドレイン部６９以外の窒化膜
６７及び酸化膜６６を順次除去し、選択酸化を行ないフ
ィールド酸化膜７０を２μｍ生成する。
化膜を除去し、Ｐ型エピタキシャル層６５を不純物濃度
１×１０16ｃｍ-3に制御し、厚さ１μｍ生成した後、酸
化膜６６を２００Å及び窒化膜６７を２０００Å順次被
着する。次に、図４（ｃ）に示すように、ソース電極引
き出し部６８と、ゲート・ドレイン部６９以外の窒化膜
６７及び酸化膜６６を順次除去し、選択酸化を行ないフ
ィールド酸化膜７０を２μｍ生成する。
【００２５】次に、図４（ｄ）に示すように、ソース電
極引き出し部６８の窒化膜及び酸化膜を選択的に除去
し、例えばＰＯＣｌ3 の熱分解により熱拡散を行ない、
高濃度Ｎ+ 拡散層７１を形成し、埋め込みＮ+ 層（ソー
ス領域）６４と接続させる。このときＮ+ 拡散層７１の
表面には新たに酸化膜７２が２０００〜３０００Å生成
される。
極引き出し部６８の窒化膜及び酸化膜を選択的に除去
し、例えばＰＯＣｌ3 の熱分解により熱拡散を行ない、
高濃度Ｎ+ 拡散層７１を形成し、埋め込みＮ+ 層（ソー
ス領域）６４と接続させる。このときＮ+ 拡散層７１の
表面には新たに酸化膜７２が２０００〜３０００Å生成
される。
【００２６】次に、ゲート・ドレイン部６９の窒化膜６
７及び酸化膜６６を選択的に除去し、図５（ａ）に示す
ように、ポリシリコン（多結晶シリコン）層７３を全面
に４０００Å生成させ、例えば、イオン注入にてリンを
１×１０16／ｃｍ2 ポリシリコン層７３内にのみ打ち込
み、更に、全面に窒化膜７４を２０００Å生成した後、
配線パターニングを行ない、配線部以外の窒化膜とポリ
シリコンを除去する。
７及び酸化膜６６を選択的に除去し、図５（ａ）に示す
ように、ポリシリコン（多結晶シリコン）層７３を全面
に４０００Å生成させ、例えば、イオン注入にてリンを
１×１０16／ｃｍ2 ポリシリコン層７３内にのみ打ち込
み、更に、全面に窒化膜７４を２０００Å生成した後、
配線パターニングを行ない、配線部以外の窒化膜とポリ
シリコンを除去する。
【００２７】次に、図５（ｂ）に示すように、ゲート領
域７５の窒化膜７４、ポリシリコン層７３及びエピタキ
シャル層６５を反応性イオンエッチングにて順次除去
し、埋め込まれているソース拡散層６４の表面を露出さ
せる。この工程は、図５（ａ）における配線パターニン
グ工程で、周囲の酸化膜とのエッチング選択比が十分に
とれれば、同時に行なってもよい。そして、熱酸化を行
ない、ゲート領域開口部側壁と底部にゲート酸化膜７６
を１００〜２００Å生成させ、ゲート電極となる例えば
ポリシリコン７７を４０００〜５０００Å生成し、リン
拡散を行なった後、ゲート電極７７のパターニングを行
なう。ゲート酸化を行なう条件は、低温ウェット法を採
用し、ドレイン引き出し用ポリシリコン電極７３の側壁
とソース埋め込み層６４の表面には、エピタキシャル層
６５側壁より厚く生成することで、ソース・ドレイン部
とゲートの重なり容量を低減させる。
域７５の窒化膜７４、ポリシリコン層７３及びエピタキ
シャル層６５を反応性イオンエッチングにて順次除去
し、埋め込まれているソース拡散層６４の表面を露出さ
せる。この工程は、図５（ａ）における配線パターニン
グ工程で、周囲の酸化膜とのエッチング選択比が十分に
とれれば、同時に行なってもよい。そして、熱酸化を行
ない、ゲート領域開口部側壁と底部にゲート酸化膜７６
を１００〜２００Å生成させ、ゲート電極となる例えば
ポリシリコン７７を４０００〜５０００Å生成し、リン
拡散を行なった後、ゲート電極７７のパターニングを行
なう。ゲート酸化を行なう条件は、低温ウェット法を採
用し、ドレイン引き出し用ポリシリコン電極７３の側壁
とソース埋め込み層６４の表面には、エピタキシャル層
６５側壁より厚く生成することで、ソース・ドレイン部
とゲートの重なり容量を低減させる。
【００２８】次に、図５（ｃ）に示すように、熱酸化ま
たはＣＶＤ法によりゲート電極７７上に酸化膜７８を被
着した後、ソース電極取り出し部７１とドレイン電極取
り出し部７３にメタル電極取り出し口７９，８１をそれ
ぞれ開口し、メタル電極８０，８２を形成し完成する。
このように、本発明の縦型ＭＯＳトランジスタの製造方
法は構造１を構築する上で、スタンダードな工程と言
え、特に困難度の高い技術は何ら使うことなく製造可能
である。
たはＣＶＤ法によりゲート電極７７上に酸化膜７８を被
着した後、ソース電極取り出し部７１とドレイン電極取
り出し部７３にメタル電極取り出し口７９，８１をそれ
ぞれ開口し、メタル電極８０，８２を形成し完成する。
このように、本発明の縦型ＭＯＳトランジスタの製造方
法は構造１を構築する上で、スタンダードな工程と言
え、特に困難度の高い技術は何ら使うことなく製造可能
である。
【００２９】更に、従来構造において構造上素子底部に
位置するソース領域からの電極取出しが段差的に厳しく
なることが予測されるが、本発明の製造法はバイポーラ
素子製造で一般的に用いられている埋め込み技術とＬＯ
ＣＯＳ法を併用することにより、ソース・ドレインから
の電極引き出しに何ら悪影響（開口部アスペクト比の増
大によるメタルカバレッジ低下等）を与えることはな
い。
位置するソース領域からの電極取出しが段差的に厳しく
なることが予測されるが、本発明の製造法はバイポーラ
素子製造で一般的に用いられている埋め込み技術とＬＯ
ＣＯＳ法を併用することにより、ソース・ドレインから
の電極引き出しに何ら悪影響（開口部アスペクト比の増
大によるメタルカバレッジ低下等）を与えることはな
い。
【００３０】以上、第１の実施例による製造方法は、技
術的困難度が低く、実用的な製造方法ではあるが、幾つ
かの改善点が見出せ、以下に記す。 （１）埋め込みＮ+ 層（ソース拡散領域）に対するアク
ティブ領域のアライメント余裕や、ＬＯＣＯＳ法で生ず
るバーズビークのアクティブ内への食い込み分を考慮す
ると、その分アクティブ面積を大きく設定しなければな
らない。 （２）埋め込みＮ+ 層形成後、フィールド酸化膜を生成
するための長時間熱処理を行なうことで、埋め込みＮ+
層がエピタキシャル層内に上昇し、チャネル長が短かく
なる等、実効ゲート長の制御に難がある。
術的困難度が低く、実用的な製造方法ではあるが、幾つ
かの改善点が見出せ、以下に記す。 （１）埋め込みＮ+ 層（ソース拡散領域）に対するアク
ティブ領域のアライメント余裕や、ＬＯＣＯＳ法で生ず
るバーズビークのアクティブ内への食い込み分を考慮す
ると、その分アクティブ面積を大きく設定しなければな
らない。 （２）埋め込みＮ+ 層形成後、フィールド酸化膜を生成
するための長時間熱処理を行なうことで、埋め込みＮ+
層がエピタキシャル層内に上昇し、チャネル長が短かく
なる等、実効ゲート長の制御に難がある。
【００３１】次に、以上の改善点を考慮した本発明の第
２の実施例を示す縦型ＭＯＳトランジスタの製造方法に
ついて説明する。図６は本発明の第２実施例を示す前半
の縦型ＭＯＳトランジスタの製造工程断面図、図７はそ
の後半の縦型ＭＯＳトランジスタの製造工程断面図であ
る。まず、図６（ａ）に示すように、Ｐ型基板９１にフ
ィールド酸化膜９２を１μｍ生成し、アクティブ領域９
３を開口後、埋め込みソース領域となるＮ+ 層９４を、
例えば、イオン注入法にてＡｓを１×１０16ｃｍ-2注入
した後、アニールする。
２の実施例を示す縦型ＭＯＳトランジスタの製造方法に
ついて説明する。図６は本発明の第２実施例を示す前半
の縦型ＭＯＳトランジスタの製造工程断面図、図７はそ
の後半の縦型ＭＯＳトランジスタの製造工程断面図であ
る。まず、図６（ａ）に示すように、Ｐ型基板９１にフ
ィールド酸化膜９２を１μｍ生成し、アクティブ領域９
３を開口後、埋め込みソース領域となるＮ+ 層９４を、
例えば、イオン注入法にてＡｓを１×１０16ｃｍ-2注入
した後、アニールする。
【００３２】次に、図６（ｂ）に示すように、選択エピ
タキシャル法にてＰ型エピタキシャル９５を１×１０16
ｃｍ-3の濃度で厚さ１μｍをアクティブ領域内に成長さ
せた後、全面にポリシリコン９６を３０００〜４０００
Å及び窒化膜９７を２０００Å順次被着させる。次い
で、図６（ｃ）に示すように、ゲート部、ドレイン部、
ソース部を分離するため、反応性イオンエッチングにて
領域９８、９９の窒化膜９７及びポリシリコン層９６を
順次除去し、領域９８はエピタキシャル層９５も除去
し、埋め込みＮ+ 層９４表面を露出させる。このとき酸
化膜との選択性の良い条件を採用することで、フィール
ド酸化膜９２上領域９９のエッチングは進行しない。そ
して、熱酸化を行なって領域（溝）９８を酸化膜１００
で埋め込む。この場合、例えば、溝幅０．５μｍを開口
すれば、５０００Åの生成膜厚で溝は完全に埋め込ま
れ、幅１μｍの酸化膜層が形成される。
タキシャル法にてＰ型エピタキシャル９５を１×１０16
ｃｍ-3の濃度で厚さ１μｍをアクティブ領域内に成長さ
せた後、全面にポリシリコン９６を３０００〜４０００
Å及び窒化膜９７を２０００Å順次被着させる。次い
で、図６（ｃ）に示すように、ゲート部、ドレイン部、
ソース部を分離するため、反応性イオンエッチングにて
領域９８、９９の窒化膜９７及びポリシリコン層９６を
順次除去し、領域９８はエピタキシャル層９５も除去
し、埋め込みＮ+ 層９４表面を露出させる。このとき酸
化膜との選択性の良い条件を採用することで、フィール
ド酸化膜９２上領域９９のエッチングは進行しない。そ
して、熱酸化を行なって領域（溝）９８を酸化膜１００
で埋め込む。この場合、例えば、溝幅０．５μｍを開口
すれば、５０００Åの生成膜厚で溝は完全に埋め込ま
れ、幅１μｍの酸化膜層が形成される。
【００３３】次に、図６（ｄ）に示すように、ソース電
極部１０１の窒化膜を除去し、例えば、ＰＯＣｌ3 の熱
分解リン拡散法にてポリシリコンのソース電極部１０１
を介し、エピタキシャル層９５にリンを拡散させ、埋め
込みＮ+ 層９４と接続させる。次に、図７（ａ）に示す
ように、ソース電極部１０１上に熱酸化膜１０２を生成
させた後、ポリシリコンドレイン電極部１０３上窒化膜
を選択的に除去し、イオン注入法にてリンを１×１０16
ｃｍ-2程度電極部１０３中に注入する。
極部１０１の窒化膜を除去し、例えば、ＰＯＣｌ3 の熱
分解リン拡散法にてポリシリコンのソース電極部１０１
を介し、エピタキシャル層９５にリンを拡散させ、埋め
込みＮ+ 層９４と接続させる。次に、図７（ａ）に示す
ように、ソース電極部１０１上に熱酸化膜１０２を生成
させた後、ポリシリコンドレイン電極部１０３上窒化膜
を選択的に除去し、イオン注入法にてリンを１×１０16
ｃｍ-2程度電極部１０３中に注入する。
【００３４】次に、図７（ｂ）に示すように、ゲート領
域１０５の酸化膜を、例えば、ウェットエッチング等で
選択的に除去し、ゲート酸化を行ない、開口溝のエピタ
キシャル９５の側壁及び底部に１００〜２００Å程度の
ゲート酸化膜１０６を生成した後、ゲート電極１０７
を、例えばリンをドープしたポリシリコンで埋め込み、
パターニングする。
域１０５の酸化膜を、例えば、ウェットエッチング等で
選択的に除去し、ゲート酸化を行ない、開口溝のエピタ
キシャル９５の側壁及び底部に１００〜２００Å程度の
ゲート酸化膜１０６を生成した後、ゲート電極１０７
を、例えばリンをドープしたポリシリコンで埋め込み、
パターニングする。
【００３５】次に、図７（ｃ）に示すように、ゲート電
極１０７上に酸化膜１０８を被着後、ソース電極部１０
１とドレイン電極部１０３の酸化膜１０２上に電極取り
出し口１０９を開口し、メタル電極１１０を形成して完
成する。この縦型ＭＯＳトランジスタの製造方法による
と、 （１）長時間熱処理工程（フィールド酸化）の後に、Ｎ
+ 埋め込み層の形成及びエピタキシャル成長を行なうよ
うにしたので、Ｎ+ 層の広がりや、エピタキシャル層へ
の上昇拡散が抑えられ、チャネル長の制御性が向上す
る。
極１０７上に酸化膜１０８を被着後、ソース電極部１０
１とドレイン電極部１０３の酸化膜１０２上に電極取り
出し口１０９を開口し、メタル電極１１０を形成して完
成する。この縦型ＭＯＳトランジスタの製造方法による
と、 （１）長時間熱処理工程（フィールド酸化）の後に、Ｎ
+ 埋め込み層の形成及びエピタキシャル成長を行なうよ
うにしたので、Ｎ+ 層の広がりや、エピタキシャル層へ
の上昇拡散が抑えられ、チャネル長の制御性が向上す
る。
【００３６】（２）アクティブ領域はフィールド酸化膜
側壁（反応性イオンエッチングによる）に沿って垂直に
成長したエピタキシャル層で構成されているため、ＬＯ
ＣＯＳ構造のバーズビークに相当する余分な面積の設定
は不要になる。 （３）Ｎ+ 埋め込み層はフィールド酸化膜をマスクとし
て形成するため、アクティブ領域とセルフアライン構造
となり、アライメント合わせ余裕等が不要となる。
側壁（反応性イオンエッチングによる）に沿って垂直に
成長したエピタキシャル層で構成されているため、ＬＯ
ＣＯＳ構造のバーズビークに相当する余分な面積の設定
は不要になる。 （３）Ｎ+ 埋め込み層はフィールド酸化膜をマスクとし
て形成するため、アクティブ領域とセルフアライン構造
となり、アライメント合わせ余裕等が不要となる。
【００３７】以上のように、第２実施例の製造方法によ
ると、選択エピタキシャル成長というまだ課題が残され
ている技術を使うものの、実効チャネル長（Ｌ）との制
御性や高集積化に対し極めて有効な製造方法である。次
に、第１の構造のトランジスタ（図６参照）を製造する
ための第３の実施例について説明する。
ると、選択エピタキシャル成長というまだ課題が残され
ている技術を使うものの、実効チャネル長（Ｌ）との制
御性や高集積化に対し極めて有効な製造方法である。次
に、第１の構造のトランジスタ（図６参照）を製造する
ための第３の実施例について説明する。
【００３８】図８は本発明の第３の実施例を示す前半の
縦型ＭＯＳトランジスタの製造工程断面図、図９はその
後半の縦型ＭＯＳトランジスタの製造工程断面図であ
る。まず、図８（ａ）に示すように、Ｐ型基板１２１に
フィールド酸化膜１２２を１μｍ生成し、アクティブ領
域１２３を開口後、埋め込みソース領域となるＮ+ 層１
２４を、例えば、イオン注入法にてＡｓを１×１０16ｃ
ｍ-2注入した後、アニールする。なお、このステップは
第２実施例の図６（ａ）と同様である。
縦型ＭＯＳトランジスタの製造工程断面図、図９はその
後半の縦型ＭＯＳトランジスタの製造工程断面図であ
る。まず、図８（ａ）に示すように、Ｐ型基板１２１に
フィールド酸化膜１２２を１μｍ生成し、アクティブ領
域１２３を開口後、埋め込みソース領域となるＮ+ 層１
２４を、例えば、イオン注入法にてＡｓを１×１０16ｃ
ｍ-2注入した後、アニールする。なお、このステップは
第２実施例の図６（ａ）と同様である。
【００３９】次に、図８（ｂ）に示すように、選択エピ
タキシャル法にてＰ型エピタキシャル１２５を１×１０
16ｃｍ-3の濃度で厚さ１μｍをアクティブ領域内に成長
させた後、全面にポリシリコン１２６を３０００〜４０
００Å及び窒化膜１２７を２０００Å順次被着させる。
なお、このステップは第２実施例の図６（ｂ）と同様で
ある。
タキシャル法にてＰ型エピタキシャル１２５を１×１０
16ｃｍ-3の濃度で厚さ１μｍをアクティブ領域内に成長
させた後、全面にポリシリコン１２６を３０００〜４０
００Å及び窒化膜１２７を２０００Å順次被着させる。
なお、このステップは第２実施例の図６（ｂ）と同様で
ある。
【００４０】次に、図８（ｃ）に示すように、ソース電
極部１２８とドレイン電極部１２９を分離するためドレ
イン電極部１２９を囲むように、反応性イオンエッチン
グにて分離領域１３０を選択的に開口し、窒化膜１２
７、ポリシリコン１２６及びエピタキシャル層１２５を
順次除去し、溝を形成した後、熱酸化にて酸化膜１３１
を生成する。
極部１２８とドレイン電極部１２９を分離するためドレ
イン電極部１２９を囲むように、反応性イオンエッチン
グにて分離領域１３０を選択的に開口し、窒化膜１２
７、ポリシリコン１２６及びエピタキシャル層１２５を
順次除去し、溝を形成した後、熱酸化にて酸化膜１３１
を生成する。
【００４１】そして、ソース電極部１２８上の窒化膜を
選択的に除去し、例えばＰＯＣｌ3 を用いたリン拡散を
行ない、ソース電極部１２８のエピタキシャル層内にＮ
+ 層１３２を形成し、埋め込みＮ+ 層１２４と接続させ
ると同時に、ソース電極ポリシリコン層１２６表面には
新たな酸化膜１３３を形成する。引き続き、図９（ａ）
に示すように、ドレイン電極部１３４上の窒化膜を除去
し、全面にポリシリコン層１３５を３０００〜４０００
Åを生成し、イオン注入法にてリンを１×１０16ｃｍ-2
をポリシリコン層１３５に注入した後、窒化膜１３６を
２０００Å被着し、配線パターニングを行なう。
選択的に除去し、例えばＰＯＣｌ3 を用いたリン拡散を
行ない、ソース電極部１２８のエピタキシャル層内にＮ
+ 層１３２を形成し、埋め込みＮ+ 層１２４と接続させ
ると同時に、ソース電極ポリシリコン層１２６表面には
新たな酸化膜１３３を形成する。引き続き、図９（ａ）
に示すように、ドレイン電極部１３４上の窒化膜を除去
し、全面にポリシリコン層１３５を３０００〜４０００
Åを生成し、イオン注入法にてリンを１×１０16ｃｍ-2
をポリシリコン層１３５に注入した後、窒化膜１３６を
２０００Å被着し、配線パターニングを行なう。
【００４２】引き続き、ドレイン電極部１３４の中央
に、図９（ｂ）に示すように、ゲート電極用開口部１３
７を反応性イオンエッチングにて埋め込みＮ+ 層１２４
が露出する程度に形成し、ゲート電極１３８で埋め込
み、パターニングを行なう。次に、図９（ｃ）に示すよ
うに、新たな絶縁膜１３９を被着後、ソース・ドレイン
からメタル電極引き出し開口部１４０，１４１を形成し
た後、メタル電極１４２，１４３を形成し完成する。
に、図９（ｂ）に示すように、ゲート電極用開口部１３
７を反応性イオンエッチングにて埋め込みＮ+ 層１２４
が露出する程度に形成し、ゲート電極１３８で埋め込
み、パターニングを行なう。次に、図９（ｃ）に示すよ
うに、新たな絶縁膜１３９を被着後、ソース・ドレイン
からメタル電極引き出し開口部１４０，１４１を形成し
た後、メタル電極１４２，１４３を形成し完成する。
【００４３】以上の縦型ＭＯＳトランジスタの製造方法
によって、埋め込みＮ+ （ソース）層全周辺からソース
電極を取り出すことが可能となり、ソース抵抗の低減を
目的とした構造が得られる。また、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々の変形が可能であり、これらを本発明の範囲から排除
するものではない。
によって、埋め込みＮ+ （ソース）層全周辺からソース
電極を取り出すことが可能となり、ソース抵抗の低減を
目的とした構造が得られる。また、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々の変形が可能であり、これらを本発明の範囲から排除
するものではない。
【００４４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）従来の縦型ＭＯＳトランジスタのゲート部と基板
領域の位置関係を逆にすることにより、縦型ＭＯＳ構造
でしか成しえない、高性能かつ大幅縮小化のメリットを
必要ゲート幅に左右されることなく維持することが可能
となる。
よれば、以下のような効果を奏することができる。 （１）従来の縦型ＭＯＳトランジスタのゲート部と基板
領域の位置関係を逆にすることにより、縦型ＭＯＳ構造
でしか成しえない、高性能かつ大幅縮小化のメリットを
必要ゲート幅に左右されることなく維持することが可能
となる。
【００４５】（２）縦型トランジスタの底部に位置す
る、ソース拡散領域周辺全域から電極引き出しを行なう
ことにより付加抵抗を低減し、性能の向上を図ることが
できる。 （３）本発明の第１の製造方法により、困難度の高い技
術は何ら使うことなく、実用的な製造プロセスで製造す
ることができる。
る、ソース拡散領域周辺全域から電極引き出しを行なう
ことにより付加抵抗を低減し、性能の向上を図ることが
できる。 （３）本発明の第１の製造方法により、困難度の高い技
術は何ら使うことなく、実用的な製造プロセスで製造す
ることができる。
【００４６】（４）本発明の第２の製造方法により、選
択エピタキシャル生長技術を行なうことにより、実効チ
ャネル長の制御性の向上と、パターンの微細化を強いる
ことなく縮小化を図ることができる。 （５）本発明の第３の製造方法により、第２の製造方法
にポリシリコン生成を１工程付加することで、本発明の
第１の構造であるソース拡散領域の周辺全域からの電極
引き出しが可能となる。
択エピタキシャル生長技術を行なうことにより、実効チ
ャネル長の制御性の向上と、パターンの微細化を強いる
ことなく縮小化を図ることができる。 （５）本発明の第３の製造方法により、第２の製造方法
にポリシリコン生成を１工程付加することで、本発明の
第１の構造であるソース拡散領域の周辺全域からの電極
引き出しが可能となる。
【図１】本発明の縦型ＭＯＳトランジスタの断面イメー
ジ図である。
ジ図である。
【図２】本発明の第１実施例を示す縦型ＭＯＳトランジ
スタの構造を示す図である。
スタの構造を示す図である。
【図３】本発明の第２実施例を示す縦型ＭＯＳトランジ
スタの構造を示す図である。
スタの構造を示す図である。
【図４】本発明の第１の実施例を示す前半の縦型ＭＯＳ
トランジスタの製造工程断面図である。
トランジスタの製造工程断面図である。
【図５】本発明の第１の実施例を示す後半の縦型ＭＯＳ
トランジスタの製造工程断面図である。
トランジスタの製造工程断面図である。
【図６】本発明の第２の実施例を示す前半の縦型ＭＯＳ
トランジスタの製造工程断面図である。
トランジスタの製造工程断面図である。
【図７】本発明の第２の実施例を示す後半の縦型ＭＯＳ
トランジスタの製造工程断面図である。
トランジスタの製造工程断面図である。
【図８】本発明の第３の実施例を示す前半の縦型ＭＯＳ
トランジスタの製造工程断面図である。
トランジスタの製造工程断面図である。
【図９】本発明の第３の実施例を示す後半の縦型ＭＯＳ
トランジスタの製造工程断面図である。
トランジスタの製造工程断面図である。
【図１０】従来のＳＴＧの構造を示す図である。
【図１１】従来のＳＴＧのＳｉアイランド寸法ａ対基板
−閾値電圧の振れの特性を示す図である。
−閾値電圧の振れの特性を示す図である。
【図１２】従来のＳＴＧの断面イメージ図である。
４１，５１ 基板 ４２，５２，６２，６６，７２，７８，１００，１０
２，１０８，１３１，１３３ 酸化膜 ４３，５３ ソース領域 ４４，６８ ソース引き出し電極 ４５，５５，１３９ 絶縁膜 ４６，５６ シリコン層 ４７，５７，７６，１０６ ゲート酸化膜 ４８，５８，１０７，１３８ ゲート電極 ４９，５９ ドレイン領域 ５０，５６ａ ドレイン引き出し電極 ５４ ソース電極 ６０ ソース引き出し電極 ６１，９１，１２１ Ｐ型基板 ６３，９３，１２３ アクティブ領域 ６４，９４，１２４ ソース領域（Ｎ+ 層） ６５，９５，１２５ Ｐ型エピタキシャル層 ６７，７４，９７，１２７，１３６ 窒化膜 ６９ ゲート・ドレイン部 ７０，９２，１２２ フィールド酸化膜 ７１ 高濃度Ｎ+ 拡散層（ソース電極取り出し部） ７３，９６ ポリ（多結晶）シリコン層（ドレイン電
極取り出し部） ７５ ゲート領域 ７７ ポリシリコン（ゲート電極） ７９，８１ メタル電極取り出し口 ８０，８２，１１０，１４２，１４３ メタル電極 ９８ 領域（溝） １０１，１２８ ソース電極部 １０３，１２９，１３４ ドレイン電極部 １０５ ゲート領域 １０９ 電極取り出し口 １２６，１３５ ポリシリコン（層） １３０ 分離領域 １３２ Ｎ+ 層 １３７ ゲート電極用開口部 １４０，１４１ メタル電極引き出し開口部
２，１０８，１３１，１３３ 酸化膜 ４３，５３ ソース領域 ４４，６８ ソース引き出し電極 ４５，５５，１３９ 絶縁膜 ４６，５６ シリコン層 ４７，５７，７６，１０６ ゲート酸化膜 ４８，５８，１０７，１３８ ゲート電極 ４９，５９ ドレイン領域 ５０，５６ａ ドレイン引き出し電極 ５４ ソース電極 ６０ ソース引き出し電極 ６１，９１，１２１ Ｐ型基板 ６３，９３，１２３ アクティブ領域 ６４，９４，１２４ ソース領域（Ｎ+ 層） ６５，９５，１２５ Ｐ型エピタキシャル層 ６７，７４，９７，１２７，１３６ 窒化膜 ６９ ゲート・ドレイン部 ７０，９２，１２２ フィールド酸化膜 ７１ 高濃度Ｎ+ 拡散層（ソース電極取り出し部） ７３，９６ ポリ（多結晶）シリコン層（ドレイン電
極取り出し部） ７５ ゲート領域 ７７ ポリシリコン（ゲート電極） ７９，８１ メタル電極取り出し口 ８０，８２，１１０，１４２，１４３ メタル電極 ９８ 領域（溝） １０１，１２８ ソース電極部 １０３，１２９，１３４ ドレイン電極部 １０５ ゲート領域 １０９ 電極取り出し口 １２６，１３５ ポリシリコン（層） １３０ 分離領域 １３２ Ｎ+ 層 １３７ ゲート電極用開口部 １４０，１４１ メタル電極引き出し開口部
Claims (6)
- 【請求項１】素子形成面に対し、垂直に筒状のチャネル
形成部が埋設され、該筒状のチャネル形成部の内側にゲ
ート絶縁膜を介してゲート電極が設けられ、該ゲート電
極を挟むように、前記筒状のチャネル形成部のゲート電
極端から上下にソース・ドレイン領域が形成されること
を特徴とする縦型ＭＯＳトランジスタ。 - 【請求項２】 請求項１記載の縦型ＭＯＳトランジスタ
において、前記ソース・ドレイン領域の引き出し電極が
デバイス表面に延在し、筒状のチャネル形成部の底に設
けられたソース領域の一部からソース電極をデバイス表
面に引き出した構造を有することを特徴とする縦型ＭＯ
Ｓトランジスタ。 - 【請求項３】 請求項１記載の縦型ＭＯＳトランジスタ
において、前記ソース・ドレイン領域の引き出し電極が
デバイス表面に延在し、筒状のチャネル形成部の底に設
けられたソース領域周辺全域からソース電極をデバイス
表面に引き出した構造を有することを特徴とする縦型Ｍ
ＯＳトランジスタ。 - 【請求項４】（ａ）第１導電型エピタキシャルを生長さ
せる工程と、 （ｂ）パッド酸化膜及び窒化膜を順次被着後、アクティ
ブ領域以外の窒化膜及びパッド酸化膜を除去し、選択酸
化にてフィールド酸化膜を生成させる工程と、 （ｃ）アクティブ領域の一部に逆導電型不純物拡散層を
形成し、前記アクティブ領域の一部の表面を酸化膜に変
換後、全面の窒化膜及びパッド酸化膜を除去する工程
と、 （ｄ）全面に第１多結晶シリコン膜を生成し、逆導電型
不純物を導入した後、窒化膜を生成し、前記アクティブ
領域の一部を除くアクティブ領域及びアクティブ領域か
ら延在する所望の領域に窒化膜／多結晶シリコン層を残
存させる工程と、 （ｅ）前記アクティブ領域の一部以外のアクティブ領域
の中央に第２開口部を形成し、第１多結晶シリコン膜及
びエピタキシャル層を反応性イオンエッチングで除去す
る工程と、 （ｆ）熱酸化を行なって前記第２開口部内に酸化膜を生
成した後、不純物を導入した第２多結晶シリコン膜を全
面に被着し、前記第２開口部が覆われ、かつフィールド
部へ延在する所望の領域の多結晶シリコンを残存させる
工程と、 （ｇ）第１開口部上の酸化膜上及び第１多結晶シリコン
層の所望の部分を開口し、メタル電極を形成する工程と
を含むことを特徴とする縦型ＭＯＳトランジスタの製造
方法。 - 【請求項５】（ａ）第１導電型基板にフィールド酸化膜
を生成し、アクティブ領域を開口した後、逆導電型拡散
層を形成する工程と、 （ｂ）選択エピタキシャル法にてアクティブ領域内を第
１導電型単結晶シリコンで満たし、全面に第１多結晶シ
リコン層及び窒化膜を順次被着する工程と、 （ｃ）前記アクティブ領域からフィールド領域へ延在
し、アクティブ領域を分割するような第１開口部内と該
第１開口部によって分割された片側のアクティブ領域に
内在するような第２開口部内と、アクティブ領域からフ
ィールド領域へ延在する所望の領域以外の窒化膜及び多
結晶シリコン層を反応性イオンエッチングにて除去する
工程と、 （ｄ）前記第１開口部及び第２開口部内のエピタキシャ
ル層を反応性イオンエッチングにて選択的に除去する工
程と、 （ｅ）熱酸化にて前記第１開口部及び第２開口部内を酸
化膜で埋め込むと同時に第１多結晶シリコン側壁にも酸
化膜を生成する工程と、 （ｆ）前記第１開口部で２分され、前記第２開口部が存
在しない方のアクティブ領域に接続された多結晶シリコ
ン表面の窒化膜を除去し、逆導電型不純物を導入する工
程と、 （ｇ）前記多結晶シリコン表面に酸化膜を生成した後、
残存している窒化膜を選択的に除去し、イオン注入法に
て露出した第１多結晶シリコン表面に逆導電型不純物を
導入する工程と、 （ｈ）前記第２開口部内酸化膜を選択的に除去し、比較
的薄い酸化膜を第２開口部内及び前記第１多結晶シリコ
ン表面に生成する工程と、 （ｉ）全面に逆導電型不純物を導入した第２多結晶シリ
コン層を被着した後、第２開口部が覆われ、且つフィー
ルド領域へ延在する所望の領域以外の第２多結晶シリコ
ンを除去する工程と、 （ｊ）全面に酸化膜を被着後、第１多結晶シリコン上の
酸化膜の所望の部分に開口部を形成し、メタル電極を形
成する工程とを含むことを特徴とする縦型ＭＯＳトラン
ジスタの製造方法。 - 【請求項６】（ａ）第１導電型基板にフィールド酸化膜
を生成し、アクティブ領域を開口した後、逆導電型拡散
層を形成する工程と、 （ｂ）選択エピタキシャル法にてアクティブ領域内を第
１導電型単結晶シリコンで満たし、全面に第１多結晶シ
リコン層及び窒化膜を順次被着する工程と、 （ｃ）前記アクティブ領域端から等間隔に内在し、中心
部が残存する閉ループの第１開口部内及びアクティブ領
域からフィールド領域へ延在する所望の領域以外の窒化
膜及び第１多結晶シリコンを反応性イオンエッチングに
て除去する工程と、 （ｄ）前記第１開口部内のエピタキシャル層を反応性イ
オンエッチングにて選択的に除去する工程と、 （ｅ）熱酸化にて前記第１開口部内を酸化膜で埋め込む
と同時に第１多結晶シリコン側壁にも酸化膜を生成する
工程と、 （ｆ）前記第１開口部で分離されたアクティブ領域内の
外側領域の第１多結晶シリコン表面の窒化膜を除去し、
逆導電型不純物を導入する工程と、 （ｇ）前記多結晶シリコンの表面に酸化膜を生成した
後、残存している窒化膜を選択的に除去し全面に第２多
結晶シリコンを生成する工程と、 （ｈ）イオン注入法にて逆導電型不純物を第２多結晶シ
リコン内に導入した後、全面に窒化膜を生成する工程
と、 （ｉ）前記第１開口部で分離されたアクティブ領域に内
在するような前記第２開口部内及びアクティブ領域から
フィールド領域へ延在する所望の領域以外の窒化膜及び
第２多結晶シリコン層を反応性イオンエッチングにて除
去する工程と、 （ｊ）前記第２開口部内エピタキシャル層を選択的に反
応性イオンエッチングにて除去する工程と、 （ｋ）熱酸化にて、前記第２開口部内及び第２多結晶シ
リコン側壁に比較的薄い酸化膜を生成した後、全面に逆
導電型不純物を導入した第３多結晶シリコンを生成する
工程と、 （ｌ）前記第２開口部が覆われ、かつフィールド領域部
へ延在する所望の領域以外の第３多結晶シリコンを除去
する工程と、 （ｍ）全面に酸化膜を被着後、第１多結晶シリコン及び
第２多結晶シリコン上酸化膜の所望の部分に開口部を形
成し、メタル電極を形成する工程とを含むことを特徴と
する縦型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23464791A JPH0575132A (ja) | 1991-09-13 | 1991-09-13 | 縦型ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23464791A JPH0575132A (ja) | 1991-09-13 | 1991-09-13 | 縦型ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575132A true JPH0575132A (ja) | 1993-03-26 |
Family
ID=16974303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23464791A Withdrawn JPH0575132A (ja) | 1991-09-13 | 1991-09-13 | 縦型ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575132A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861236B1 (ko) * | 2007-04-10 | 2008-10-02 | 경북대학교 산학협력단 | 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터 |
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US8188552B2 (en) | 2008-08-27 | 2012-05-29 | Nanya Technology Corp. | Transistor structure |
| US9564200B2 (en) | 2007-04-10 | 2017-02-07 | Snu R&Db Foundation | Pillar-type field effect transistor having low leakage current |
-
1991
- 1991-09-13 JP JP23464791A patent/JPH0575132A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861236B1 (ko) * | 2007-04-10 | 2008-10-02 | 경북대학교 산학협력단 | 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터 |
| US9564200B2 (en) | 2007-04-10 | 2017-02-07 | Snu R&Db Foundation | Pillar-type field effect transistor having low leakage current |
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US8188552B2 (en) | 2008-08-27 | 2012-05-29 | Nanya Technology Corp. | Transistor structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |