JPH0574771A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0574771A JPH0574771A JP23579291A JP23579291A JPH0574771A JP H0574771 A JPH0574771 A JP H0574771A JP 23579291 A JP23579291 A JP 23579291A JP 23579291 A JP23579291 A JP 23579291A JP H0574771 A JPH0574771 A JP H0574771A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- bonding pad
- layer
- transistor
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】集積回路チップの電磁雑音の輻射と他からの影
響による誤動作を防止する。 【構成】多層配線構造を有する集積回路で、最上層の配
線Ｍ３が入出力端子用のボンディングパット部２ｂを除
くチップ全面に渡って設けられ、かつ配線Ｍ３が固定電
位に接続されており、集積回路が外部に対し実質的に電
磁遮蔽されている構造。
響による誤動作を防止する。 【構成】多層配線構造を有する集積回路で、最上層の配
線Ｍ３が入出力端子用のボンディングパット部２ｂを除
くチップ全面に渡って設けられ、かつ配線Ｍ３が固定電
位に接続されており、集積回路が外部に対し実質的に電
磁遮蔽されている構造。
Description
【０００１】
【産業上の利用分野】本発明は多層配線構造を有する集
積回路に関する。
積回路に関する。
【０００２】
【従来の技術】集積回路、特に半導体集積回路では、微
細加工技術と回路技術の進歩により、大規模・高速の製
品が生まれている。大規模なシステムでは、クロック等
の信号線の負荷は大きく、これを高速に駆動するために
は電流駆動能力の大きいデバイスを使用している。特
に、出力バッファでは通常巨大なトランジスタを用いて
いる。又、大規模化に伴い、信号線数が増大したため、
多層配線技術が進展し、これに伴い素子及び信号線の自
動配置配線技術も急速に進んでいる。また、微細化技術
により接合容量、ゲート容量等の値は著しく小さくなる
一方で素子（トランジスタ）の駆動能力は高くなってい
るので、通常の論理ゲートの動作は高速化の一途をたど
っている。
細加工技術と回路技術の進歩により、大規模・高速の製
品が生まれている。大規模なシステムでは、クロック等
の信号線の負荷は大きく、これを高速に駆動するために
は電流駆動能力の大きいデバイスを使用している。特
に、出力バッファでは通常巨大なトランジスタを用いて
いる。又、大規模化に伴い、信号線数が増大したため、
多層配線技術が進展し、これに伴い素子及び信号線の自
動配置配線技術も急速に進んでいる。また、微細化技術
により接合容量、ゲート容量等の値は著しく小さくなる
一方で素子（トランジスタ）の駆動能力は高くなってい
るので、通常の論理ゲートの動作は高速化の一途をたど
っている。
【０００３】
【発明が解決しようとする課題】従来の集積回路、特に
半導体集積回路では、クロック信号等の大容量信号線の
高速動作に伴い、集積回路チップの外側に電磁ノイズを
輻射し、他の集積回路を誤動作させたり、ラジオ・テレ
ビ等の受信障害を招くという問題があった。又、通常の
論理ゲートでは動作速度が高く外部からの微小電磁ノイ
ズで誤動作してしまう危険性があった。これらを防止す
るためには、集積回路毎に遮蔽する手段、例えば金属の
箱に収めるあるいは金属の板を表面に貼るなどの方等を
取らねばならず、システムコストを上昇させていた。
半導体集積回路では、クロック信号等の大容量信号線の
高速動作に伴い、集積回路チップの外側に電磁ノイズを
輻射し、他の集積回路を誤動作させたり、ラジオ・テレ
ビ等の受信障害を招くという問題があった。又、通常の
論理ゲートでは動作速度が高く外部からの微小電磁ノイ
ズで誤動作してしまう危険性があった。これらを防止す
るためには、集積回路毎に遮蔽する手段、例えば金属の
箱に収めるあるいは金属の板を表面に貼るなどの方等を
取らねばならず、システムコストを上昇させていた。
【０００４】一方、集積回路の設計段階では、クロック
線、電源線を近接あるいは積層になるよう布線し、電磁
輻射の低減をはかる事も原理的には可能である。しか
し、この方法は設計の自由度を損い、特に大規模自動配
置配線を行う事は実質的に不可能であった。
線、電源線を近接あるいは積層になるよう布線し、電磁
輻射の低減をはかる事も原理的には可能である。しか
し、この方法は設計の自由度を損い、特に大規模自動配
置配線を行う事は実質的に不可能であった。
【０００５】
【課題を解決するための手段】本発明の集積回路は、多
層配線構造を有し、信号入力用の端子および信号出力用
の端子を避けて集積回路チップの表面のほぼ全面を覆っ
て設けられ、固定電位供給端子に接続されている最上層
の配線層からなる遮蔽膜を有するというものである。
層配線構造を有し、信号入力用の端子および信号出力用
の端子を避けて集積回路チップの表面のほぼ全面を覆っ
て設けられ、固定電位供給端子に接続されている最上層
の配線層からなる遮蔽膜を有するというものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示す半導体チッ
プの平面図，図２は図１のＡ−Ａ線断面図である。
プの平面図，図２は図１のＡ−Ａ線断面図である。
【０００８】Ｐ型シリコン基板４の表面に電源電圧供給
用のボンディングパット３ａと信号出力用のボンディン
グパット２ｂ間に接続された第１のトランジスタＱ１
と、第１のトランジスタＱ１を介して出力端子（２ｂ）
と接地電位供給用のボンディングパット３βｂ間に接続
された第２のトランジスタＱ２が形成されている。Ｑ１
の出力信号は第１層目のアルミニウム配線層ＭＩを経由
して第２層目のアルミニウム配線層Ｍ２により信号出力
用パット２ａに引き出され、されに最上層である第３層
目のアルミニウム配線Ｍ３により、チップの外と接続さ
れる信号出力用のボンディングパット２ｂが形成されて
いる。又、第２のトランジスタＱ２のソース側になる端
子はＰ型シリコン基板４に第１層目のアルミニウム配線
ＭＩで接続されるとともに、第２層目のアルミニウム配
線Ｍ２で接地電位供給用パット３βａまで引き出され、
その上には、最上層である第３層目のアルミニウム配線
層Ｍ３により接地電位供給用のボンディングパット３β
ｂが形成されている。第３層目のアルミニウム配線Ｍ３
は、信号出力のボンディングパット２ｂ，電源電圧供給
用のボンディングパット３αなど同一チップ上の他のボ
ンディングパット部と、その周辺を除く半導体チップの
ほぼチップ全面に渡って設けられた遮蔽膜１を構成して
いる。
用のボンディングパット３ａと信号出力用のボンディン
グパット２ｂ間に接続された第１のトランジスタＱ１
と、第１のトランジスタＱ１を介して出力端子（２ｂ）
と接地電位供給用のボンディングパット３βｂ間に接続
された第２のトランジスタＱ２が形成されている。Ｑ１
の出力信号は第１層目のアルミニウム配線層ＭＩを経由
して第２層目のアルミニウム配線層Ｍ２により信号出力
用パット２ａに引き出され、されに最上層である第３層
目のアルミニウム配線Ｍ３により、チップの外と接続さ
れる信号出力用のボンディングパット２ｂが形成されて
いる。又、第２のトランジスタＱ２のソース側になる端
子はＰ型シリコン基板４に第１層目のアルミニウム配線
ＭＩで接続されるとともに、第２層目のアルミニウム配
線Ｍ２で接地電位供給用パット３βａまで引き出され、
その上には、最上層である第３層目のアルミニウム配線
層Ｍ３により接地電位供給用のボンディングパット３β
ｂが形成されている。第３層目のアルミニウム配線Ｍ３
は、信号出力のボンディングパット２ｂ，電源電圧供給
用のボンディングパット３αなど同一チップ上の他のボ
ンディングパット部と、その周辺を除く半導体チップの
ほぼチップ全面に渡って設けられた遮蔽膜１を構成して
いる。
【０００９】なお、図２で第１２のトランジスタＱ１，
Ｑ２ゲート電極は４，素子間の分離絶縁膜を５で示して
いる。又、Ｑ１，Ｑ２は集積回路を構成するトランジス
タの代表としてあげたものであり、さらに、実際には、
図示しない多くのトランジスタやボンディングパットが
存在していることはいうまでもない。
Ｑ２ゲート電極は４，素子間の分離絶縁膜を５で示して
いる。又、Ｑ１，Ｑ２は集積回路を構成するトランジス
タの代表としてあげたものであり、さらに、実際には、
図示しない多くのトランジスタやボンディングパットが
存在していることはいうまでもない。
【００１０】
【発明の効果】以上説明したように本発明は、最上層の
配線層で構成された遮蔽膜で実質的に半導体チップ表面
を覆っているため、外部ノイズに対し電磁気学的に遮蔽
することができる。従って、外部からの電磁雑音の影響
を防止する事ができる一方で、集積回路自身の動作に起
因する電磁輻射の外部への放出を防止する事ができる。
すなわち、広汎な応用分野で極めて安定かつ信頼度の高
い動作の集積回路を提供する事ができる。なお、通常の
多層配線構造集積回路では、上層の配線層を微細加工す
るため、層間の平坦化技術は困難を極めるが、本発明
は、実質的にボンディングパット部の粗なパターンを加
工するだけであり、通常の複雑な平坦化技術は要しな
い。
配線層で構成された遮蔽膜で実質的に半導体チップ表面
を覆っているため、外部ノイズに対し電磁気学的に遮蔽
することができる。従って、外部からの電磁雑音の影響
を防止する事ができる一方で、集積回路自身の動作に起
因する電磁輻射の外部への放出を防止する事ができる。
すなわち、広汎な応用分野で極めて安定かつ信頼度の高
い動作の集積回路を提供する事ができる。なお、通常の
多層配線構造集積回路では、上層の配線層を微細加工す
るため、層間の平坦化技術は困難を極めるが、本発明
は、実質的にボンディングパット部の粗なパターンを加
工するだけであり、通常の複雑な平坦化技術は要しな
い。
【００１１】また、本発明は実施例では、ＮＭＯＳを例
にとり、基板電位を固定電位としたが、ＣＭＯＳをはじ
めとする他の半導体集積回路あるいは薄膜等の混成集積
回路についても適用可能である事は明らかである。更に
２層あるいは４層以上の多層配線においても、また固定
電位としては電源電位をはじめとする任意電圧でも良い
事も明らかである。
にとり、基板電位を固定電位としたが、ＣＭＯＳをはじ
めとする他の半導体集積回路あるいは薄膜等の混成集積
回路についても適用可能である事は明らかである。更に
２層あるいは４層以上の多層配線においても、また固定
電位としては電源電位をはじめとする任意電圧でも良い
事も明らかである。
【図１】本発明の一実施例を示す断面図である。
【図２】図１のＡ−Ａ線断面図である。
１ 遮蔽膜 ２ａ 信号出力パット ２ｂ 信号出力のボンディングパット ３α 電源電圧供給用のボンディングパット ３βａ 接地電位供給用パット ３βｂ 接地電位供給用ボンディングパット ４ Ｐ型シリコン基板 ５ 分離絶縁膜 ６ ゲート電極 Ｍ１ 第１層目のアルミニウム配線層 Ｍ２ 第２層目のアルミニウム配線層 Ｍ３ 第３層目のアルミニウム配線層 Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ
Claims (1)
- 【請求項１】 多層配線構造を有し、信号入力用の端子
および信号出力用の端子を避けて集積回路チップの表面
のほぼ全面を覆って設けられ、固定電位供給端子に接続
されている最上層の配線層からなる遮蔽膜を有する事を
特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23579291A JPH0574771A (ja) | 1991-09-17 | 1991-09-17 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23579291A JPH0574771A (ja) | 1991-09-17 | 1991-09-17 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574771A true JPH0574771A (ja) | 1993-03-26 |
Family
ID=16991329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23579291A Pending JPH0574771A (ja) | 1991-09-17 | 1991-09-17 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574771A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498663B2 (en) | 2003-08-20 | 2009-03-03 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US9190361B2 (en) | 2013-09-09 | 2015-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US9252108B2 (en) | 2013-09-24 | 2016-02-02 | Kabushiki Kaisha Toshiba | Semiconductor device having magnetic shield layer surrounding MRAM chip |
-
1991
- 1991-09-17 JP JP23579291A patent/JPH0574771A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498663B2 (en) | 2003-08-20 | 2009-03-03 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US9190361B2 (en) | 2013-09-09 | 2015-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US9252108B2 (en) | 2013-09-24 | 2016-02-02 | Kabushiki Kaisha Toshiba | Semiconductor device having magnetic shield layer surrounding MRAM chip |
| US9349942B2 (en) | 2013-09-24 | 2016-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device having magnetic shield layer surrounding MRAM chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011009 |