JPH0574748A - 来歴情報記録方式、及び半導体集積回路 - Google Patents
来歴情報記録方式、及び半導体集積回路Info
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- JPH0574748A JPH0574748A JP26116091A JP26116091A JPH0574748A JP H0574748 A JPH0574748 A JP H0574748A JP 26116091 A JP26116091 A JP 26116091A JP 26116091 A JP26116091 A JP 26116091A JP H0574748 A JPH0574748 A JP H0574748A
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Abstract
(57)【要約】
【目的】 本発明の目的は、より多くの情報をチップ単
位で容易に記録することができる技術を提供することに
ある。 【構成】 チップ来歴情報記録専用パターン８にレーザ
光でダメージを与えることによりチップ毎の来歴情報を
刻印することにより、ウェーハ９における半導体チップ
１０の位置情報や、ウェーハ９のロット番号、ウェーハ
番号など、より多くの情報をチップ単位で記録可能とす
る。
位で容易に記録することができる技術を提供することに
ある。 【構成】 チップ来歴情報記録専用パターン８にレーザ
光でダメージを与えることによりチップ毎の来歴情報を
刻印することにより、ウェーハ９における半導体チップ
１０の位置情報や、ウェーハ９のロット番号、ウェーハ
番号など、より多くの情報をチップ単位で記録可能とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップに対して
当該チップ毎の来歴情報を記録するための技術に関し、
例えば半導体記憶装置に適用して有効な技術に関する。
当該チップ毎の来歴情報を記録するための技術に関し、
例えば半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体記憶装置等の半導体集積回路チッ
プにおいては、当該チップ識別情報としてのチップナン
バが付される。従来そのようなチップナンバリングは、
パッシベーション膜加工用ホトマスクに、ウェーハ上の
全チップに対応して互いに異なる数値情報をパターンニ
ングし、そのようなホトマスクのパターン情報をウェー
ハ上に転写することによって行われていた。
プにおいては、当該チップ識別情報としてのチップナン
バが付される。従来そのようなチップナンバリングは、
パッシベーション膜加工用ホトマスクに、ウェーハ上の
全チップに対応して互いに異なる数値情報をパターンニ
ングし、そのようなホトマスクのパターン情報をウェー
ハ上に転写することによって行われていた。
【０００３】尚、パターン形成及びウェーハ上へのパタ
ーン情報の転写について記載された文献の例としては、
昭和５９年１１月３０日に株式会社オーム社より発行さ
れた「ＬＳＩハンドブック（第４２３頁から第４２６
頁）」がある。
ーン情報の転写について記載された文献の例としては、
昭和５９年１１月３０日に株式会社オーム社より発行さ
れた「ＬＳＩハンドブック（第４２３頁から第４２６
頁）」がある。
【０００４】
【発明が解決しようとする課題】従来のチップナンバリ
ングについて本発明者が検討したところ、パッシベーシ
ョン膜加工用ホトマスクに数値情報をパターンニングす
るのは、単にウェーハ上のチップ位置を区別するに過ぎ
ず、換言すれば全ロットに共通の情報のみの記録を可能
とするに過ぎず、チップの特性ばらつきなどの解析にお
いて情報不足とされるのが明かとされた。例えば、チッ
プの特性ばらつきなどの解析において、ウェーハ上のチ
ップ位置のみならず、ロットナンバやウェーハナンバを
知ることは製品モニタ上極めて有益であるにも拘らず、
上記した従来のチップナンバリングでは、ウェーハ上の
チップ位置情報の把握が可能とされるだけで、それ以外
の情報の把握は不可能とされる。上記ホトマスクをウェ
ーハ単位で作成するようにすればれば、より多くの情報
の記録が可能とされるが、そのようにするのは、ウェー
ハの数だけホトマスクを製作しなければならないから、
手間がかかり、ＬＳＩの製造コスト増大を招来する。
ングについて本発明者が検討したところ、パッシベーシ
ョン膜加工用ホトマスクに数値情報をパターンニングす
るのは、単にウェーハ上のチップ位置を区別するに過ぎ
ず、換言すれば全ロットに共通の情報のみの記録を可能
とするに過ぎず、チップの特性ばらつきなどの解析にお
いて情報不足とされるのが明かとされた。例えば、チッ
プの特性ばらつきなどの解析において、ウェーハ上のチ
ップ位置のみならず、ロットナンバやウェーハナンバを
知ることは製品モニタ上極めて有益であるにも拘らず、
上記した従来のチップナンバリングでは、ウェーハ上の
チップ位置情報の把握が可能とされるだけで、それ以外
の情報の把握は不可能とされる。上記ホトマスクをウェ
ーハ単位で作成するようにすればれば、より多くの情報
の記録が可能とされるが、そのようにするのは、ウェー
ハの数だけホトマスクを製作しなければならないから、
手間がかかり、ＬＳＩの製造コスト増大を招来する。
【０００５】本発明の目的は、より多くの情報をチップ
単位で容易に記録することができる技術を提供すること
にある。
単位で容易に記録することができる技術を提供すること
にある。
【０００６】また本発明の別の目的は、チップの特性ば
らつきなどの解析において有益な情報をチップ単位で容
易に記録することができる技術を提供することにある。
らつきなどの解析において有益な情報をチップ単位で容
易に記録することができる技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、半導体チップ毎の来歴情報を記
録するための専用パターンにレーザ光でダメージを与え
ることによりチップ毎の来歴情報を刻印するステップを
含むものである。このとき、上記来歴情報には、ウェー
ハにおけるチップの位置情報、ウェーハのロット番号、
及びウェーハ番号を含めることができる。また、上記半
導体チップ毎の来歴情報を記録するための専用パターン
は、ポリシリコンなどにより形成されたヒューズとする
ことができる。
録するための専用パターンにレーザ光でダメージを与え
ることによりチップ毎の来歴情報を刻印するステップを
含むものである。このとき、上記来歴情報には、ウェー
ハにおけるチップの位置情報、ウェーハのロット番号、
及びウェーハ番号を含めることができる。また、上記半
導体チップ毎の来歴情報を記録するための専用パターン
は、ポリシリコンなどにより形成されたヒューズとする
ことができる。
【００１０】
【作用】上記した手段によれば、専用パターンにレーザ
光でダメージを与えることによりチップ毎の来歴情報を
刻印することは、より多くの情報をチップ単位で容易に
記録可能とする。また、上記来歴情報に、ウェーハにお
けるチップ毎の位置情報、当該チップが含まれるウェー
ハのロット番号、及び当該ウェーハ番号を含めること
は、チップの特性ばらつきなどの解析において有益な情
報をチップ単位で容易に記録可能とする。
光でダメージを与えることによりチップ毎の来歴情報を
刻印することは、より多くの情報をチップ単位で容易に
記録可能とする。また、上記来歴情報に、ウェーハにお
けるチップ毎の位置情報、当該チップが含まれるウェー
ハのロット番号、及び当該ウェーハ番号を含めること
は、チップの特性ばらつきなどの解析において有益な情
報をチップ単位で容易に記録可能とする。
【００１１】
【実施例】図３には本発明の一実施例係るダイナミック
ＲＡＭを形成するためのシリコンウェーハ（ウェーハと
いう）が示される。同図に示されるように略円形状のウ
ェーハ９には、マトリクス状に複数の半導体チップ１０
が形成される。この半導体チップ１０は、特に制限され
ないが、公知の半導体集積回路製造技術により形成され
るダイナミックＲＡＭとされる。尚、本明細書において
チップ又は半導体チップは、ウェーハ上におけるそれら
の形成領域をも意味する。
ＲＡＭを形成するためのシリコンウェーハ（ウェーハと
いう）が示される。同図に示されるように略円形状のウ
ェーハ９には、マトリクス状に複数の半導体チップ１０
が形成される。この半導体チップ１０は、特に制限され
ないが、公知の半導体集積回路製造技術により形成され
るダイナミックＲＡＭとされる。尚、本明細書において
チップ又は半導体チップは、ウェーハ上におけるそれら
の形成領域をも意味する。
【００１２】図１には上記複数の半導体チップ１０の一
つとされるダイナミックＲＡＭ（ランダム・アクセス・
メモリ）の構成ブロックが示される。
つとされるダイナミックＲＡＭ（ランダム・アクセス・
メモリ）の構成ブロックが示される。
【００１３】図１においてダイナミックＲＡＭ１の中央
部にはダイナミック型のメモリセルアレイ（ＭＡ）２が
配置される。このメモリセルアレイ２は、特に制限され
ないが、４個のアレイ２Ａ，２Ｂ，２Ｃ，２Ｄにマット
分割されている。メモリセルアレイ２Ａ，２Ｂ間には、
カラムアドレスデコーダ（ＹＤＥＣ）３Ａが配置され、
同様にメモリセルアレイ２Ｃ，２Ｄ間には、カラムアド
レスデコーダ３Ｂが配置されている。メモリセルアレイ
２Ａとカラムアドレスデコーダ３Ａとの間には当該メモ
リセルアレイ２Ａから読出されたデータを増幅するため
のセンスアンプ（ＳＡ）４Ａが配置され、メモリセルア
レイ２Ｂとカラムアドレスデコーダ３Ａとの間には当該
メモリセルアレイ２Ｂから読出されたデータを増幅する
ためのセンスアンプ４Ｂが配置される。同様にメモリセ
ルアレイ２Ｃとカラムアドレスデコーダ４Ｃとの間には
当該メモリセルアレイ２Ｃから読出されたデータを増幅
するためのセンスアンプ４Ｃが配置され、メモリセルア
レイ２Ｄとカラムアドレスデコーダ３Ｂとの間には当該
メモリセルアレイ２Ｄから読出されたデータを増幅する
ためのセンスアンプ４Ｄが配置される。メモリセルアレ
イ２Ａ，２Ｃ間にはメモリセルアレイ２Ａ，２Ｂのワー
ド線選択のためのロウアドレスデコーダ（ＸＤＥＣ）５
Ａが配置され、同様にメモリセルアレイ２Ｂ，２Ｄ間に
は当該メモリセルアレイ２Ｂ，２Ｄのワード線駆動のた
めのロウアドレスデコーダ５Ｂが配置される。さらに、
本実施例ダイナミックＲＡＭのメモリセルアレイ２Ａ，
２Ｂ側の周辺部６には、当該ダイナミックＲＡＭの各部
に供給されるタイミング信号を生成するためのタイミン
グ発生回路（ＴＧ）、外部からデータを取り込むための
データ入力バッファ（ＤｉｎＢ）、及びメモリセルアレ
イからの読出しデータの外部送出を可能とするデータ出
力バッファ（ＤｏｕｔＢ）等が配置される。そして、本
実施例ダイナミックＲＡＭのメモリセルアレイ２Ｃ，２
Ｄの側周辺部７には、外部からのロウアドレス信号を取
り込むためのロウアドレスバッファ（ＸＡＤＢ）、外部
からのカラムアドレス信号を取り込むためのカラムアド
レスバッファ（ＹＡＤＢ）が配置される。
部にはダイナミック型のメモリセルアレイ（ＭＡ）２が
配置される。このメモリセルアレイ２は、特に制限され
ないが、４個のアレイ２Ａ，２Ｂ，２Ｃ，２Ｄにマット
分割されている。メモリセルアレイ２Ａ，２Ｂ間には、
カラムアドレスデコーダ（ＹＤＥＣ）３Ａが配置され、
同様にメモリセルアレイ２Ｃ，２Ｄ間には、カラムアド
レスデコーダ３Ｂが配置されている。メモリセルアレイ
２Ａとカラムアドレスデコーダ３Ａとの間には当該メモ
リセルアレイ２Ａから読出されたデータを増幅するため
のセンスアンプ（ＳＡ）４Ａが配置され、メモリセルア
レイ２Ｂとカラムアドレスデコーダ３Ａとの間には当該
メモリセルアレイ２Ｂから読出されたデータを増幅する
ためのセンスアンプ４Ｂが配置される。同様にメモリセ
ルアレイ２Ｃとカラムアドレスデコーダ４Ｃとの間には
当該メモリセルアレイ２Ｃから読出されたデータを増幅
するためのセンスアンプ４Ｃが配置され、メモリセルア
レイ２Ｄとカラムアドレスデコーダ３Ｂとの間には当該
メモリセルアレイ２Ｄから読出されたデータを増幅する
ためのセンスアンプ４Ｄが配置される。メモリセルアレ
イ２Ａ，２Ｃ間にはメモリセルアレイ２Ａ，２Ｂのワー
ド線選択のためのロウアドレスデコーダ（ＸＤＥＣ）５
Ａが配置され、同様にメモリセルアレイ２Ｂ，２Ｄ間に
は当該メモリセルアレイ２Ｂ，２Ｄのワード線駆動のた
めのロウアドレスデコーダ５Ｂが配置される。さらに、
本実施例ダイナミックＲＡＭのメモリセルアレイ２Ａ，
２Ｂ側の周辺部６には、当該ダイナミックＲＡＭの各部
に供給されるタイミング信号を生成するためのタイミン
グ発生回路（ＴＧ）、外部からデータを取り込むための
データ入力バッファ（ＤｉｎＢ）、及びメモリセルアレ
イからの読出しデータの外部送出を可能とするデータ出
力バッファ（ＤｏｕｔＢ）等が配置される。そして、本
実施例ダイナミックＲＡＭのメモリセルアレイ２Ｃ，２
Ｄの側周辺部７には、外部からのロウアドレス信号を取
り込むためのロウアドレスバッファ（ＸＡＤＢ）、外部
からのカラムアドレス信号を取り込むためのカラムアド
レスバッファ（ＹＡＤＢ）が配置される。
【００１４】図１において、８で示されるのは、チップ
毎に形成されるチップ来歴情報記録専用パターンであ
り、この専用パターン８は、特に制限されないが、機能
モジュールのレイアウトが禁止されるような部位、例え
ばチップ周辺部のボンディングパッド形成エリアなどを
利用してに形成される。
毎に形成されるチップ来歴情報記録専用パターンであ
り、この専用パターン８は、特に制限されないが、機能
モジュールのレイアウトが禁止されるような部位、例え
ばチップ周辺部のボンディングパッド形成エリアなどを
利用してに形成される。
【００１５】図２には上記チップ来歴情報記録専用パタ
ーン８の一例が示される。
ーン８の一例が示される。
【００１６】図２に示されるチップ来歴情報記録専用パ
ターン８は、特に制限されないが、ウェーハにおける当
該チップの位置情報を記録するためのヒューズ群とされ
る。このヒューズ群は、ウェーハにおける当該チップの
Ｘ方向の位置情報を示す第１ヒューズ群Ｘｉと、ウェー
ハにおける当該チップのＹ方向の位置情報を示す第２ヒ
ューズ群Ｙｉとを含む。図２に示される例では、第１ヒ
ューズ群Ｘｉは、Ｘ１，Ｘ２，Ｘ３で示されるように、
また、第２のヒューズ群はＹ１，Ｙ２，Ｙ３で示される
ように、それぞれ複数のヒューズが一方向に配列され
る。例えば一つのウェーハ上の最大チップ配列数が、Ｘ
方向に８個、Ｙ方向に８個の場合を考えると、そのよう
なウェーハにおいて、それに含まれる一つのチップのＸ
座標とＹ座標とを２進数で示すのにそれぞれ４ビット必
要とされるから、上記第１、第２のヒューズ群Ｘｉ，Ｙ
ｉはそれぞれ４本とされる。そのようなヒューズ群は、
特に制限されないが、ポリシリコンによって形成するこ
とができ、レーザ光の照射でダメージを与えることによ
ってウェーハにおける当該チップの位置情報の書込みが
可能とされる。
ターン８は、特に制限されないが、ウェーハにおける当
該チップの位置情報を記録するためのヒューズ群とされ
る。このヒューズ群は、ウェーハにおける当該チップの
Ｘ方向の位置情報を示す第１ヒューズ群Ｘｉと、ウェー
ハにおける当該チップのＹ方向の位置情報を示す第２ヒ
ューズ群Ｙｉとを含む。図２に示される例では、第１ヒ
ューズ群Ｘｉは、Ｘ１，Ｘ２，Ｘ３で示されるように、
また、第２のヒューズ群はＹ１，Ｙ２，Ｙ３で示される
ように、それぞれ複数のヒューズが一方向に配列され
る。例えば一つのウェーハ上の最大チップ配列数が、Ｘ
方向に８個、Ｙ方向に８個の場合を考えると、そのよう
なウェーハにおいて、それに含まれる一つのチップのＸ
座標とＹ座標とを２進数で示すのにそれぞれ４ビット必
要とされるから、上記第１、第２のヒューズ群Ｘｉ，Ｙ
ｉはそれぞれ４本とされる。そのようなヒューズ群は、
特に制限されないが、ポリシリコンによって形成するこ
とができ、レーザ光の照射でダメージを与えることによ
ってウェーハにおける当該チップの位置情報の書込みが
可能とされる。
【００１７】ここで、半導体記憶装置などの冗長救済回
路などに用いられるヒューズは、電源やＭＯＳＦＥＴな
どの回路素子に電気的に結合され、それが熔断されるか
否かによって機能選択が可能とされるが、本実施例にお
けるヒューズは、ダメージの有無によってウェーハにお
けるチップの位置情報を物理的に示すことができればそ
れで十分とされることから、電源やＭＯＳＦＥＴなどの
回路素子との結合は一切不要とされる。換言すれば、上
記チップ来歴情報記録専用パターン８は、それが形成さ
れるチップの回路素子から電気的に隔絶される。そのこ
とは、ボンディングパッド形成領域などのように機能モ
ジュールの配置が禁止されるような領域へのチップ来歴
情報記録専用パターンの形成を可能とし、当該専用パタ
ーン８のレイアウト設計を容易とする。また上記と同様
の理由により、ヒューズは、レーザ光によって完全に熔
断する必要はなく、ダメージの有無の判別が可能な程度
に熔けていれば、それで十分とされる。
路などに用いられるヒューズは、電源やＭＯＳＦＥＴな
どの回路素子に電気的に結合され、それが熔断されるか
否かによって機能選択が可能とされるが、本実施例にお
けるヒューズは、ダメージの有無によってウェーハにお
けるチップの位置情報を物理的に示すことができればそ
れで十分とされることから、電源やＭＯＳＦＥＴなどの
回路素子との結合は一切不要とされる。換言すれば、上
記チップ来歴情報記録専用パターン８は、それが形成さ
れるチップの回路素子から電気的に隔絶される。そのこ
とは、ボンディングパッド形成領域などのように機能モ
ジュールの配置が禁止されるような領域へのチップ来歴
情報記録専用パターンの形成を可能とし、当該専用パタ
ーン８のレイアウト設計を容易とする。また上記と同様
の理由により、ヒューズは、レーザ光によって完全に熔
断する必要はなく、ダメージの有無の判別が可能な程度
に熔けていれば、それで十分とされる。
【００１８】以上の説明ではウェーハにおける半導体チ
ップの位置情報を記録する場合について説明したが、図
２に示されるチップ来歴情報記録専用パターン８と同様
の形式でウェーハのロットナンバやウェーハ番号をも記
録することができる。
ップの位置情報を記録する場合について説明したが、図
２に示されるチップ来歴情報記録専用パターン８と同様
の形式でウェーハのロットナンバやウェーハ番号をも記
録することができる。
【００１９】例えばロットナンバやウェーハ番号は２進
数に置き換えて記録される。また、ロットナンバやウェ
ーハ番号がアルファベットと数字とで構成される場合に
は、先ずアルファベットの部分を数字に置き換えてから
２進数に置換するようにするとよい。特に制限されない
が、「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，・・・は、それ
ぞれ「１」，「２」，「３」，「４」，・・・のように
数字に置き換えることができる。従ってその場合に、ロ
ットナンバ「Ｂ８」は、「０００００１」，「１００
０」のように置き換えられ、そのような情報に応じて該
当ヒューズにレーザ光が照射されることによってロット
ナンバやウェーハ番号の記録が可能とされる。
数に置き換えて記録される。また、ロットナンバやウェ
ーハ番号がアルファベットと数字とで構成される場合に
は、先ずアルファベットの部分を数字に置き換えてから
２進数に置換するようにするとよい。特に制限されない
が、「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，・・・は、それ
ぞれ「１」，「２」，「３」，「４」，・・・のように
数字に置き換えることができる。従ってその場合に、ロ
ットナンバ「Ｂ８」は、「０００００１」，「１００
０」のように置き換えられ、そのような情報に応じて該
当ヒューズにレーザ光が照射されることによってロット
ナンバやウェーハ番号の記録が可能とされる。
【００２０】図４にはチップ来歴情報記録専用パターン
の他の構成例が示される。
の他の構成例が示される。
【００２１】図４に示されるチップ来歴情報記録専用パ
ターン８Ａは、図２に示される場合と同様にヒューズ群
とされ、それが、図３に示されるウェーハ９における複
数の半導体チップ１０の配列状態に対応してマトリクス
状に配列される。そのようなチップ来歴情報記録専用パ
ターン８Ａにおけるヒューズに対してレーザ光でダメー
ジを与えることによって、ウェーハ９における半導体チ
ップの位置情報の記録が可能とされる。例えば図３にお
いてハッチングで示されるチップに形成されるチップ来
歴情報記録専用パターン８Ａには、図４においてハッチ
ングで示される箇所にレーザ光が照射されることによっ
てダメージが与えられ、それによって当該チップの位置
情報の記録が可能とされる。
ターン８Ａは、図２に示される場合と同様にヒューズ群
とされ、それが、図３に示されるウェーハ９における複
数の半導体チップ１０の配列状態に対応してマトリクス
状に配列される。そのようなチップ来歴情報記録専用パ
ターン８Ａにおけるヒューズに対してレーザ光でダメー
ジを与えることによって、ウェーハ９における半導体チ
ップの位置情報の記録が可能とされる。例えば図３にお
いてハッチングで示されるチップに形成されるチップ来
歴情報記録専用パターン８Ａには、図４においてハッチ
ングで示される箇所にレーザ光が照射されることによっ
てダメージが与えられ、それによって当該チップの位置
情報の記録が可能とされる。
【００２２】上記実施例によれば以下の作用効果を得る
ことができる。
ことができる。
【００２３】（１）チップ来歴情報記録専用パターン８
や８Ａにレーザ光でダメージを与えることによりチップ
毎の来歴情報を刻印することにより、ウェーハ９におけ
る半導体チップ１０の位置情報や、ウェーハ９のロット
番号、ウェーハ番号など、より多くの情報をチップ単位
で容易に記録可能とされる。
や８Ａにレーザ光でダメージを与えることによりチップ
毎の来歴情報を刻印することにより、ウェーハ９におけ
る半導体チップ１０の位置情報や、ウェーハ９のロット
番号、ウェーハ番号など、より多くの情報をチップ単位
で容易に記録可能とされる。
【００２４】（２）ダイナミックＲＡＭなどの半導体記
憶装置において冗長救済回路を含む場合には、当該救済
回路に含まれるヒューズの熔断工程において、チップ来
歴情報記録専用パターン８又は８Ａへの情報記録を行う
ことができ、製造工程の大幅な変更を伴わずに済む。
憶装置において冗長救済回路を含む場合には、当該救済
回路に含まれるヒューズの熔断工程において、チップ来
歴情報記録専用パターン８又は８Ａへの情報記録を行う
ことができ、製造工程の大幅な変更を伴わずに済む。
【００２５】（３）特にチップ来歴情報に、ウェーハに
おけるチップ毎の位置情報、当該チップが含まれるウェ
ーハのロット番号、及び当該ウェーハ番号を含めること
は、ダイシング後にロット混入などの不都合を防止する
ことができるし、チップ位置によるダイナミックＲＡＭ
の電気的特性や、信頼性を的確にトレースすることがで
き、完成品としてのダイナミックＲＡＭの不良解析など
において有益な情報を得ることができる。
おけるチップ毎の位置情報、当該チップが含まれるウェ
ーハのロット番号、及び当該ウェーハ番号を含めること
は、ダイシング後にロット混入などの不都合を防止する
ことができるし、チップ位置によるダイナミックＲＡＭ
の電気的特性や、信頼性を的確にトレースすることがで
き、完成品としてのダイナミックＲＡＭの不良解析など
において有益な情報を得ることができる。
【００２６】（４）チップ来歴情報記録専用パターン８
や８Ａは、それが形成されるチップの回路素子から電気
的に隔絶されるため、ボンディングパッド形成領域など
のように機能モジュールの配置が禁止されるような領域
へのチップ来歴情報記録専用パターン形成が可能とさ
れ、当該専用パターンのレイアウト設計が容易とされ
る。
や８Ａは、それが形成されるチップの回路素子から電気
的に隔絶されるため、ボンディングパッド形成領域など
のように機能モジュールの配置が禁止されるような領域
へのチップ来歴情報記録専用パターン形成が可能とさ
れ、当該専用パターンのレイアウト設計が容易とされ
る。
【００２７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２８】例えば、上記実施例では、チップ来歴情報
記録専用パターンにヒューズを適用した場合について説
明したが、半導体基板にレーザ光を直接照射することに
よってチップ来歴情報を記録するようにしてもよい。ま
た、チップ来歴情報記録専用パターンを同一チップ上に
分散配置するようにしてもよい。さらに、チップ来歴情
報記録専用パターンを形成するヒューズの形状、大き
さ、及び配置箇所は任意とされる。
記録専用パターンにヒューズを適用した場合について説
明したが、半導体基板にレーザ光を直接照射することに
よってチップ来歴情報を記録するようにしてもよい。ま
た、チップ来歴情報記録専用パターンを同一チップ上に
分散配置するようにしてもよい。さらに、チップ来歴情
報記録専用パターンを形成するヒューズの形状、大き
さ、及び配置箇所は任意とされる。
【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、スタティックＲＡ
ＭやＲＯＭ（リード・オンリ・メモリ）などの半導体記
憶装置、さらにはマイクロコンピュータなど、各種半導
体集積回路に広く適用することができる。
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、スタティックＲＡ
ＭやＲＯＭ（リード・オンリ・メモリ）などの半導体記
憶装置、さらにはマイクロコンピュータなど、各種半導
体集積回路に広く適用することができる。
【００３０】本発明は、少なくとも一つのウェーハから
複数の半導体チップが切り出されることを条件に適用す
ることができる。
複数の半導体チップが切り出されることを条件に適用す
ることができる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３２】すなわち、専用パターンにレーザ光でダメ
ージを与えることによりチップ毎の来歴情報を刻印する
ことにより、より多くの情報をチップ単位で容易に記録
することができる。また、上記来歴情報に、ウェーハに
おけるチップ毎の位置情報、当該チップが含まれるウェ
ーハのロット番号、及び当該ウェーハ番号を含めること
により、チップの特性ばらつきなどの解析において有益
な情報をチップ単位で得ることができる。
ージを与えることによりチップ毎の来歴情報を刻印する
ことにより、より多くの情報をチップ単位で容易に記録
することができる。また、上記来歴情報に、ウェーハに
おけるチップ毎の位置情報、当該チップが含まれるウェ
ーハのロット番号、及び当該ウェーハ番号を含めること
により、チップの特性ばらつきなどの解析において有益
な情報をチップ単位で得ることができる。
【図１】図１は本発明の一実施例に係るダイナミックＲ
ＡＭにおける主要ブロックのレイアウト平面図である。
ＡＭにおける主要ブロックのレイアウト平面図である。
【図２】図２は上記ダイナミックＲＡＭに形成されるチ
ップ来歴情報記録専用パターンの説明図である。
ップ来歴情報記録専用パターンの説明図である。
【図３】図３は上記ダイナミックＲＡＭが含まれるウェ
ーハの平面図である。
ーハの平面図である。
【図４】図４は上記チップ来歴情報記録専用パターンの
他の構成例の説明図である。
他の構成例の説明図である。
１ ダイナミックＲＡＭ ２，２Ａ乃至２Ｄ メモりセルアレイ ３Ａ，３Ｂ カラムアドレスデコーダ ４Ａ乃至４Ｄ センスアンプ ５Ａ，５Ｂ ロウアドレスデコーダ ８，８Ａ チップ来歴情報記録専用パターン ９ ウェーハ １０ 半導体チップ
Claims (6)
- 【請求項１】 半導体チップ毎の来歴情報を記録するた
めの来歴情報記録方式であって、ダイシング前のウェー
ハにおける半導体チップ毎に形成された来歴情報記録専
用パターンに対して、レーザ光でダメージを与えること
により半導体チップ毎に当該チップの来歴情報を刻印す
るステップを含むことを特徴とする来歴情報記録方式。 - 【請求項２】 上記来歴情報には、ウェーハにおけるチ
ップの位置情報、ウェーハのロット番号、及びウェーハ
番号が含まれる請求項１記載の来歴情報記録方式。 - 【請求項３】 上記来歴情報記録専用パターンは、半導
体チップに含まれる回路素子から電気的に隔絶されたた
ヒューズとされる請求項１又は２記載の来歴情報記録方
式。 - 【請求項４】 半導体チップ毎に形成された来歴情報記
録専用パターンを含み、この来歴情報記録専用パターン
に対して、レーザ光でダメージを与えることにより当該
チップの来歴情報が刻印されて成る半導体集積回路。 - 【請求項５】 上記来歴情報には、ウェーハにおけるチ
ップの位置情報、ウェーハのロット番号、及びウェーハ
番号が含まれる請求項４記載の半導体集積回路。 - 【請求項６】 上記来歴情報記録専用パターンは、半導
体チップに含まれる回路素子から電気的に隔絶されたヒ
ューズとされる請求項４又は５記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26116091A JPH0574748A (ja) | 1991-09-12 | 1991-09-12 | 来歴情報記録方式、及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26116091A JPH0574748A (ja) | 1991-09-12 | 1991-09-12 | 来歴情報記録方式、及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574748A true JPH0574748A (ja) | 1993-03-26 |
Family
ID=17357951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26116091A Withdrawn JPH0574748A (ja) | 1991-09-12 | 1991-09-12 | 来歴情報記録方式、及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611655A (en) * | 1993-04-23 | 1997-03-18 | Tokyo Electron Limited | Vacuum process apparatus and vacuum processing method |
| EP2289700A1 (en) | 2009-08-25 | 2011-03-02 | Canon Kabushiki Kaisha | Liquid discharge head and method for manufacturing the same |
-
1991
- 1991-09-12 JP JP26116091A patent/JPH0574748A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611655A (en) * | 1993-04-23 | 1997-03-18 | Tokyo Electron Limited | Vacuum process apparatus and vacuum processing method |
| EP2289700A1 (en) | 2009-08-25 | 2011-03-02 | Canon Kabushiki Kaisha | Liquid discharge head and method for manufacturing the same |
| US8342659B2 (en) | 2009-08-25 | 2013-01-01 | Canon Kabushiki Kaisha | Liquid discharge head and method for manufacturing the same |
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