JPH0574264B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、複数のデータ処理部をコンピユータ
バスラインに接続し、複数のデータ処理部間でコ
ンピユータバスラインを介してデータの授受を行
なうデータ処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data processing device in which a plurality of data processing units are connected to a computer bus line and data is exchanged between the plurality of data processing units via the computer bus line.

近年、CCDに代表される固体撮像素子等の光
電変換素子によつて画像を読取り、デイジタル画
像を読取り、デイジタル画像データに変換して画
像処理を施し、デイジタル伝送路により伝送し、
更にレーザービームプリンタ等により画像を再現
するデイジタル複写機やフアクシミリが考えられ
ている。 In recent years, images have been read by photoelectric conversion elements such as solid-state image sensors such as CCDs, read digital images, converted to digital image data, subjected to image processing, and transmitted via digital transmission paths.
Furthermore, digital copying machines and facsimile machines that reproduce images using laser beam printers and the like are being considered.

これらのデジタル画像処理装置においては、画
像データの伝送、蓄積のために、画像データに圧
縮処理を施すことによりデータ量を減少させる処
理がなされる。 In these digital image processing devices, in order to transmit and store image data, processing is performed to reduce the amount of data by applying compression processing to the image data.

そして、この圧縮処理された圧縮データを復元
するために、復元されたデジタル画像データを一
旦ページメモリに記憶した後、記録処理速度に合
わせて読出し、記録処理する構成では、復元され
た画像データをそのまま記憶可能な大容量で、高
価なページメモリを必要とし、またその制御も複
雑になる。 In order to restore this compressed data, the restored digital image data is temporarily stored in a page memory, and then read out and recorded according to the recording processing speed. It requires large-capacity, expensive page memory that can be stored as is, and its control is also complicated.

また、デイジタル複写機やフアクシミリで取扱
う画像データをコンピユータデータと等価に取扱
い、コンピユータデータに対する各種情報処理、
伝送のために使われているコンピユータバスライ
ンを介して画像データを画像記録装置へ伝送する
構成が考えられる。 In addition, image data handled by digital copiers and facsimile machines is handled equivalently to computer data, and various information processing for computer data,
A configuration is conceivable in which image data is transmitted to the image recording device via a computer bus line used for transmission.

この様な構成の場合、コンピユータデータに対
して画像データのデータ量は膨大であるので、画
像データの伝送に長時間継続してコンピユータバ
スラインを専有してしまい、コンピユータバスラ
インの使用効率が悪くなることがある。これによ
ると、コンピユータバスラインに接続されている
他のデータ処理装置によるコンピユータバスライ
ンの利用が制限されてしまうことになる。 In such a configuration, the amount of image data compared to computer data is enormous, so the computer bus line is monopolized for a long time to transmit image data, resulting in poor computer bus line usage efficiency. It may happen. According to this, the use of the computer bus line by other data processing devices connected to the computer bus line is restricted.

本発明は以上の点に鑑みてなされたもので、コ
ンピユータバスラインを介して画像データを伝送
する場合、大容量メモリを要すことなく、且つ、
コンピユータバスラインの専有度を低くすること
を目的とし、また、コンピユータバスラインの伝
送、処理速度より遅いプリンタ部をコンピユータ
バスラインに接続可能とすることを目的とし、詳
しくは、複数のデータ処理部をコンピユータバス
ラインに接続し、前記複数のデータ処理部間で前
記コンピユータバスラインを介してデータの授受
を行うデータ処理装置において、前記コンピユー
タバスラインから圧縮符号化されている圧縮デー
タをライン毎に受信する受信手段と、前記受信手
段により受信された圧縮データを少なくとも２ラ
イン分格納する格納手段と、前記格納手段に格納
されている圧縮データをライン毎に復元する復元
手段と、前記復元手段により復元された画像デー
タに基づいて画像をライン毎に記録する記録手段
とを有し、前記復元手段は、前記記録手段による
各ラインの記録動作に同期して、圧縮データの復
元をライン毎に実行し、前記受信手段は、前記復
元手段により圧縮データが１ライン分復元される
毎に、前記コンピユータバスラインから圧縮デー
タを受信するデータ処理装置を提供するものであ
る。 The present invention has been made in view of the above points, and when transmitting image data via a computer bus line, a large capacity memory is not required, and
The purpose is to reduce the degree of exclusive use of the computer bus line, and also to make it possible to connect a printer section that is slower than the transmission and processing speed of the computer bus line to the computer bus line. is connected to a computer bus line and data is exchanged between the plurality of data processing units via the computer bus line. a receiving means for receiving, a storing means for storing at least two lines of compressed data received by the receiving means, a restoring means for restoring the compressed data stored in the storing means line by line, and a restoring means for restoring the compressed data for each line; recording means for recording an image line by line based on the restored image data, and the restoring means executes restoration of the compressed data line by line in synchronization with the recording operation of each line by the recording means. The receiving means provides a data processing device that receives compressed data from the computer bus line each time one line of compressed data is restored by the restoring means.

以下、実施例により本発明の説明を行なう。 The present invention will be explained below with reference to Examples.

第１図は、本発明を適用可能なシステムブロツ
ク図である。 FIG. 1 is a system block diagram to which the present invention can be applied.

リーダ１は、原稿を例えばCCDイメージセン
サを使用して読み取りアナログ・デジタル変換を
行なつた後にシエーデイング補正、２値化処理等
を行ないデジタル画像信号として外部回路に出力
する。 The reader 1 reads a document using, for example, a CCD image sensor, performs analog-to-digital conversion, performs shading correction, binarization processing, etc., and outputs it as a digital image signal to an external circuit.

プリンタ２は、例えばレーザー・ビーム・プリ
ンタ（LBP）の様にデジタル画像信号をプリン
ト用紙上に像形成するための装置である。リーダ
１とプリンタ２とは直接接続することにより複写
装置として動作することが可能である。本実施例
においては、リーダ１、プリンタ２間を接続イン
ターフエースを利用しリーダ１、プリンタ２に大
きな変更を加えることなくフアクシミリ装置の機
能を追加するように構成されている。 The printer 2 is a device, such as a laser beam printer (LBP), for forming an image of a digital image signal on print paper. The reader 1 and printer 2 can operate as a copying device by directly connecting them. In this embodiment, a connection interface is used between the reader 1 and the printer 2, and the function of a facsimile device is added to the reader 1 and the printer 2 without making any major changes.

RPアダプタ３はリーダ１、プリンタ２間のデ
ジタル画像信号をコンピユータ・バス１１で取り
扱い可能なように変換するための変換回路であ
る。コンピユータ・バス１１は例えばインテル社
のマルチ・バスのようなものであり、最大数Ｍワ
ード／secの伝送速度のもので、バスの主要な制
御を行なうメインCPU４、メモリ５、デイス
ク・コントローラ６、回線制御回路９等の複数の
データ処理装置がRPアダプタ３とともに基板の
形で互いに接続され情報の転送を行なう。 The RP adapter 3 is a conversion circuit for converting a digital image signal between the reader 1 and the printer 2 into one that can be handled by the computer bus 11. The computer bus 11 is, for example, Intel's multi-bus, which has a transmission speed of a maximum of several M words/sec, and includes a main CPU 4, a memory 5, a disk controller 6, which performs the main control of the bus. A plurality of data processing devices such as the line control circuit 9 are connected to each other in the form of a board together with the RP adapter 3 to transfer information.

リーダ１で読み取られた原稿像データはRPア
ダプタ３で変換され一旦メモリ５に記憶され必要
に応じてさらにデイスク・コントローラ６を介し
て磁気デイスク７やフロツピ・デイスク８に記憶
される。記憶されたデータは回線制御回路９（モ
デム他）、カプラ１０を介して通信回線に送られ
る。 The original image data read by the reader 1 is converted by the RP adapter 3, temporarily stored in the memory 5, and further stored in the magnetic disk 7 or floppy disk 8 via the disk controller 6 as required. The stored data is sent to a communication line via a line control circuit 9 (modem, etc.) and a coupler 10.

逆に通信回線より送られた原稿像データはカプ
ラ１０、回線制御９を介してメモリ５に記憶さ
れ、必要に応じ同様にデイスク・コントローラ６
により磁気デイスク７、フロツピ・デイスク８に
記憶される。記憶されたデータは、RPアダプタ
３を介してプリンタ２に送られ、プリント紙上に
像形成される。 Conversely, the original image data sent via the communication line is stored in the memory 5 via the coupler 10 and the line control 9, and is similarly sent to the disk controller 6 as needed.
The data is stored on the magnetic disk 7 and floppy disk 8. The stored data is sent to the printer 2 via the RP adapter 3, and an image is formed on print paper.

これら一連のフアクシミリ動作はメインCPU
４が管理を集中して行なう。 These series of facsimile operations are performed by the main CPU.
4 centralizes management.

第２図は、RPアダプタの構成図である。ここ
で１−１は原稿を読取りライン毎に同期信号とと
もに、シリアルなデジタル画像信号を送出する原
稿読取り装置であり、１ライン分の長さのCCD
により主走査をし、CCD又は結像系を所定の速
度で移動させて副走査をする。主走査、副走査方
向ともに400bpi（ビツト／インチ）の分解能で読
取るものである。 FIG. 2 is a configuration diagram of the RP adapter. Here, 1-1 is a document reading device that reads a document and sends out a serial digital image signal along with a synchronization signal for each line.
Main scanning is performed by moving the CCD or imaging system at a predetermined speed, and sub-scanning is performed by moving the CCD or imaging system at a predetermined speed. It reads with a resolution of 400 bpi (bits per inch) in both the main scanning and sub-scanning directions.

１−２は原稿読み取り部からのビツト形式の画
像データvideoを符号化などの手法により圧縮す
る回路であり、本実施例においては、周知のラン
長符号化方式の回路を用いている。１−３は、ビ
ツト・シリアルな画像データvideoをパラレル形
式に変換するシリアルパラレル変換部（以下Ｓ→
Ｐ変換部と称する）である。１−４，１−５そし
て１−６，１−７は各々ペアで働くダブルバツフ
アメモリで、１−２，１−３で得られる１ライン
分の画像データを書き込み読出しができる容量を
持ち、１−４（１−６）に画像データを書き込ん
でいる時に、１−５（１−７）より画像データを
読み出すといつた動作をする。１−８，１−９は
各々のダブルバツフアメモリにデータ書き込みア
ドレスを与えるためのライトアドレスカウンタで
ある。１−１０は１−２の画像圧縮部と、１−３
のＳ→Ｐ変換部より得られた変換データの大小を
判定する比較器であり、その出力でセレクタ１−
２６を制御してデータ量の少ない方の変換ロジツ
クからの変換画像データをマルチバス（コンピユ
ータバス）システム１−１１に提供する。変換画
像データはマルチバスを介して第１図のメモリ等
に所定のマルチバスのシステム速度で付与され
る。 Reference numeral 1-2 denotes a circuit for compressing the bit-format image data video from the document reading section by a method such as encoding, and in this embodiment, a well-known run length encoding circuit is used. 1-3 is a serial-parallel converter (hereinafter S →
(referred to as the P conversion section). 1-4, 1-5, 1-6, and 1-7 are double buffer memories that work in pairs, each having a capacity that can read and write one line of image data obtained from 1-2 and 1-3. , 1-4 (1-6), the image data is read from 1-5 (1-7). Write address counters 1-8 and 1-9 provide data write addresses to each double buffer memory. 1-10 is the image compression unit of 1-2, and 1-3
This is a comparator that determines the magnitude of the converted data obtained from the S→P conversion section of the
26 to provide the converted image data from the conversion logic with the smaller amount of data to the multibus (computer bus) system 1-11. The converted image data is applied to the memory shown in FIG. 1 via the multibus at a predetermined multibus system speed.

圧縮画像データの復号部の構成は以下の様にな
る１−３０，１−３１は圧縮データ供給元である
マルチバスシステム１−１１からのデータ転送と
復元ロジツクの圧縮データ読取りの同期をとるた
めのダブルバツフアであり、１−４１のリードア
ドレスカウンタに同期してマルチバスシステム１
−１１にデータ要求を発信する。１−３２はダブ
ルバツフアより読出した圧縮データの属性を判定
し、使用する復元ロジツクを選択するセレクタロ
ジツクである。１−３３は１−２の圧縮部に対応
した復号部であり、１−３４は１−３のＳ→Ｐ変
換器に対応したパラレル→シリアル変換部（以下
Ｐ／Ｓ変換部と称す。）である。 The configuration of the decoding unit for compressed image data is as follows. 1-30 and 1-31 are for synchronizing the data transfer from the multi-bus system 1-11, which is the compressed data supply source, and the reading of compressed data by the restoration logic. It is a double buffer of multibus system 1 in synchronization with read address counter 1-41.
-11 to send a data request. 1-32 is a selector logic that determines the attribute of the compressed data read from the double buffer and selects the restoration logic to be used. 1-33 is a decoding section corresponding to the compression section 1-2, and 1-34 is a parallel-to-serial conversion section (hereinafter referred to as P/S conversion section) corresponding to the S->P converter 1-3. It is.

以上の復元手段によつてビツトシリアルの形式
で得られた画像信号を重複読出しし、副走査方向
の画素密度の変換を行うためのRAMが１−３５
である。このRAMの出力を１−４５のプリンタ
で再現する。 The RAM for reading the image signals obtained in the bit serial format repeatedly by the above restoration means and converting the pixel density in the sub-scanning direction is 1-35.
It is. The output of this RAM is reproduced on a printer 1-45.

本実施形では、画像の圧縮は原稿読取り部１−
１からの１ライン読取り終了に対応する同期信号
HSYNCに同期して行なわれ、画像の復元はプリ
ンタ１−４５よりの同期信号Ｄ−HSYNC（LBプ
リンタの場合１ラインビームスキヤン終了に対
応）に同期して行われる。ところで圧縮あるいは
復元回路に与えるこれらの同調信号をゲートし
て、圧縮あるいは復元回路に与えることにより画
素密度の変換、画像の拡大、縮小を行うことがで
きる。このための同期信号ゲート手段が、１−１
２のHSYNC，Video Enable ゲートロジツク
であり、１−３６のＤ−HSYNCゲートロジツク
である。 In this embodiment, image compression is performed in the document reading section 1-
Synchronization signal corresponding to the end of reading one line from 1
Image restoration is performed in synchronization with HSYNC, and image restoration is performed in synchronization with a synchronization signal D-HSYNC from the printer 1-45 (corresponding to the completion of one line beam scan in the case of an LB printer). By the way, pixel density can be converted and images can be enlarged or reduced by gating these tuning signals given to the compression or decompression circuit and giving them to the compression or decompression circuit. The synchronization signal gate means for this purpose is 1-1
2 HSYNC, Video Enable gate logic, and 1-36 D-HSYNC gate logic.

以下、本実施例での回路の動作を説明する。 The operation of the circuit in this embodiment will be explained below.

（圧縮回路） 第１図の２点鎖線左側が圧縮回路であり、原稿
読取り部１−１よりのデジタル画像信号を処理し
て１−１１のマルチバスシステムに転送する。原
稿読取り部よりの出力信号とその信号形式を第２
図に示す。(Compression Circuit) The left side of the two-dot chain line in FIG. 1 is a compression circuit, which processes the digital image signal from the document reading section 1-1 and transfers it to the multi-bus system 1-11. The output signal from the document reading section and its signal format are
As shown in the figure.

原稿読取り部よりの信号は、１ライン各の区間
信号であるHSYNCと画像情報転送クロツクであ
るVideo Clockとシリアル画像信号のVideoと
HSYNCと次のHSYNCまでの１ライン区間中で
実際に画像信号が有効であることを示すVideo
Enableからなつている。 The signals from the document reading section are HSYNC, which is an interval signal for each line, Video Clock, which is an image information transfer clock, and Video, which is a serial image signal.
Video showing that the image signal is actually valid within one line interval from HSYNC to the next HSYNC
It is set to Enable.

HSYNCはVideoClockに同期して１クロツク
分出力される。また、本実施例に用いた読取り部
は最大主走査長が８1/2インチで400bpsの分解能
で読取るため、１ラインとして、3400ビツトの画
像データが送出される。そのためVideo Enable
のHighレベルの区間（画像有効区間）は、
Video Clock 3400クロツク分である。 HSYNC is output for one clock in synchronization with VideoClock. Furthermore, since the reading section used in this embodiment has a maximum main scanning length of 81/2 inches and reads at a resolution of 400 bps, 3400 bits of image data are sent out as one line. Therefore, Video Enable
The High level section (image valid section) is
Video Clock is 3400 clocks.

これらの信号は、画像データ圧縮部１−２と１
−３のＳ／Ｐ変換部に同時に与えられおのおの独
立にパラレルデータを生成し、１−２のコード化
データは１−４，１−５のダブルバツフアに、１
−３からのパラレルデータは１−６，１−７のダ
ブルバツフアに書かれる。ダブルバツフアへの書
き込み動作をコントロールするのが、１−８，１
−９のWriteアドレスカウンタである。各カウン
タはVideo Enableにより初期化される。１−８
のカウンタは１−２の圧縮部からの画像コード化
に同期したクロツクによりカウント動作し、１−
９のカウンタは、１−３のＳ→Ｐ変換部の変換動
作に同期したクロツクでカウント動作する。ま
た、ダブルバツフアの切り換え動作はHSYNC信
号の入力により１−１３のトグルフリツプフロツ
プが１ライン毎に状態が変化することにより１−
１８，１−１９，１−２０，１−２１，１−２
２，１−２３の各々アドレスセレクタ、データセ
レクタの働きによりなされる。尚Readアドレス
データはマルチバスからアドレスバツフア１−２
９を介して入力されるもので、マルチバス同期で
各バツフアがリードされデータが送られる。 These signals are transmitted to the image data compression sections 1-2 and 1.
-3 S/P converters simultaneously generate parallel data independently, and the coded data 1-2 is sent to the double buffers 1-4 and 1-5.
Parallel data from -3 is written to double buffers 1-6 and 1-7. 1-8, 1 controls the writing operation to the double buffer.
-9 Write address counter. Each counter is initialized by Video Enable. 1-8
The counter of 1-2 counts by a clock synchronized with the image encoding from the compression section 1-2.
The counter 9 performs a counting operation using a clock synchronized with the conversion operation of the S→P converter 1-3. In addition, the switching operation of the double buffer is performed by changing the state of the toggle flip-flops 1-13 for each line by inputting the HSYNC signal.
18, 1-19, 1-20, 1-21, 1-2
This is done by the functions of address selectors and data selectors 2 and 1-23, respectively. The read address data is transferred from the multibus to address buffer 1-2.
9, each buffer is read and data is sent in multi-bus synchronization.

以上の圧縮部の回路の動作を第４図のタイミン
グチヤートに表わす。Ｓ→Ｐ変換部１−３は画像
信号を14ビツトパラレルに変換するので、Video
Clockの14個でWriteアドレスカウンタに１クロ
ツクのクロツク入力を発生する。この場合１ライ
ン3400クロツクのVideo Clockによりアドレスカ
ウンタ出力は、０から242までカウントすること
になる。これはメモリ容量256ワードに対応する。
また、解像度を1/2におとして、200bpiでシリパ
ラ変換した場合には、28クロツクのVideo Clock
でアドレスカウンタが１だけ出力状態が変化し、
3400クロツクのVideo Clockにより122まで計数
される。このようにＳ→Ｐ変換部用のアドレスカ
ウンタ１−９は、１主走査区間で定常的なカウン
ト動作をするが、ラン長圧縮データ用のWriteア
ドレスカウンタ１−９の動作は様子が異なる。１
−２の画像データ圧縮部はVideo信号の１つの状
態が何クロツク分連続したかをコード化し、出力
するものであるから、１−８のWriteアドレスカ
ウンタへのクロツク入力はVideo信号の状態が変
化するたびに発生する。そのため１ラインの3400
ビツトの画信号により、アドレスカウンタには１
クロツクから3400クロツクまでのクロツクが入力
されることになる。すなわち、１−９のアドレス
カウンタの出力が１ライン毎に一定であるのに対
して１−８のカウンタ出力は１〜3400までの値を
とる。ここで１−２と１−３の各画像変換部のど
ちらの変換データが少ないかは、このアドレスカ
ウンタの値を比較することにより判定される。変
換データ量は、Video Enableの後端で決定され
るので、その時の値を１−１４，１−１５のフリ
ツプフロツプにラツチし、各フリツプフロツプの
値を１−１０の比較等で比較し、その出力をライ
ン同期信号HSYNCによつて１−２５のフリツプ
フロツプにラツチする。このフリツプフロツプの
出力状態によつて１−１１のマルチバスシステム
に読み取らすデータのセレクトを１−２６のセレ
クタで行う。また、１−８のラン長データ用のア
ドレスカウンタに入力されるクロツク数がメモリ
の許容量（256ワード）を超えた場合にも、１−
２４のORゲートのもう一方の入力により１−２
６のセレクタをシリパラ変換からのデータを選択
するように設定する。 The operation of the circuit of the compression section described above is shown in the timing chart of FIG. The S→P converter 1-3 converts the image signal into 14-bit parallel, so the video
14 clocks generate one clock input to the write address counter. In this case, the address counter output will count from 0 to 242 due to the Video Clock of 3400 clocks per line. This corresponds to a memory capacity of 256 words.
Also, if you reduce the resolution to 1/2 and perform serial-parallel conversion at 200 bpi, the Video Clock will be 28 clocks.
The output state of the address counter changes by 1,
It is counted up to 122 by the Video Clock of 3400 clocks. In this way, the address counter 1-9 for the S→P converter performs a steady counting operation in one main scanning section, but the operation of the write address counter 1-9 for run length compressed data is different. 1
Since the image data compression unit 2-2 encodes and outputs the number of clocks in which one state of the video signal continues, the clock input to the write address counter 1-8 indicates that the state of the video signal changes. Occurs every time. Therefore, 1 line of 3400
The address counter is set to 1 by the bit image signal.
The clocks from CLOCK to 3400 CLOCK will be input. That is, while the output of the address counters 1-9 is constant for each line, the outputs of the counters 1-8 take values from 1 to 3400. Here, which of the image converters 1-2 and 1-3 has less converted data is determined by comparing the values of the address counters. The amount of conversion data is determined at the rear end of Video Enable, so the value at that time is latched to the flip-flops 1-14 and 1-15, and the values of each flip-flop are compared by comparing 1-10, etc., and the output is is latched to flip-flops 1-25 by line synchronization signal HSYNC. Depending on the output state of this flip-flop, the selector 1-26 selects the data to be read by the multi-bus system 1-11. Also, if the number of clocks input to the address counter for run length data of 1-8 exceeds the memory capacity (256 words),
1-2 by the other input of the 24 OR gates.
Set selector 6 to select data from serial-parallel conversion.

ここで、１−４〜１−７のバツフアRAMに書
かれるデータについて第５図により説明する。１
−２，１−３の画像変換部からの１ライン分のデ
ータはRAMの１番地から16ビツトパラレルな形
で２番地、３番地とアドレスを増しながら順次書
き込まれる。そのデータの形式は以下のようにな
る。 Here, the data written to the buffer RAMs 1-4 to 1-7 will be explained with reference to FIG. 1
One line of data from the image converters -2, 1-3 is sequentially written from address 1 of the RAM in 16-bit parallel fashion to addresses 2 and 3 while increasing the addresses. The format of the data is as follows.

圧縮部１−２のラン長符号データの場合は、ａ
の如くなり、Ｓ→Ｐ部１−３からのデータは
RAM１−６，１−７にｂの形で書かれる。この
場合、14，15ビツト目の00は０〜13ビツト目が画
像データであることを示すものである。 In the case of run length code data of compression unit 1-2, a
The data from S→P part 1-3 is as follows.
It is written in RAM1-6, 1-7 in the form of b. In this case, the 14th and 15th bits 00 indicate that the 0th to 13th bits are image data.

そして１ライン分の書き込みが終了した時点
で、１−１４，１−１５にラツチされたアドレス
カウンタの値に、１ラインの開始の識別コードを
付加して、RAMの０番地に書き込む。その形式
はｃのようになる。すなわち、RAM１−４，１
−５の０番地に書き込まれるデータの13ビツト目
には１が、RAM１−６，１−７の13ビツト目に
は０が書かれる。また、15ビツト目、14ビツト目
は識別コードであり、ライン毎の区切りのデータ
か実際の画像データか否かを区別するためのもの
である。 When writing for one line is completed, an identification code for the start of one line is added to the address counter values latched at 1-14 and 1-15, and the resultant data is written to address 0 in the RAM. Its format is c. That is, RAM1-4,1
1 is written to the 13th bit of the data written to address 0 of RAM 1-5, and 0 is written to the 13th bit of RAM 1-6 and 1-7. Furthermore, the 15th and 14th bits are identification codes, which are used to distinguish whether the data is segmented data for each line or actual image data.

このように、ライン毎の同期信号によつて、１
−２，１−３の２つの画像変換器は、おのおのの
独立にRAMに変換データを書込むが、実際に読
出されるのはどちらか一方のみであり、前述のよ
うにそれは書き込み動作中のアドレスカウンタ１
−８，１−９の値によつて決定される。 In this way, by synchronizing signals for each line, 1
The two image converters 2 and 1-3 independently write conversion data to RAM, but only one of them is actually read out, and as mentioned above, it is address counter 1
Determined by the values -8, 1-9.

１−１１のマルチバスシステムはHSYNC信号
による割り込み信号を１−２７より受けて、
RAMに書かれた１ライン分の変換データ（１ラ
イン前の）の読取りを開始する。この読取り速度
はHSYNCの一区間中にRAMに書かれている有
効データを読み出しうるに十分なスピードでなけ
ればならない。先ず１−１１のマルチバスシステ
ムは１−２７からのデータ読取り要求信号をメイ
ンCPU４又はデイスクコントローラ６に送りそ
こでそれを判定しリードアドレスデータを出力し
てRAMの０番地からデータの読出しを開始す
る。０番地には、１番地以後のアドレスに入つて
いる１ライン分のデータのタイプが書かれている
ので、そのデータ長分だけデータを取り込みマル
チバスに接続されている他のデイスク等のメモリ
装置５〜８や、通信制御部９にこのデータを送
る。この場合データ長をCPU又はコントローラ
６により判断してリードアドレスデータの出力制
御をすることでRAMの不要なデータを読出す必
要がなく、マルチバスの占有時間が最少限ですむ
という利点がある。 The multi-bus system of 1-11 receives the interrupt signal from 1-27 by the HSYNC signal,
Start reading one line of conversion data written in RAM (one line before). This read speed must be fast enough to read valid data written to RAM during a period of HSYNC. First, the multi-bus system 1-11 sends a data read request signal from 1-27 to the main CPU 4 or disk controller 6, which judges it, outputs read address data, and starts reading data from address 0 of the RAM. . At address 0, the type of data for one line contained in addresses after address 1 is written, so data for that data length is fetched and transferred to other memory devices such as disks connected to the multibus. This data is sent to devices 5 to 8 and the communication control section 9. In this case, by determining the data length by the CPU or the controller 6 and controlling the output of read address data, there is no need to read unnecessary data from the RAM, and there is an advantage that the time occupied by the multi-bus can be minimized.

よつて読取つたデータを圧縮して送る際の１ラ
イン毎に空時間を作ることができ、マルチバスを
その間解放することができる。つまりデイスク６
のデータを回線制御により通信する等にバスを有
効利用できる。 Thus, idle time can be created for each line when the read data is compressed and sent, and the multi-bus can be freed during that time. In other words, disk 6
The bus can be effectively used to communicate data using line control.

次に、圧縮データの画素密度の変換につき手法
について説明する。これにより画像データの縮少
を行なうことができ、又記録画素密度の小さい記
録装置に原稿読取り装置を適応させることができ
る。 Next, a method for converting the pixel density of compressed data will be described. As a result, image data can be reduced, and the document reading device can be adapted to a recording device with a small recording pixel density.

即ち読取り画像が文字画像の場合など400bpiの
高解像度が必要とされない場合がある。その場合
には解像度をおとして転送した方が、転送時間が
短縮され、マルチバスの専有時間を少なくし、デ
イスクメモリ等の中間バツフアメモリの使用効率
も上がり経済的である。また、画像記録装置側で
画像縮少機能がない場合には、縮少を必要とする
とき送信側で圧縮しなければならない。記録装置
側に拡大機能をもたしめることで送信側での情報
量増加を防ぐことができる。 That is, there are cases where a high resolution of 400 bpi is not required, such as when the read image is a character image. In this case, it is more economical to transfer the data at a lower resolution because the transfer time is reduced, the time occupied by the multi-bus is reduced, and intermediate buffer memory such as disk memory is used more efficiently. Furthermore, if the image recording device does not have an image reduction function, the transmitting side must perform compression when reduction is required. By providing an enlargement function on the recording device side, it is possible to prevent an increase in the amount of information on the transmitting side.

さて、主走査方向の解像度をおとす手法は従来
から用いられている画像サンプルクロツクの周波
数を変えるものでそれは１−２，１−３の変換部
における変換前のシリアルデイスクのVideoに対
応したVideo Clockの周波数を制御する。その際
のクロツクレートはEM₁として設定する。 Now, the method of reducing the resolution in the main scanning direction is to change the frequency of the image sample clock, which has been conventionally used. Control the clock frequency. The clock rate at that time is set as EM ₁ .

副走査方向の縮少（解像度をおとす）のため
に、１−１２の同期信号ゲート手段を用いる。今
まで述べた画像データ圧縮回路は、全て
HSYNC.Vides Enableの同期信号によりなされ
ている。そのためレートに応じた所定のラインの
デイスクに対する上記同期信号をゲートして出力
しないようにしてしまえば、そのラインのデータ
は、処理されないことになるのでラインのまびき
が行われる。また、マルチバス１−１１にも、上
記ラインに対応したデータ読取り要求Reqが発せ
られないのでゲートしたラインのデータが読取ら
れてバスに伝送される心配もない。 For reduction in the sub-scanning direction (reducing resolution), synchronization signal gate means 1-12 is used. The image data compression circuits described so far are all
This is done by the synchronization signal of HSYNC.Vides Enable. Therefore, if the synchronization signal for the disk of a predetermined line corresponding to the rate is gated so as not to be output, the data of that line will not be processed, and the line will be routed. Furthermore, since the data read request Req corresponding to the above-mentioned line is not issued to the multi-bus 1-11, there is no fear that the data on the gated line will be read and transmitted to the bus.

このように、所望の解像度のデータを得るため
に、１−１２の同期信号ゲート回路は、以下のよ
うに構成される。すなわち、7497TTCのような
クロツクまびき手段で構成しそのクロツクに１ラ
インの同期信号であるHSYNCを入力してゲート
信号を生成し、それによつてHSYNC.Video
Enableの同期信号をまびくのである。解像度
（縮率）を決定するまびき率は、図示しないスイ
ツチ等の設定手段によりEM₂として設定される。
EM₁，EM₂を各々独立に設定することによりタ
テ、ヨコの画素密度、縮率を決定できる。 In this way, in order to obtain data with a desired resolution, the 1-12 synchronization signal gate circuits are configured as follows. That is, it consists of a clock control means such as the 7497TTC, and inputs HSYNC, which is a 1-line synchronization signal, to the clock to generate a gate signal, thereby generating HSYNC.Video.
It spreads the Enable synchronization signal. The magnification ratio that determines the resolution (reduction ratio) is set as EM ₂ by a setting means such as a switch (not shown).
By setting EM ₁ and EM ₂ independently, the vertical and horizontal pixel density and reduction ratio can be determined.

次に、圧縮したデータを復元する方法について
述べる。復元部は１−１１のマルチバスシステム
１−１１から提供されるデータを復元する。この
データは前述の圧縮手法によつて生成されたデー
タであるが、復元部と同一のマルチバスに接続さ
れた圧縮部からのものである必要はない。 Next, a method for restoring compressed data will be described. The restoration unit restores data provided from the multi-bus system 1-11. Although this data is data generated by the compression method described above, it does not need to be from the compression section connected to the same multi-bus as the decompression section.

まずマルチバスシステム１−１１は、１−３
０，１−３１のいずれかのRAMに、所定のデー
タ量のデータを書き込む。本実施例では
256Wordとしている。１−３０，１−３１の
RAMは、ダブルバツフアとして構成されてお
り、一方にデータを書き込む時は、他方よりデー
タを読み出すという動作をする。１−３２のデコ
ーダセレクト部は、RAMのデータ中からライン
毎の区間信号をみつけるべく、１−４１のリード
アドレスカウンタにクロツクを送出する。一ライ
ンの区間信号をみつけると、そこには次に続くデ
ータの形式（第５図）が書かれているので、それ
に対応した復元部を選択すべく、セレクタ１−４
４に信号を発する。尚復元動作を切換えるべく構
成することもできるプリンタ１−４５から同期信
号Ｇ−HSYNC（後述）に同期して、復元動作を
開始する。ここで圧縮データの復元回路は、圧縮
回路１−２，１−３に対応して、１−３３の圧縮
データ復元回路、１−３４のパラレルデータをシ
リアルデータに変換するパラレル→14ビツトシリ
アル変換部（以下Ｐ→Ｓ変換部と称す）があり、
この２つの回路は、同期信号Ｇ−HSYNCによつ
て常時動作している。各々の復元回路は、復元動
作に同期して次のデータを要求する信号（Data
Req）を発生するが、デコーダセレクト部１−３
２は、ライン区切り信号によつて指定された復元
回路からの要求信号のみをリードアドレスカウン
タ１−４１のクロツクとして送出する。このよう
にしてプリンタ１−４５にラインシリアルなビデ
オ信号が送出されるが、その様子を第４図に示
す。すなわち、プリンタ１−４５よりの同期信号
Ｄ−HSYNCに応じて内部にもつているクロツク
発生手段１−４２のクロツクを画像クロツクであ
るＤ−Video Clockにより、シリアル画像信号、
Ｄ−VideoとＤ−Video Enableを送出する。 First, multibus system 1-11 is 1-3
A predetermined amount of data is written to either RAM 0 or 1-31. In this example
It is set to 256 words. 1-30, 1-31
RAM is configured as a double buffer, and when data is written to one side, data is read from the other side. The decoder select section 1-32 sends a clock to the read address counter 1-41 in order to find the section signal for each line from the data in the RAM. When you find a one-line section signal, the format of the next data (Fig. 5) is written there, so use selector 1-4 to select the corresponding restoration part.
Give a signal to 4. Note that the printer 1-45, which can be configured to switch the restoration operation, starts the restoration operation in synchronization with a synchronization signal G-HSYNC (described later). Here, the compressed data restoration circuits correspond to compression circuits 1-2 and 1-3, a compressed data restoration circuit 1-33, and a parallel → 14-bit serial conversion circuit 1-34 that converts parallel data into serial data. (hereinafter referred to as the P→S conversion section),
These two circuits are constantly operated by the synchronization signal G-HSYNC. Each restoration circuit receives a signal (Data) requesting the next data in synchronization with the restoration operation.
Req), but the decoder select section 1-3
2 sends out only the request signal from the restoration circuit specified by the line separation signal as the clock for the read address counter 1-41. In this way, a line serial video signal is sent to the printer 1-45, and the situation is shown in FIG. That is, in response to the synchronization signal D-HSYNC from the printer 1-45, the clock of the internal clock generating means 1-42 is converted into a serial image signal by using the image clock D-Video Clock.
Send D-Video and D-Video Enable.

データセレクト部１−３２は、復元部からの
Dataリクエスト信号をリードアドレスカウンタ
１−４１に送つて次のデータを取り込むが、もし
それがライン区切り信号であつたら、そのデータ
は復元部にはわたさずに、次のライン同期信号Ｄ
−HSYNCを待ち、それによりデータセレクタ１
−４１を所定の状態にし、次のデータを復元部に
送る。 The data selection section 1-32 receives data from the restoration section.
A data request signal is sent to the read address counter 1-41 to take in the next data, but if it is a line separation signal, that data is not passed to the restoration section and is sent to the next line synchronization signal D.
−Wait for HSYNC, then data selector 1
-41 to a predetermined state and sends the next data to the restoration section.

なお１−４１のカウンタは、ダブルバツフアの
一方からの読出しを終了した時（空の時）にカウ
ントup信号を１−３７のトグルフリツプフロツ
プに出力し、２つのRAMの書き込み、読出し動
作を切り換えるとともに、マルチバスシステム１
−１１に、次の256Wordのデータの要求をすべ
く、１−２７の割込み要求ロジツクにも、256番
地分のカウントup信号を出力する。 Note that when the counter 1-41 finishes reading from one of the double buffers (when it is empty), it outputs a count-up signal to the toggle flip-flop 1-37, thereby controlling the write and read operations of the two RAMs. Along with switching, multibus system 1
In order to request the next 256 words of data from -11, a count up signal for 256 addresses is also output to the interrupt request logic 1-27.

圧縮部で、１ラインのデータ量が最大で約
256Wordであるので、256Wordのダブルバツフ
ア１−３０，１−３１により、マルチバスシステ
ム１−１１に入力される割込み信号の周期は１−
４５のプリンタから１ラインの同期信号Ｄ−
HSYNCインターバルよりも確実に長くなるの
で、マルチバスシステムのスピードは、最低でも
１ラインの区間中に256Wordのデータを転送で
きるものであればよい。従つてバス速度が速いほ
どライン毎の空時間が増加し、バスを他の情報処
理や伝送に利用できる。 In the compression section, the amount of data for one line is approximately
Since it is 256 words, the period of the interrupt signal input to the multibus system 1-11 is 1-1 due to the 256 word double buffers 1-30 and 1-31.
1 line synchronization signal D- from 45 printers
Since it is definitely longer than the HSYNC interval, the speed of the multi-bus system should be such that at least 256 words of data can be transferred during one line interval. Therefore, the faster the bus speed, the more free time there is for each line, allowing the bus to be used for other information processing and transmission.

復元部における画素密度変換手段は、以下のよ
うになる。 The pixel density conversion means in the restoration section is as follows.

主走査方向の画素密度の変換は、従来よく用い
られる。１−４２からの基本クロツクをまびいて
画像データをサンプルする手法を用いる。この場
合１−３３，１−３４による出力とリアルデータ
についてサンプル処理をする。密度変換データは
プリセツトスイツチ等によりDM₁として設定さ
れる。副走査方向の画素密度の変換には以下の手
段を用いる。転送されてくるデータよりも高い解
像度をもつたプリンタに画像を等倍で出力する場
合や、同じ解像度のプリンタに拡大して出力する
場合には、同一の復元ラインデータを複数回出力
する。そのために復元データセレクタ１−４４の
後に、ラインメモリ１−３５を用いている。この
RAMはプリンタからの同期信号Ｄ−HSYNC（ビ
ーム検知信号BD）に同期して動作するアドレス
カウンタ１−４３の出力によつて動作する。そし
て、１−４４のセレクタの出力を一旦ストアした
後に、読出すことが可能となる。同一ラインのデ
ータを複数回出力する時には、１−４４のセレク
タのデータ入力信号がRAM１−３５の出力信号
となるように、同期信号ゲート部１−３６により
セレクタ１−４４へのセレクト信号DSを継続出
力させる。これは又同一データを出力する時は復
元部１−３３からのデータは捨てられてしまうの
で、復元動作をしないように復元部に行く同期信
号Ｇ−HSYNCをとめるよう同期信号ゲート部１
−３６をゲートする。前述セレクタの１−４４へ
のセレクト信号DSもこのゲード動作に同期して
出力される。このゲート期間は拡大変換データ
DM₂に比例し、DM₂はプリセツトされる。DM₂
はDM₁と独立にプリセツトすることができ、タ
テヨコの拡大率を変えることができる。所定の解
像度（拡大率）を得るための同期信号ゲート部１
−３６の構成は前述の１−１２と同様のものであ
る。このゲート期間セレクトロジツク１−３２に
Ｇ−HSYNCが入力されないので、リードアドレ
スカウンタ１−４１へのクロツクを停止してい
る。従つてバツフアRAMの読出しをせず、デー
タ格納のまま待機する。よつてこの間マルチバス
１−１１は解放され、第１回の他の装置に利用さ
れる。ゲート期間が過ぎるとその後のＧ−
HSYNCによりセレクトロジツク１−３２は次の
ラインのデータのRAMからの読出しとデコード
を開始する。デコーダは１ワード毎の復号終了毎
にDATE REQを出力しクロツクをリードアドレ
スカウンタに出力してRAM読出してRAM読出
しを行なう。RAMからのデータが１ラインデー
タの終了であることをセレクトロジツク１−３２
で判定するとデコーダ１−３３又はコンバータ１
−３４への次のラインデータの送りを阻止し、Ｇ
−HSYNCが発生する迄待機する。Ｇ−HSYNC
によりRAM１−３０を受けて読出す。RAM１
−３０が空になる迄読出すとRAM１−３１の読
出しに切換え、RAM１−３０へのバスからの格
納を開始する。それはバスからのライトアドレス
データによる。 Conversion of pixel density in the main scanning direction is commonly used in the past. A method of sampling image data using the basic clock from 1-42 is used. In this case, sample processing is performed on the outputs from 1-33 and 1-34 and the real data. The density conversion data is set as DM ₁ by a preset switch or the like. The following means is used to convert the pixel density in the sub-scanning direction. When outputting an image at the same size to a printer with a resolution higher than that of the transferred data, or when enlarging and outputting an image to a printer with the same resolution, the same restored line data is output multiple times. For this purpose, a line memory 1-35 is used after the restored data selector 1-44. this
The RAM is operated by the output of the address counter 1-43 which operates in synchronization with the synchronization signal D-HSYNC (beam detection signal BD) from the printer. Then, after the output of the selector 1-44 is once stored, it becomes possible to read it. When outputting the same line of data multiple times, the synchronization signal gate unit 1-36 sends the select signal DS to the selector 1-44 so that the data input signal of the selector 1-44 becomes the output signal of the RAM 1-35. Continuous output. This is also because when outputting the same data, the data from the restoration section 1-33 is discarded, so the synchronization signal gate section 1 stops the synchronization signal G-HSYNC going to the restoration section so as not to perform the restoration operation.
Gate -36. The select signal DS to the selector 1-44 is also output in synchronization with this gate operation. This gate period is the enlarged conversion data
It is proportional to DM ₂ and DM ₂ is preset. DM ₂
can be preset independently of DM ₁ , and the vertical and horizontal magnification can be changed. Synchronous signal gate section 1 for obtaining a predetermined resolution (enlargement ratio)
-36 has the same configuration as 1-12 described above. Since G-HSYNC is not input to the select logic 1-32 during this gate period, the clock to the read address counter 1-41 is stopped. Therefore, data is not read from the buffer RAM, and the data is kept on standby. Therefore, during this time, the multibus 1-11 is released and used for the first other device. After the gate period passes, the subsequent G-
HSYNC causes select logic 1-32 to begin reading and decoding the next line of data from RAM. The decoder outputs DATE REQ every time the decoding of one word is completed, outputs a clock to the read address counter, and reads the RAM. Select logic 1-32 indicates that the data from RAM is the end of one line of data.
Decoder 1-33 or converter 1
-34, preventing the next line data from being sent to G
-Wait until HSYNC occurs. G-HSYNC
receives and reads RAM1-30. RAM1
-30 is read until it becomes empty, then switching is made to reading from RAM1-31, and storage from the bus to RAM1-30 is started. It depends on the write address data from the bus.

また、マルチバスシステム１−１１から転送さ
れてくるデータの解像度よりも低い解像度のプリ
ンタに、等倍で出力したりとか、同じ解像度のプ
リンタでも縮小して出力する場合には、ラインの
まびきが必要とされる。これはデコーダセレクト
部１−３２においてなされる。すなわち、デコー
ダセレクト部にデータDM₂として設定された解
像度になるように、ライン区切り信号を読み飛ば
すことになる。例えば、解像度が半分のプリンタ
に出力する場合には、１ラインのデコードを終了
したところで、（これは次のライン区間信号がデ
コードセレクトロジツク１−３２に入力されたこ
とでわかる）次のラインを読み飛ばして、その次
のライン区切り信号がくるまで、リードアドレス
カウンタ１−４１にクロツクを発生することによ
り、１ライン間隔のデータを復元部１−３３に供
給できる。 Also, when outputting at the same size to a printer with a lower resolution than the resolution of the data transferred from the multibus system 1-11, or reducing the output to a printer with the same resolution, line distortion may occur. Needed. This is done in the decoder select section 1-32. That is, the line separation signal is skipped so that the resolution set as data DM ₂ in the decoder select section is achieved. For example, when outputting to a printer with half the resolution, when the decoding of one line is finished, the next line By skipping the read address counter 1-41 and generating a clock in the read address counter 1-41 until the next line separation signal arrives, data at one-line intervals can be supplied to the restoring unit 1-33.

本例において、画情報に応じた１−２，１−３
の変換部の切換えを行なつたが、画情報量に応じ
て圧縮方式の異なる第１、第２、圧縮変換の切換
（例えばMH変換とMR変換の切換）とすること
もできる。 In this example, 1-2, 1-3 according to the image information
Although the conversion unit is switched, it is also possible to switch between first, second, and compression conversions with different compression methods (for example, switch between MH conversion and MR conversion) depending on the amount of image information.

又本例は圧縮時１ライン処理の伝送後マルチバ
スを解放するが、複数ライン毎に解放することも
可能で、それによりメインCPU等によるバスを
介した制御信号の煩雑なやりとりを少なくでき
る。本例では解放状態のマルチバスにインタラプ
ト要求信号を出して他機器間の低優先のバス利用
処理を中断させデータ転送を実行するので、オリ
ジナル像の読取りと略同時に連続的にマルチバス
に送出し、フアイル装置等に格納することができ
る。尚本例の一部は読取像全てを一度メモリに格
納する場合にも適用できる。 Further, in this example, the multi-bus is released after transmission of one line processing during compression, but it is also possible to release the multi-bus every multiple lines, thereby reducing the complicated exchange of control signals via the bus by the main CPU, etc. In this example, an interrupt request signal is issued to the open multi-bus to interrupt low-priority bus usage processing between other devices and execute data transfer, so data is continuously sent to the multi-bus almost at the same time as the original image is read. , file device, etc. Note that a part of this example can also be applied to the case where all read images are stored in the memory at once.

以上説明した様に、本発明によると、各ライン
の記録動作に同期して、圧縮データの復元をライ
ン毎に実行し、且つ、圧縮データが１ライン分復
元される毎に、コンピユータバスラインから圧縮
データを受信するので、受信した圧縮データを記
憶するためのページメモリ等の大容量で高価なメ
モリを要することなく、また、画像データに基づ
く画像記録を間欠的に行なうことなく、コンピユ
ータバスラインを介して受信される圧縮データを
復元して得られる画像データに基づく画像記録を
簡易な構成で実行可能とするとともに、圧縮デー
タの伝送によるコンピユータバスラインの専有度
を低くでき、コンピユータバスラインの使用効率
の低下を防止可能となる。 As explained above, according to the present invention, compressed data is restored line by line in synchronization with the recording operation of each line, and each line of compressed data is restored from the computer bus line. Since compressed data is received, there is no need for large-capacity and expensive memory such as page memory to store the received compressed data, and there is no need to intermittently perform image recording based on image data. It is possible to perform image recording based on image data obtained by decompressing compressed data received via a simple configuration, and also to reduce the degree of exclusive use of the computer bus line due to the transmission of compressed data. It becomes possible to prevent a decrease in usage efficiency.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明におけるシステムブロツク図、
第２図は本発明における画像処理回路図、第３，
４，６図は第２図の処理タイムチヤート図、第５
図は伝送データ説明図であり、１−１１はマルチ
バス、１はリーダ、２はプリンタである。 FIG. 1 is a system block diagram of the present invention.
FIG. 2 is an image processing circuit diagram in the present invention;
Figures 4 and 6 are processing time charts of Figure 2 and Figure 5.
The figure is an explanatory diagram of transmission data, and 1-11 is a multibus, 1 is a reader, and 2 is a printer.

Claims (1)

【特許請求の範囲】 １ 複数のデータ処理部をコンピユータバスライ
ンに接続し、前記複数のデータ処理部間で前記コ
ンピユータバスラインを介してデータの授受を行
うデータ処理装置において、 前記コンピユータバスラインから圧縮符号化さ
れている圧縮データをライン毎に受信する受信手
段と、 前記受信手段により受信された圧縮データを少
なくとも２ライン分格納する格納手段と、 前記格納手段に格納されている圧縮データをラ
イン毎に復元する復元手段と、 前記復元手段により復元された画像データに基
づいて画像をライン毎に記録する記録手段とを有
し、 前記復元手段は、前記記録手段による各ライン
の記録動作に同期して、圧縮データの復元をライ
ン毎に実行し、 前記受信手段は、前記復元手段により圧縮デー
タが１ライン分復元される毎に、前記コンピユー
タバスラインから圧縮データを受信することを特
徴とするデータ処理装置。[Scope of Claims] 1. A data processing device in which a plurality of data processing units are connected to a computer bus line and data is exchanged between the plurality of data processing units via the computer bus line, comprising: receiving means for receiving compressed data that has been compressed and encoded line by line; storage means for storing at least two lines of compressed data received by the receiving means; and a recording means that records an image line by line based on the image data restored by the restoring means, and the restoring means is synchronized with the recording operation of each line by the recording means. and the compressed data is restored line by line, and the receiving means receives the compressed data from the computer bus line each time the compressed data is restored by the restoring means for one line. Data processing equipment.