JPH0574194A - Semiconductor memory device - Google Patents
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- JPH0574194A JPH0574194A JP3258409A JP25840991A JPH0574194A JP H0574194 A JPH0574194 A JP H0574194A JP 3258409 A JP3258409 A JP 3258409A JP 25840991 A JP25840991 A JP 25840991A JP H0574194 A JPH0574194 A JP H0574194A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置、詳しく
は加速試験等のエージング試験を受ける半導体記憶装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device which is subjected to an aging test such as an acceleration test.
【０００２】[0002]
【従来の技術】従来の半導体記憶装置を図６、および、
図７を参照しながら説明する。2. Description of the Related Art A conventional semiconductor memory device is shown in FIG.
This will be described with reference to FIG.
【０００３】図６は従来の半導体記憶装置を示すブロッ
ク図であり、図７はアドレス遷移検出回路２の動作を示
すタイミングチャートであり、アドレス遷移検出信号φ
１、データバス線負荷制御信号φ２、デジット線負荷制
御信号φ３、読み出し回路制御信号φ４、ワード線駆動
制御信号φ５を示している。FIG. 6 is a block diagram showing a conventional semiconductor memory device, and FIG. 7 is a timing chart showing the operation of the address transition detection circuit 2, which is an address transition detection signal φ.
1, a data bus line load control signal φ2, a digit line load control signal φ3, a read circuit control signal φ4, and a word line drive control signal φ5 are shown.
【０００４】図７において、従来の半導体記憶装置はメ
モリセルアレイ８を備えており、このメモリセルアレイ
８はアドレス指定可能な複数のメモリセルで構成されて
おり、各メモリセルへのデータの書き込み／読み出しは
周辺回路で制御されている。周辺回路には、アドレスバ
ッファ１、制御信号発生回路３、行アドレスデコーダ
４、行選択トランジスタ９、列アドレスデコーダ５、ワ
ード線駆動回路６、デジット線負荷回路７、データバス
線負荷回路１１、読み出し回路１０、出力回路１２が含
まれている。In FIG. 7, a conventional semiconductor memory device includes a memory cell array 8, which is composed of a plurality of addressable memory cells. Data writing / reading to / from each memory cell is performed. Is controlled by peripheral circuits. The peripheral circuits include an address buffer 1, a control signal generation circuit 3, a row address decoder 4, a row selection transistor 9, a column address decoder 5, a word line drive circuit 6, a digit line load circuit 7, a data bus line load circuit 11, and a read. A circuit 10 and an output circuit 12 are included.
【０００５】アドレス遷移検出回路２は、入力されたア
ドレスデータのそれぞれのアドレスビットの遷移を検出
し、更に、それぞれのアドレスビットの遷移の検出信号
のＯＲをとり、アドレス遷移検出信号φ１を生成する。
このアドレス遷移検出信号φ１は、制御信号発生回路３
に入力される。制御信号発生回路３は、入力されたアド
レス遷移検出信号φ１にトリガされて、データバス線負
荷制御信号φ２と、デジット線負荷制御信号φ３と、ワ
ード線駆動制御信号φ４と、読み出し回路制御信号φ５
と、を所定のタイミングでそれぞれ生成する。The address transition detection circuit 2 detects the transition of each address bit of the input address data, and further ORs the detection signals of the transitions of the respective address bits to generate an address transition detection signal φ1. ..
The address transition detection signal φ1 is used as the control signal generation circuit 3
Entered in. The control signal generation circuit 3 is triggered by the input address transition detection signal φ1 to generate a data bus line load control signal φ2, a digit line load control signal φ3, a word line drive control signal φ4, and a read circuit control signal φ5.
And are generated at predetermined timings.
【０００６】ここで、これらの制御信号φ１〜φ５と該
制御信号φ１〜φ５で制御される周辺回路の動作を、図
７のタイミングチャートを参照しながら説明する。図７
に示されるように、アドレスバッファ１内の、アドレス
信号が時刻Ｔ１に変化すると、アドレス遷移検出信号φ
１は時刻Ｔ２から一定時間ハイレベルとなる。このアド
レス遷移検出信号φ１にトリガされて、データバス線負
荷制御信号φ２が一定時間ロウレベルに遷移する。デー
タバス線負荷制御信号φ２がロウレベルとなると、デー
タバス線負荷回路５１はデータバスをプリチャージす
る。データバス線負荷制御信号φ２とほぼ同時刻に、デ
ジット線負荷制御信号φ３もロウレベルに移行し、デジ
ット線負荷回路７はデジット線をプリチャージする。こ
れらの制御信号φ２、φ３は時刻Ｔ３にハイレベルに復
帰する。The operation of these control signals φ1 to φ5 and the peripheral circuits controlled by the control signals φ1 to φ5 will be described with reference to the timing chart of FIG. Figure 7
As shown in, when the address signal in the address buffer 1 changes at time T1, the address transition detection signal φ
1 becomes high level for a certain period from time T2. Triggered by this address transition detection signal φ1, the data bus line load control signal φ2 transits to the low level for a certain period of time. When the data bus line load control signal φ2 goes low, the data bus line load circuit 51 precharges the data bus. At about the same time as the data bus line load control signal φ2, the digit line load control signal φ3 also shifts to the low level, and the digit line load circuit 7 precharges the digit line. These control signals φ2 and φ3 return to the high level at time T3.
【０００７】次に、ハイレベルへの復帰後、時刻Ｔ４に
ワード線駆動制御信号φ４はハイレベルに移行し、列ア
ドレスデコーダ５にて指定されたワード線が活性化され
る。すると、活性化されたワード線に接続された１列分
のメモリセルに書き込まれたデータビットがデジット線
を介して行選択トランジスタに伝達される。行アドレス
デコーダ４は行選択トランジスタ９を選択的にオン、オ
フして１つのデータビットのみをデータバスに転送させ
る。時刻Ｔ５に読み出し回路制御信号φ５は一定時間ロ
ウレベルとなり、読み出し回路１０はデータバス上のデ
ータビットの論理レベルを判断し、出力データ信号を出
力回路１２に供給する。Next, after returning to the high level, at time T4, the word line drive control signal φ4 shifts to the high level, and the word line designated by the column address decoder 5 is activated. Then, the data bit written in the memory cell for one column connected to the activated word line is transmitted to the row selection transistor via the digit line. The row address decoder 4 selectively turns on and off the row selection transistor 9 to transfer only one data bit to the data bus. At time T5, the read circuit control signal φ5 becomes low level for a certain period of time, the read circuit 10 determines the logic level of the data bit on the data bus, and supplies the output data signal to the output circuit 12.
【０００８】[0008]
【発明が解決しようとする課題】従来の半導体記憶装置
においては、エージングのために加速試験を行う場合
に、この半導体記憶装置に加速試験装置を接続して、加
速試験を行っていた。この加速試験装置は例えば、半導
体記憶装置に印加するアドレスデータを順次インクリメ
ントしながら、メモリセルに高速でデータビットの読み
書きを繰り返し行わせるものである。十分なエージング
効果を得るためには、同一のメモリセルに所定の回数以
上の読み書きを行わなければならない。エージングに要
する時間を短縮するためには、加速試験装置から出力さ
れるアドレスデータをインクリメントするのに要する時
間を短縮し、より、高速にメモリセルにデータビットの
読み書きを行えばよい。しかしながら、このような高速
加速試験装置を用意することは、設備投資等の経済的理
由により困難な場合がある。したがって、従来の加速試
験装置をエージングに使用する限り、低速でアドレスを
インクリメントしつつ各メモリセルに所定回数アクセス
を繰り返さなければならず、１回のアドレスインクリメ
ント当り１回のアクセスしかできない従来技術では、エ
ージングに要する時間は短縮されない。したがって、従
来、エージングに長時間を要し、半導体記憶装置の試験
効率が低下するという問題に至った。In the conventional semiconductor memory device, when the accelerated test is performed for aging, the accelerated test device is connected to the semiconductor memory device to perform the accelerated test. This acceleration test apparatus, for example, is one that causes a memory cell to repeatedly read and write data bits at high speed while sequentially incrementing address data applied to a semiconductor memory device. In order to obtain a sufficient aging effect, it is necessary to read and write the same memory cell a predetermined number of times or more. In order to reduce the time required for aging, the time required for incrementing the address data output from the acceleration test apparatus can be shortened, and data bits can be read from and written to the memory cell at higher speed. However, it may be difficult to prepare such a high-speed acceleration test device due to economic reasons such as capital investment. Therefore, as long as the conventional acceleration test apparatus is used for aging, it is necessary to repeatedly access each memory cell a predetermined number of times while incrementing the address at a low speed, and in the conventional technique in which only one access is possible per address increment. The time required for aging is not shortened. Therefore, conventionally, aging takes a long time, and the test efficiency of the semiconductor memory device is lowered.
【０００９】[0009]
【発明の目的】そこで、本発明は半導体記憶装置におい
て、従来の加速試験装置を使用しながらエージングに要
する時間を短縮し、さらに、半導体記憶装置の生産効率
を向上させることをその目的としている。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to reduce the time required for aging in a semiconductor memory device while using a conventional accelerated test device, and further improve the production efficiency of the semiconductor memory device.
【００１０】[0010]
【課題を解決するための手段】請求項１に記載の発明に
係る半導体記憶装置は、メモリセルアレイと、上記メモ
リセルアレイのデータの読み書きを制御する周辺回路
と、アドレスデータの遷移を検出してアドレス遷移検出
信号を生成するアドレス遷移検出回路と、上記アドレス
遷移検出信号を受け、上記周辺回路の動作を制御する制
御信号を生成する制御信号発生回路と、を有する半導体
記憶装置において、上記アドレス遷移検出回路は、動作
切り替え信号が入力されると、上記アドレスデータの遷
移を検出する度に複数回、アドレス遷移検出信号を生成
することを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor memory device comprising: a memory cell array; a peripheral circuit for controlling reading and writing of data from the memory cell array; A semiconductor memory device comprising: an address transition detection circuit that generates a transition detection signal; and a control signal generation circuit that receives the address transition detection signal and generates a control signal that controls the operation of the peripheral circuit. The circuit is characterized in that, when an operation switching signal is input, the circuit generates an address transition detection signal a plurality of times each time a transition of the address data is detected.
【００１１】請求項２記載の半導体記憶装置は、半導体
記憶装置に電源が供給された後、上記メモリセルアレイ
にデータを書き込むまでの間に上記動作切り替え信号が
上記アドレス遷移検出回路に入力される請求項１記載の
半導体記憶装置。According to another aspect of the semiconductor memory device of the present invention, the operation switching signal is input to the address transition detection circuit after power is supplied to the semiconductor memory device and before data is written in the memory cell array. Item 2. The semiconductor memory device according to item 1.
【００１２】[0012]
【作用】請求項１記載の発明に係る半導体記憶装置は、
アドレス遷移検出回路に動作切り替え信号が入力されて
いない場合には、アドレス遷移検出回路に入力されたア
ドレスデータのレベルが遷移すると、アドレス遷移検出
信号を生成する。このアドレス遷移検出信号は制御信号
発生回路に入力される。すると、制御信号発生回路は上
記アドレス遷移検出信号に基づき、制御信号を生成し、
周辺回路に出力する。周辺回路はこの制御信号に従い、
メモリセルアレイにデータビットの読み書きを行う。According to the semiconductor memory device of the first aspect of the present invention,
When the operation switching signal is not input to the address transition detection circuit, the address transition detection signal is generated when the level of the address data input to the address transition detection circuit transits. This address transition detection signal is input to the control signal generation circuit. Then, the control signal generation circuit generates a control signal based on the address transition detection signal,
Output to peripheral circuit. The peripheral circuit follows this control signal,
Reading and writing data bits from the memory cell array.
【００１３】アドレス遷移検出回路に動作切り替え信号
が入力された場合には、アドレス遷移検出回路は、アド
レス遷移検出回路に入力されたアドレスデータが遷移す
る度に複数のアドレス遷移検出信号を生成する。以下、
同様に、メモリセルアレイにデータビットの読み書きが
行われる。When the operation switching signal is input to the address transition detection circuit, the address transition detection circuit generates a plurality of address transition detection signals each time the address data input to the address transition detection circuit transits. Less than,
Similarly, data bits are read from and written to the memory cell array.
【００１４】したがって、動作切り替え信号をアドレス
遷移検出回路に与える場合には、アドレスデータが遷移
する度に複数回のデータビットの読み書きが行われの
で、アドレスデータを遷移する時間を短縮することな
く、エージング時間を短縮することができる。Therefore, when the operation switching signal is applied to the address transition detection circuit, the data bit is read and written a plurality of times each time the address data transitions, so that the transition time of the address data is not shortened. The aging time can be shortened.
【００１５】請求項２記載の発明に係る半導体記憶装置
は、上記半導体記憶装置に電源が供給された後、上記メ
モリエルアレイにデータを書き込むまでの間、上記動作
切り替え信号が上記アドレス遷移検出回路に入力され
る。このため、上記半導体記憶装置のエージング動作の
切り替えが容易となる。According to a second aspect of the present invention, in the semiconductor memory device, after the power is supplied to the semiconductor memory device, until the data is written in the memory array, the operation switching signal is the address transition detection circuit. Entered in. Therefore, it becomes easy to switch the aging operation of the semiconductor memory device.
【００１６】[0016]
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１７】図１は本発明の第１実施例に係る半導体記
憶装置を示すブロック図である。この半導体記憶装置
は、図５に示される従来の半導体記憶装置のアドレス遷
移検出回路２を除いて同一の構成となっている。よっ
て、アドレス遷移検出回路２０を除き同一符号を付し、
その説明を省略する。FIG. 1 is a block diagram showing a semiconductor memory device according to the first embodiment of the present invention. This semiconductor memory device has the same configuration except the address transition detection circuit 2 of the conventional semiconductor memory device shown in FIG. Therefore, except for the address transition detection circuit 20, the same reference numerals are given,
The description is omitted.
【００１８】図２は、アドレス遷移検出回路２０を示す
回路図である。このアドレス遷移検出回路２０は、端子
２０１〜２０Ｎに接続されたＮ個のアドレスビット遷移
検出回路により構成されている。それぞれのアドレスビ
ット遷移検出回路により、出力されたアドレスビット遷
移検出信号は、ＯＲゲート２００により、論理和をとら
れた後、アドレス遷移検出回路２０から出力される。FIG. 2 is a circuit diagram showing the address transition detection circuit 20. The address transition detection circuit 20 is composed of N address bit transition detection circuits connected to the terminals 201 to 20N. The address bit transition detection signals output by the respective address bit transition detection circuits are ORed by the OR gate 200 and then output from the address transition detection circuit 20.
【００１９】それぞれのアドレスビット遷移検出回路
は、入力されたアドレスビットのレベルの変化を検出
し、パルスを発生させるパルス発生回路２０Ｂ、２０Ｃ
を備えており、パルス発生回路２０Ｃは遅延回路２１４
を介してアドレスビットを供給されるので、パルス発生
回路２０Ｂ、２０Ｃの出力パルスＢ、Ｃは所定の時間差
で発生する。パルス発生回路２０Ｃは動作切り替え回路
２０Ａで活性状態と非活性状態とのいずれかに切り換え
られ、動作切り替え回路２０Ａから出力される動作切り
替え信号Ａがロウレベルなら、ＯＲゲート２１３がパル
ス発生回路２０Ｃを活性化し、動作切り替え信号Ａがハ
イレベルなら、ＯＲゲート２１３はパルス発生回路２０
Ｃを非活性化する。パルス発生回路２０Ｂ、パルス発生
回路２０Ｃか出力されたパルスはＯＲゲート２２４から
所定の時間間隔で制御信号発生回路３に供給される。Each of the address bit transition detection circuits detects a change in the level of the input address bit and generates a pulse, and pulse generation circuits 20B and 20C.
And the pulse generation circuit 20C includes a delay circuit 214
Since the address bit is supplied via the pulse generator, the output pulses B and C of the pulse generating circuits 20B and 20C are generated with a predetermined time difference. The pulse generation circuit 20C is switched to either the active state or the inactive state by the operation switching circuit 20A, and when the operation switching signal A output from the operation switching circuit 20A is at the low level, the OR gate 213 activates the pulse generation circuit 20C. If the operation switching signal A is at high level, the OR gate 213 causes the pulse generation circuit 20 to operate.
Inactivate C. The pulses output from the pulse generating circuit 20B and the pulse generating circuit 20C are supplied from the OR gate 224 to the control signal generating circuit 3 at predetermined time intervals.
【００２０】パルス発生回路２０Ｂは、インバータ２１
０、２１１よりなる遅延回路と、エクスクルーシブルＯ
Ｒゲート２１２とより構成されている。パルス発生回路
２０Ｂは、入力されたアドレスビットのレベルが変化す
ると、インバータ２１０、２１１の遅延時間により決定
されるパルス幅を有するパルスを出力する。パルス発生
回路２０Ｃは、エージングをする際に動作する回路であ
る。このパルス発生回路２０Ｃは上記パルス発生回路２
０Ｂと同様に構成されているため説明を省略する。The pulse generation circuit 20B includes an inverter 21.
A delay circuit consisting of 0 and 211 and an exclusive O
It is composed of an R gate 212. When the level of the input address bit changes, pulse generation circuit 20B outputs a pulse having a pulse width determined by the delay time of inverters 210 and 211. The pulse generation circuit 20C is a circuit that operates when performing aging. This pulse generating circuit 20C is the same as the pulse generating circuit 2 described above.
Since the configuration is the same as that of 0B, description thereof will be omitted.
【００２１】動作切り替え回路２０Ａは、電源電圧Ｖｃ
ｃの電圧により動作切り替え信号Ａのレベルを決定する
回路である。この、動作切り替え回路２０Ａは、抵抗２
１８と、Ｎチャンネル型電界効果トランジスタ（以下、
ＮＦＥＴという）２１９とを有して構成されている。Ｎ
ＦＥＴの閾値電圧は約６Ｖに設定されており、電源電圧
Ｖｃｃが約６Ｖ以上の場合には、ＮＦＥＴ２１９はオン
状態となり、動作切り替え信号Ａはロウレベルとなる。
電源電圧Ｖｃｃが５Ｖの場合には、ＮＦＥＴ２１９はオ
フ状態となり、動作切り替え信号Ａはハイレベルとな
る。テストモード時には、電源電圧Ｖｃｃは６Ｖ以上と
なるので、動作切り替え信号Ａはロウレベルとなり、パ
ルス発生回路２０Ｂ、２０Ｃは後述のようにそれぞれ所
定の時間間隔をもって出力パルスを発生する。しかしな
がら、通常モード時には、電源電圧Ｖｃｃは６Ｖ未満な
ので、動作切り替え信号Ａはハイレベルであり、パルス
発生回路２０Ｂのみ出力パルスを発生する。The operation switching circuit 20A has a power supply voltage Vc.
It is a circuit that determines the level of the operation switching signal A by the voltage of c. This operation switching circuit 20A has a resistor 2
18 and an N-channel field effect transistor (hereinafter,
(Referred to as NFET) 219. N
The threshold voltage of the FET is set to about 6V, and when the power supply voltage Vcc is about 6V or higher, the NFET 219 is turned on and the operation switching signal A becomes low level.
When the power supply voltage Vcc is 5V, the NFET 219 is turned off and the operation switching signal A becomes high level. In the test mode, since the power supply voltage Vcc is 6 V or higher, the operation switching signal A becomes low level, and the pulse generating circuits 20B and 20C generate output pulses at predetermined time intervals as described later. However, in the normal mode, since the power supply voltage Vcc is less than 6V, the operation switching signal A is at high level, and only the pulse generation circuit 20B generates an output pulse.
【００２２】次に、本実施例に係る半導体記憶装置の動
作を図５のフローチャートを参照しながら説明する。Next, the operation of the semiconductor memory device according to this embodiment will be described with reference to the flowchart of FIG.
【００２３】この図は、端子２０１に印加されたアドレ
スビット３１と、パルス発生回路２０Ｂの出力信号３２
と、遅延回路２１４により遅延したアドレスビット３３
と、アドレスビット遷移検出信号３４と、を示してい
る。This figure shows an address bit 31 applied to the terminal 201 and an output signal 32 of the pulse generating circuit 20B.
And the address bit 33 delayed by the delay circuit 214
And the address bit transition detection signal 34.
【００２４】本実施例に係る半導体記憶装置の加速試験
（テストモード）を行う場合には、電源電圧Ｖｃｃを約
６Ｖ以上に設定する。すると、動作切り替え信号Ａはロ
ウレベルとなり、ＯＲゲート２１３に入力されたアドレ
スビットは、遅延回路２１４に入力される。When performing the acceleration test (test mode) of the semiconductor memory device according to this embodiment, the power supply voltage Vcc is set to about 6 V or higher. Then, the operation switching signal A becomes low level, and the address bit input to the OR gate 213 is input to the delay circuit 214.
【００２５】アドレスが１回インクリメントされ、アド
レスバッファ１に入力されたアドレスデータのうちのア
ドレスビット３１のレベルが時刻Ｔ１に遷移すると、時
刻Ｔ２からＴ３の間、ハイレベルのパルスＢがパルス発
生回路２０Ｂから出力される。このパルスＢはＯＲゲー
ト１０４、２００を介して制御信号発生回路３に入力さ
れる。すると、制御信号発生回路３はデータバス線負荷
制御信号φ２、デジット線負荷制御信号φ３と、ワード
線駆動制御信号φ４と、読み出し回路制御信号φ５とを
生成する。When the address is incremented once and the level of the address bit 31 of the address data input to the address buffer 1 transits to time T1, a high level pulse B is generated from the time T2 to T3. It is output from 20B. This pulse B is input to the control signal generation circuit 3 via the OR gates 104 and 200. Then, the control signal generation circuit 3 generates the data bus line load control signal φ2, the digit line load control signal φ3, the word line drive control signal φ4, and the read circuit control signal φ5.
【００２６】データバス線負荷回路１１にデータバス線
負荷制御信号φ２が入力されると、一定時間の間、デー
タバス線がプリチャージされる。同時に、デジット線負
荷回路７にデジット線負荷制御信号φ３が入力される
と、デジット線は一定時間の間、プリチャージされる。
データバス線と、デジット線１３のプリチャージが完了
すると、ワード線駆動回路６は、ワード線駆動制御信号
φ４を受けて、列アドレスデコーダ５により指定された
ワード線が活性化される。すると、活性化されたワード
線に接続された１列分のメモリセルに書き込まれたデー
タビットがデジット線を介して行選択トランジスタ９に
伝達される。行アドレスデコーダ４は行選択トランジス
タ９を選択的にオン、オフして１つのデータビットのみ
をデータバスに転送させる。読み出し回路１０は、読み
出し回路制御信号φ５を受けて、データバス上のデータ
ビットの論理レベルを判断し、出力データ信号を出力回
路１２に供給する。よって、アドレスデータにて指定さ
れたメモリセルに書き込まれたデータビットが出力回路
１２を介して出力され、アドレスインクリメント後の第
１回目のアクセスが完了する。When the data bus line load control signal φ2 is input to the data bus line load circuit 11, the data bus line is precharged for a fixed time. At the same time, when the digit line load control signal φ3 is input to the digit line load circuit 7, the digit line is precharged for a fixed time.
When the precharge of the data bus line and the digit line 13 is completed, the word line drive circuit 6 receives the word line drive control signal φ4, and the word line designated by the column address decoder 5 is activated. Then, the data bit written in the memory cell for one column connected to the activated word line is transmitted to the row selection transistor 9 via the digit line. The row address decoder 4 selectively turns on and off the row selection transistor 9 to transfer only one data bit to the data bus. The read circuit 10 receives the read circuit control signal φ5, determines the logic level of the data bit on the data bus, and supplies the output data signal to the output circuit 12. Therefore, the data bit written in the memory cell designated by the address data is output via the output circuit 12, and the first access after the address increment is completed.
【００２７】さらに上記アドレスビット３１のレベルが
遷移した時刻Ｔ１から一定時間経過後、遅延回路２１４
にて遅延されたアドレスビットのレベルが遷移する（時
刻Ｔ４）。すると、パルス発生回路２０Ｃは、時刻Ｔ５
からＴ６の間、ハイレベルのパルスＣを出力する。出力
されたパルスＣは、制御信号発生回路３に入力され、上
記動作と同様に、アドレスデータにより指定されたメモ
リセル内のデータビットが出力される。したがって、時
刻Ｔ１にアドレスがインクリメントされた後の第２回目
のアクセスが同一のメモリセルに対してなされる。Further, after a lapse of a fixed time from the time T1 when the level of the address bit 31 transits, the delay circuit 214
The level of the address bit delayed by is transited (time T4). Then, the pulse generation circuit 20C displays the time T5.
The pulse C of high level is output during the period from T6 to T6. The output pulse C is input to the control signal generation circuit 3, and the data bit in the memory cell designated by the address data is output as in the above operation. Therefore, the second access after the address is incremented at time T1 is made to the same memory cell.
【００２８】このように、本実施例では、１回のアドレ
スインクリメント当り２回のアクセスがなされるので、
各メモリセルのアドレス指定回数を従来例の１／２にし
ても所定回数のアクセスができ、低速のエイジング試験
機を使用しても、短時間でエイジング試験を完了するこ
とができる。As described above, in the present embodiment, since the access is performed twice for each address increment,
Even if the number of times of addressing each memory cell is half that of the conventional example, access can be performed a predetermined number of times, and the aging test can be completed in a short time even if a low speed aging tester is used.
【００２９】以下、同様に端子２０１に入力されたアド
レスビット３１のレベルが遷移する毎に、パルスＢと、
パルスＣとが一定時間をおいて交互に出力され、読み出
し動作が繰り返される。Similarly, every time the level of the address bit 31 input to the terminal 201 transits, a pulse B,
The pulse C and the pulse C are alternately output after a fixed time, and the read operation is repeated.
【００３０】図４は本発明の第２実施例に係る半導体記
憶装置のアドレス遷移検出回路４０を示す回路図であ
る。FIG. 4 is a circuit diagram showing an address transition detection circuit 40 of the semiconductor memory device according to the second embodiment of the present invention.
【００３１】このアドレス遷移検出回路４０は、第１実
施例に係る半導体記憶装置における動作切り替え回路２
０Ａのかわりに、動作切り替え回路４０Ａがアドレス繊
維検出回路４０を有する他は、上記アドレス遷移検出回
路２０と同様に構成されている。よって、動作切り替え
回路４０Ａを除き同一符号を付し、その説明を省略す
る。The address transition detection circuit 40 is an operation switching circuit 2 in the semiconductor memory device according to the first embodiment.
Instead of 0A, the operation switching circuit 40A has an address fiber detection circuit 40, and is configured similarly to the address transition detection circuit 20. Therefore, the same reference numerals are given except for the operation switching circuit 40A, and the description thereof will be omitted.
【００３２】動作切り替え回路４０Ａにおいて、インバ
ータ４２、４３はフリップフロップを構成している。イ
ンバータ４２の出力端子からは動作切り替え信号Ａが出
力されている。電源Ｖｃｃ投入時に動作切り替え信号Ａ
がロウレベルとなるように、インバータ４２、４３を構
成するトランジスタのサイズは決定されている。キャパ
シタ４１、４５は、上記フリップフロップの状態がノイ
ズにより変化するのを防止する目的により設けられてい
る。ＮＦＥＴ４４のゲートには、書き込み時にハレベル
となる書き込み許可信号が入力されている。この書き込
み許可信号ＷＥは、半導体記憶装置外部から印加される
ライトイネーブル信号の論理レベルを反転したものであ
る。In the operation switching circuit 40A, the inverters 42 and 43 form a flip-flop. The operation switching signal A is output from the output terminal of the inverter 42. Operation switching signal A when power is turned on
The sizes of the transistors that form the inverters 42 and 43 are determined so that the low level becomes low. The capacitors 41 and 45 are provided for the purpose of preventing the state of the flip-flop from changing due to noise. To the gate of the NFET 44, a write permission signal that becomes a high level at the time of writing is input. The write enable signal WE is an inversion of the logic level of a write enable signal applied from the outside of the semiconductor memory device.
【００３３】次に、この動作切り替え回路４０Ａの動作
を図５のタイミングチャートを参照しながら説明する。
このタイミングチャートは、電源Ｖｃｃと、書き込み許
可信号ＷＥと、動作切り替え信号Ａとを示している。Next, the operation of the operation switching circuit 40A will be described with reference to the timing chart of FIG.
This timing chart shows the power supply Vcc, the write enable signal WE, and the operation switching signal A.
【００３４】時刻Ｔ１に、電源Ｖｃｃの電圧が５Ｖとす
ると、上記フリップフロップから出力された動作切り替
え信号Ａはロウレベルとなる。動作切り替え信号Ａがロ
ウレベルの場合には、アドレス遷移検出回路４０のうち
の２個のパルス発生回路２０Ｂ、２０Ｃはともに活性化
状態となり、アドレスがインクリメントされる毎に、２
個のパルスを有するアドレス遷移検出信号φ１が生成さ
れる。すなわちアドレスがインクリメントされる毎に、
該半導体記憶装置は２回の読み書き動作を行い、エージ
ング可能な状態となる。At time T1, if the voltage of the power supply Vcc is 5V, the operation switching signal A output from the flip-flop becomes low level. When the operation switching signal A is at the low level, the two pulse generation circuits 20B and 20C of the address transition detection circuit 40 are both in the activated state, and 2 are generated every time the address is incremented.
An address transition detection signal φ1 having a number of pulses is generated. That is, each time the address is incremented,
The semiconductor memory device performs a read / write operation twice, and is in a state capable of aging.
【００３５】時刻Ｔ２に、書き込み許可信号ＷＥをハイ
レベルにし、半導体記憶装置を書き込み可能状態にす
る。すると、書き込み許可信号ＷＥが入力されたＮＦＥ
Ｔ４４はオン状態となり、上記フリップフロップの状態
は反転する。フリップフロップの状態が反転すると、動
作切り替え信号Ａはハイレベルに移行する。よって、ア
ドレス遷移検出回路４０のうちの一方のパルス発生回路
２０Ｃは非活性状態となり、アドレスがインクリメント
される毎に、単一のパルスを有するアドレス遷移検出信
号φ１が生成される。したがって、アドレスがインクリ
メントされる毎に、半導体記憶装置は１回のアクセス動
作を行い、通常の動作状態に復帰する。At time T2, the write enable signal WE is set to the high level to put the semiconductor memory device in the writable state. Then, the NFE to which the write enable signal WE is input
T44 is turned on and the state of the flip-flop is inverted. When the state of the flip-flop is inverted, the operation switching signal A shifts to the high level. Therefore, one pulse generation circuit 20C of the address transition detection circuit 40 becomes inactive, and the address transition detection signal φ1 having a single pulse is generated every time the address is incremented. Therefore, each time the address is incremented, the semiconductor memory device performs one access operation and returns to the normal operation state.
【００３６】その後、書き込み動作が終了し、書き込み
許可信号ＷＥをロウレベルにする（時刻Ｔ３）。書き込
み許可信号ＷＥがロウレベルになると、ＮＦＥＴ４４は
オフ状態となり、上記フリップフロップの状態は維持さ
れる。よって、動作切り替え信号Ａはハイレベルのまま
であり、該半導体記憶装置は通常の動作状態を維持し続
ける。電源Ｖｃｃを遮断し、再度電源Ｖｃｃを該半導体
記憶装置に印加しない限り、該半導体記憶装置はエージ
ング状態になることはない。After that, the write operation is completed and the write enable signal WE is set to the low level (time T3). When the write enable signal WE goes low, the NFET 44 is turned off and the state of the flip-flop is maintained. Therefore, the operation switching signal A remains at the high level, and the semiconductor memory device continues to maintain the normal operation state. Unless the power supply Vcc is cut off and the power supply Vcc is applied to the semiconductor memory device again, the semiconductor memory device does not enter the aging state.
【００３７】第２実施例にかかる半導体記憶装置によれ
ば、電源Ｖｃｃの電圧を６Ｖ以上にすることなく、電源
投入後、書き込み動作を行うまでの間、半導体記憶装置
をエージング状態にすることができるため、通常動作と
エージング動作との切り替えが容易となる。According to the semiconductor memory device of the second embodiment, the semiconductor memory device can be in an aging state after the power is turned on and before the write operation is performed without setting the voltage of the power supply Vcc to 6 V or more. Therefore, it is easy to switch between the normal operation and the aging operation.
【００３８】以上、述べたように本発明によれば、半導
体記憶装置においてアドレスのレベルが遷移する毎に、
メモリセルアレイ８にデータの読み書き動作が２回、行
われる。アドレスデータをインクリメントする時間を同
一にしても、１回当りの読み書き動作毎の時間間隔は短
縮されるため、半導体記憶装置のエージング効果を得る
のに必要な回数の読み書き動作が短時間に行われる。し
たがって、アドレスをインクリメントする時間を短縮す
ることなく、半導体記憶装置のエージングに要する時間
を半減することができる。また、エージングが短時間に
行われることから、本実施例に係る半導体記憶装置の試
験効率が向上する。さらに、本半導体記憶装置は、エー
ジングに従来の加速試験装置を使用できることから経済
性に優れるという利点をも有している。As described above, according to the present invention, each time the address level changes in the semiconductor memory device,
Data read / write operations are performed twice in the memory cell array 8. Even if the time for incrementing the address data is the same, the time interval for each read / write operation is shortened, so that the number of read / write operations required to obtain the aging effect of the semiconductor memory device is performed in a short time. .. Therefore, the time required for aging the semiconductor memory device can be reduced by half without shortening the time for incrementing the address. Moreover, since the aging is performed in a short time, the test efficiency of the semiconductor memory device according to the present embodiment is improved. Further, the present semiconductor memory device has an advantage that it is economical because the conventional acceleration test device can be used for aging.
【００３９】なお、パルス発生回路と遅延回路をさらに
アドレス遷移検出回路２０に設けることにより、アドレ
スが遷移する毎に３個以上のパルスを有するアドレス遷
移検出信号φ１を生成することができる。この場合、読
み書き動作の時間間隔が短縮されることから、エージン
グに要する時間をさらに短縮することができる。By further providing the pulse generation circuit and the delay circuit in the address transition detection circuit 20, it is possible to generate the address transition detection signal φ1 having three or more pulses each time the address transitions. In this case, since the time interval of the read / write operation is shortened, the time required for aging can be further shortened.
【００４０】[0040]
【発明の効果】以上説明してきたように、本発明によれ
ば半導体記憶装置において、従来の加速試験装置を使用
しながらエージングに要する時間を短縮し、さらに、半
導体記憶装置の生産効率を向上させることができる。As described above, according to the present invention, in the semiconductor memory device, the time required for aging can be shortened while using the conventional accelerated test apparatus, and the production efficiency of the semiconductor memory device can be improved. be able to.
【図１】本発明の第１実施例に係る半導体記憶装置を示
すブロック図である。FIG. 1 is a block diagram showing a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１実施例に係る半導体記憶装置のア
ドレス遷移検出回路を示す回路図である。FIG. 2 is a circuit diagram showing an address transition detection circuit of the semiconductor memory device according to the first exemplary embodiment of the present invention.
【図３】本発明の第１実施例に係る半導体記憶装置のア
ドレス遷移検出回路の動作を示すタイミングチャートで
ある。FIG. 3 is a timing chart showing an operation of the address transition detection circuit of the semiconductor memory device according to the first exemplary embodiment of the present invention.
【図４】本発明の第２実施例に係る半導体記憶装置のア
ドレス遷移検出回路を示す回路図である。FIG. 4 is a circuit diagram showing an address transition detection circuit of a semiconductor memory device according to a second embodiment of the present invention.
【図５】動作切り替え回路４０Ａの動作を示すタイミン
グチャートである。FIG. 5 is a timing chart showing the operation of the operation switching circuit 40A.
【図６】従来の半導体記憶装置を示すブロック図であ
る。FIG. 6 is a block diagram showing a conventional semiconductor memory device.
【図７】従来の半導体記憶装置のアドレス遷移検出回路
の動作を示すタイミングチャートである。FIG. 7 is a timing chart showing the operation of the address transition detection circuit of the conventional semiconductor memory device.
３ 制御信号発生回路 ５ 列アドレスデコーダ（周辺回路） ６ ワード線駆動回路（周辺回路） ７ デジット線負荷回路（周辺回路） ８ メモリセルアレイ １０ 読み出し回路（周辺回路） １１ データバス線負荷回路（周辺回路） ２０ アドレス遷移検出回路 Ａ 動作切り替え回路 φ１ アドレス遷移検出信号 3 control signal generation circuit 5 column address decoder (peripheral circuit) 6 word line drive circuit (peripheral circuit) 7 digit line load circuit (peripheral circuit) 8 memory cell array 10 read circuit (peripheral circuit) 11 data bus line load circuit (peripheral circuit) ) 20 address transition detection circuit A operation switching circuit φ1 address transition detection signal
Claims (2)
辺回路と、 アドレスデータの遷移を検出してアドレス遷移検出信号
を生成するアドレス遷移検出回路と、 上記アドレス遷移検出信号を受け、上記周辺回路の動作
を制御する制御信号を生成する制御信号発生回路とを有
する半導体記憶装置において、 上記アドレス遷移検出回路は、動作切り替え信号が入力
されると、上記アドレスデータの遷移を検出する度に複
数回、アドレス遷移検出信号を生成することを特徴とす
る半導体記憶装置。1. A memory cell array, a peripheral circuit for controlling reading and writing of data in the memory cell array, an address transition detection circuit for detecting a transition of address data to generate an address transition detection signal, and the address transition detection signal. In the semiconductor memory device having a control signal generating circuit for generating a control signal for controlling the operation of the peripheral circuit, the address transition detection circuit detects a transition of the address data when an operation switching signal is input. A semiconductor memory device characterized by generating an address transition detection signal a plurality of times each time.
後、上記メモリセルアレイにデータを書き込むまでの間
に上記動作切り替え信号が上記アドレス遷移検出回路に
入力される請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the operation switching signal is input to the address transition detection circuit after power is supplied to the semiconductor memory device and before data is written in the memory cell array. ..
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258409A JP2776088B2 (en) | 1991-09-10 | 1991-09-10 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258409A JP2776088B2 (en) | 1991-09-10 | 1991-09-10 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574194A true JPH0574194A (en) | 1993-03-26 |
| JP2776088B2 JP2776088B2 (en) | 1998-07-16 |
Family
ID=17319828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258409A Expired - Lifetime JP2776088B2 (en) | 1991-09-10 | 1991-09-10 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776088B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012123407A (en) * | 2012-01-27 | 2012-06-28 | Seiko Epson Corp | Electro optical device and electronic apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698796A (en) * | 1979-12-29 | 1981-08-08 | Fujitsu Ltd | High-speed memory test system |
| JPH04313899A (en) * | 1991-04-11 | 1992-11-05 | Hitachi Ltd | Semiconductor storage device |
-
1991
- 1991-09-10 JP JP3258409A patent/JP2776088B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698796A (en) * | 1979-12-29 | 1981-08-08 | Fujitsu Ltd | High-speed memory test system |
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|---|---|---|---|---|
| JP2012123407A (en) * | 2012-01-27 | 2012-06-28 | Seiko Epson Corp | Electro optical device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776088B2 (en) | 1998-07-16 |
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