JPH04313899A - Semiconductor storage device - Google Patents
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- JPH04313899A JPH04313899A JP3106753A JP10675391A JPH04313899A JP H04313899 A JPH04313899 A JP H04313899A JP 3106753 A JP3106753 A JP 3106753A JP 10675391 A JP10675391 A JP 10675391A JP H04313899 A JPH04313899 A JP H04313899A
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Landscapes
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの製品出荷前に行われるスクリーニングの効率
向上を図るための技術に関し、例えばスタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）に適用して有効
な技術に関する。[Field of Industrial Application] The present invention relates to a semiconductor memory device and a technique for improving the efficiency of screening performed before shipping the product, and is applicable to, for example, static random access memory (SRAM). related to effective techniques.
【０００２】0002
【従来の技術】半導体記憶装置の出荷前検査において初
期不良排除のために通常動作時よりも過酷な動作環境を
形成するバーンイン（Ｂｕｒｎ Ｉｎ）は、半導体記
憶装置の記憶容量の増大により長時間を要する傾向にあ
る。これは、記憶容量が大きくなればなるほど、単位時
間あたりの任意番地の選択時間が減少され、スクリーニ
ング効果が減少されるからである。現在では、このスク
リーニング効果を向上させるために、バーンイン時の電
源印加電圧を高くすることや、バーンイン装置の動作周
波数を上げることがなされている。2. Description of the Related Art Burn-in, which creates a harsher operating environment than normal operation in order to eliminate initial defects during pre-shipment inspection of semiconductor storage devices, takes a long time due to the increase in the storage capacity of semiconductor storage devices. It tends to be necessary. This is because the larger the storage capacity, the less time it takes to select an arbitrary address per unit time, which reduces the screening effect. Currently, in order to improve this screening effect, the power supply voltage applied during burn-in is increased and the operating frequency of the burn-in device is increased.
【０００３】尚、半導体集積回路スクリーニング技術に
ついて記載された文献の例としては、昭和５９年１１月
３０日に株式会社オーム社より発行されたＬＳＩハンド
ブックがある。[0003] An example of a document describing semiconductor integrated circuit screening technology is the LSI Handbook published by Ohmsha Co., Ltd. on November 30, 1980.
【０００４】0004
【発明が解決しようとする課題】しかしながら、上記の
ようにバーンイン時の電源印加電圧を高くすることは半
導体集積回路の微細化に伴う素子の許容電圧の低下から
、また上記のようにバーンイン装置の動作周波数を上げ
ることは一度に数百個単位でバーンインされるため負荷
容量が大きくなることから、それぞれ限界のあることが
本発明者によって見いだされた。特に、アドレス変化タ
イミングを基準に内部が同期動作される方式を採用する
半導体記憶装置においては、当該方式を採用しないもの
に比してワード選択時間がさらに短くなるために、スク
リーニングの効率低下が顕著とされる。また、スクリー
ニング効率を改善するため、バーンイン装置のボードに
発振器を設け、その発振出力を、半導体記憶装置にその
アドレスとして入力する方式が考えられる。しかしなが
らバーンイン装置のボードには、同時にバーンインする
ために通常数十個の半導体記憶装置が搭載され、それに
よって発振器出力の負荷容量が増大されるため、最小動
作タイミングはせいぜい０．５μｓｅｃ程度で、それ以
下にするのは非常に困難であるため十分なスクリーニン
グ効率向上を望めないのが現状である。[Problems to be Solved by the Invention] However, as described above, increasing the power supply voltage during burn-in is difficult due to the reduction in the allowable voltage of elements due to miniaturization of semiconductor integrated circuits, and also due to the increase in the voltage applied to the power supply during burn-in. The inventors have found that increasing the operating frequency has its limits because the load capacity increases because hundreds of devices are burned in at a time. In particular, in semiconductor memory devices that employ a method in which internal operations are synchronously operated based on address change timing, the word selection time is even shorter than in devices that do not use this method, resulting in a noticeable drop in screening efficiency. It is said that Furthermore, in order to improve the screening efficiency, a method can be considered in which an oscillator is provided on the board of the burn-in device and the oscillation output is inputted to the semiconductor memory device as its address. However, the burn-in device board is usually equipped with several dozen semiconductor memory devices for simultaneous burn-in, which increases the load capacity of the oscillator output, so the minimum operation timing is about 0.5 μsec at most. At present, it is extremely difficult to achieve the following, and therefore it is not possible to expect a sufficient improvement in screening efficiency.
【０００５】本発明の目的は、半導体記憶装置のスクリ
ーニングの効率を飛躍的に向上させ得る技術を提供する
ことにある。An object of the present invention is to provide a technique that can dramatically improve the efficiency of screening semiconductor memory devices.
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【０００７】[0007]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。[Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows.
【０００８】すなわち、外部からのバーンイン開始指示
を検出するバーンイン検出回路と、このバーンイン検出
回路の検出結果に基づいて、バーンイン時に上記アドレ
ス外部端子から与えられるアドレスに拘らずその変化速
度よりも速い速度でアドレススキャンを開始するバーン
インアドレススキャン回路とを含んで半導体記憶装置を
形成するものである。上記バーンイン時おいて上記バー
ンインアドレススキャン回路の出力を有効なものとする
ため、上記バーンイン検出回路の検出結果に基づいて、
上記アドレス外部端子から入力されるアドレス信号と、
上記バーンインアドレススキャン回路の出力信号とを択
一的に上記アドレスデコーダに伝達するための選択回路
を設けることができる。そしてスクリーニングを最も効
率よく行うため、上記バーンインアドレススキャン回路
が含まれる半導体記憶装置において許容され得る最大ア
ドレス変化速度にほぼ等しくなるようにアドレススキャ
ン速度を設定することができる。さらに具体的な態様で
は、上記バーンイン検出回路は、電源電圧レベルと、電
源電圧供給用の外部端子を除く所定の外部端子に与えら
れる電圧レベルとを比較する電圧レベル比較回路を含み
、その電圧レベル比較結果に基づいてバーンイン検出出
力信号をアサートするように構成することができるし、
また、上記バーンインアドレススキャン回路は、出力論
理反転形の複数の論理ゲートをリング状に結合して成る
リングオシレータと、このリングオシレータの出力を計
数するカウンタとを含んで構成することができる。That is, a burn-in detection circuit detects a burn-in start instruction from the outside, and based on the detection result of this burn-in detection circuit, a speed faster than the change speed of the address applied from the address external terminal during burn-in is determined. A burn-in address scan circuit that starts an address scan at 1 is used to form a semiconductor memory device. In order to make the output of the burn-in address scan circuit valid during the burn-in, based on the detection result of the burn-in detection circuit,
The address signal input from the above address external terminal,
A selection circuit may be provided for selectively transmitting the output signal of the burn-in address scan circuit to the address decoder. In order to perform screening most efficiently, the address scan speed can be set to be approximately equal to the maximum address change speed allowable in the semiconductor memory device including the burn-in address scan circuit. In a more specific aspect, the burn-in detection circuit includes a voltage level comparison circuit that compares a power supply voltage level with a voltage level applied to a predetermined external terminal other than an external terminal for supplying power supply voltage, and and may be configured to assert a burn-in detection output signal based on the comparison result;
Further, the burn-in address scan circuit can be configured to include a ring oscillator formed by connecting a plurality of logic gates of an output logic inversion type in a ring shape, and a counter that counts the output of this ring oscillator.
【０００９】[0009]
【作用】上記した手段によれば、上記バーンインアドレ
ススキャン回路は、上記バーンイン検出回路の検出結果
に基づいて、バーンイン時に上記アドレス外部端子から
与えられるアドレスに拘らずその変化速度よりも速い速
度でアドレススキャンを開始し、このことが、上記アド
レス外部端子から入力されるアドレス信号の変化に依存
する場合に比して半導体集積回路内の各部のスイッチン
グ回数及びスイッチング電流を増大させ、バーンインに
よるスクリーニング効率を飛躍的に向上させるように作
用する。[Operation] According to the above-described means, the burn-in address scan circuit, based on the detection result of the burn-in detection circuit, addresses at a speed faster than the changing speed of the address, regardless of the address given from the address external terminal during burn-in. This increases the number of switching times and switching current of each part in the semiconductor integrated circuit compared to the case where it depends on changes in the address signal input from the address external terminal, and improves the screening efficiency due to burn-in. It works to improve dramatically.
【００１０】0010
【実施例】図１には、本発明の一実施例に係るＳＲＡＭ
が示される。[Embodiment] FIG. 1 shows an SRAM according to an embodiment of the present invention.
is shown.
【００１１】図１に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術により、シリコ
ンなどの一つの半導体基板に形成される。The SRAM shown in FIG. 1 is formed on a single semiconductor substrate, such as silicon, by a known semiconductor integrated circuit manufacturing technique, although this is not particularly limited.
【００１２】図１において１は、情報の蓄積を可能とす
るメモリセルアレイであり、このメモリセルアレイ１は
、複数のワード線ＷＬと複数のデータ線ＤＬとがマトリ
クス状に配置され、それに、情報をスタティックに保持
するための複数のメモリセル９が結合されて成る。In FIG. 1, reference numeral 1 denotes a memory cell array capable of storing information. In this memory cell array 1, a plurality of word lines WL and a plurality of data lines DL are arranged in a matrix, and information is stored in the memory cell array 1. It is made up of a plurality of memory cells 9 connected together for static storage.
【００１３】ＴＸは複数のＸ系アドレス外部端子であり
、このアドレス外部端子ＴＸを介してＸアドレス（ロウ
アドレス）Ｘ０乃至Ｘｎ（ｎは正の整数）の取り込みが
可能とされる。この複数のアドレス外部端子ＴＸにはＸ
系のアドレスバッファ（Ａｄｄ）２−１乃至２−ｎが結
合され、上記Ｘアドレスはこのアドレスバッファ２−１
乃至２−ｎを介して、その後段に配置されたＸデコーダ
４に伝達可能とされる。Ｘデコーダ４は、入力されたＸ
アドレスをデコードする機能を有し、そのデコード出力
は、図示されないワードドライバに入力され、このワー
ドドライバの出力によって上記メモリセル１における所
望のワード線ＷＬが選択レベルに駆動されるようになっ
ている。TX is a plurality of X-system address external terminals, and X addresses (row addresses) X0 to Xn (n is a positive integer) can be taken in through the address external terminals TX. These multiple address external terminals TX have
Address buffers (Add) 2-1 to 2-n of the system are combined, and the above X address is stored in this address buffer 2-1.
It is possible to transmit the signal to the X decoder 4 arranged at the subsequent stage via signals 2-n to 2-n. The X decoder 4 receives the input
It has a function of decoding an address, and its decode output is input to a word driver (not shown), and the desired word line WL in the memory cell 1 is driven to a selection level by the output of this word driver. .
【００１４】ＴＹは複数のＹ系アドレス外部端子であり
、このアドレス外部端子ＴＹを介してＹアドレス（カラ
ムアドレス）Ｙ０乃至Ｙｎ（ｎは正の整数）の取り込み
が可能とされる。この複数のアドレス外部端子ＴＹには
Ｙ系のアドレスバッファ３−１乃至３−ｎが結合され、
上記Ｙアドレスはこのアドレスバッファ３−１乃至３−
ｎを介して、その後段に配置されたＹデコーダ５に伝達
可能とされる。Ｙデコーダ５は、入力されたＹアドレス
をデコードする機能を有し、そのデコード出力は、後段
に配置された図示しないカラム選択スイッチに入力され
、このカラム選択スイッチによって上記メモリセルアレ
イ１における所望のデータ線ＤＬが、図示されないコモ
ンデータ線に選択的に結合され、それによって、上記メ
モリアレイセル１における所望のメモリセル９へのデー
タの書き込み若しくは当該メモリセル９からのデータの
読出しが可能とされる。コモンデータ線は、図示されな
いデータ入出力回路を介してデータ入出力用の外部端子
に結合される。TY is a plurality of Y-system address external terminals, and it is possible to take in Y addresses (column addresses) Y0 to Yn (n is a positive integer) via this address external terminal TY. Y-system address buffers 3-1 to 3-n are coupled to the plural address external terminals TY,
The above Y address is this address buffer 3-1 to 3-
It is possible to transmit the signal to the Y decoder 5 arranged at the subsequent stage via the Y decoder 5. The Y decoder 5 has a function of decoding the input Y address, and its decoded output is input to a column selection switch (not shown) disposed at a subsequent stage, and the column selection switch selects desired data in the memory cell array 1. The line DL is selectively coupled to a common data line (not shown), thereby making it possible to write data to or read data from a desired memory cell 9 in the memory array cell 1. . The common data line is coupled to an external terminal for data input/output via a data input/output circuit (not shown).
【００１５】７は検出回路であり、この検出回路７は、
特に制限されないが、当該実施例装置を載置すると共に
当該実施例装置に電源電圧や、上記チップイネーブル信
号ＣＥ＊，ライトイネーブル信号ＷＥ＊などの所定の制
御信号を供給して当該実施例装置のバーンインを可能と
するバーンイン装置などから発せられるバーンイン開始
指示を検出する機能を有する。このバーンイン検出回路
７の検出結果は、特に制限されないが、上記Ｘ系のアド
レスバッファ２−１乃至２−ｎ，上記Ｙ系のアドレスバ
ッファ３−１乃至３−ｎや、後述するバーンインアドレ
ススキャン回路６に入力される。[0015] 7 is a detection circuit, and this detection circuit 7 is
Although not particularly limited, the embodiment device can be operated by mounting the embodiment device and supplying the power supply voltage and predetermined control signals such as the chip enable signal CE* and the write enable signal WE* to the embodiment device. It has a function of detecting a burn-in start instruction issued from a burn-in device that enables burn-in. The detection results of this burn-in detection circuit 7 are not particularly limited, but include the X-system address buffers 2-1 to 2-n, the Y-system address buffers 3-1 to 3-n, and the burn-in address scan circuit described later. 6 is input.
【００１６】バーンインアドレススキャン回路６は、上
記バーンイン検出回路７の検出結果に基づいて、上記ア
ドレス外部端子ＴＸ，ＴＹから与えられるＸ系アドレス
信号Ｘ０乃至Ｘｎ，Ｙ系アドレス信号Ｙ０乃至Ｙｎに拘
らず、またバーンイン装置などによるそれらアドレスの
変化速度よりも速い速度でアドレススキャンを開始する
機能を有する。特に制限されないが、このバーンインア
ドレススキャン回路６によるアドレススキャンの速度は
、当該実施例装置のスクリーニングを最も効率よく行う
ため、当該実施例装置において許容され得る最大のアド
レス変化速度にほぼ等しくなるように設定される。そし
てそのような設定は、後述するリングオシレータの発振
周波数を調整することによって可能とされる。Based on the detection result of the burn-in detection circuit 7, the burn-in address scan circuit 6 scans the X-system address signals X0 to Xn and the Y-system address signals Y0 to Yn applied from the address external terminals TX and TY. , and has a function of starting an address scan at a faster speed than the speed at which these addresses change due to a burn-in device or the like. Although not particularly limited, the speed of the address scan by the burn-in address scan circuit 6 is set to be approximately equal to the maximum address change speed allowable in the device of the example in order to screen the device of the example most efficiently. Set. Such a setting is made possible by adjusting the oscillation frequency of a ring oscillator, which will be described later.
【００１７】また、特に制限されないが、本実施例にお
けるＸ系のアドレスバッファ２−１乃至２−ｎやＹ系の
アドレスバッファ３−１乃至３−ｎには、バーンイン時
おいて上記バーンインアドレススキャン回路６の出力信
号を有効なものとするため、上記バーンイン検出回路７
の検出結果に基づいて、上記アドレス外部端子ＴＸ，Ｔ
Ｙから入力されるアドレス信号Ｘ０乃至Ｘｎ，Ｙ０乃至
Ｙｎと、上記バーンインアドレススキャン回路６の出力
信号とを択一的に上記デコーダ４，５に伝達するための
選択回路が含まれる。Although not particularly limited, the X-system address buffers 2-1 to 2-n and the Y-system address buffers 3-1 to 3-n in this embodiment are provided with the burn-in address scan during burn-in. In order to make the output signal of the circuit 6 valid, the burn-in detection circuit 7
Based on the detection results of the address external terminals TX, T
A selection circuit is included for selectively transmitting address signals X0 to Xn and Y0 to Yn inputted from Y and the output signal of the burn-in address scan circuit 6 to the decoders 4 and 5.
【００１８】８はコントローラであり、このコントロー
ラ８は、コントロール信号入力用の外部端子ＴＣ，ＴＷ
に結合され、当該外部端子ＴＣを介して入力されるチッ
プセレクト信号ＣＳ＊（＊はローアクティブ信号を意味
する）や、外部端子ＴＹを介して入力されるライトイネ
ーブル信号ＷＥ＊に基づいて各部の制御信号を生成する
。8 is a controller, and this controller 8 has external terminals TC and TW for inputting control signals.
Based on the chip select signal CS* (* means a low active signal) which is coupled to the external terminal TC and is input via the external terminal TC, and the write enable signal WE* which is input via the external terminal TY, each part is Generate control signals.
【００１９】図２には上記バーンイン検出回路７の構成
例が示される。FIG. 2 shows an example of the structure of the burn-in detection circuit 7. As shown in FIG.
【００２０】上記バーンイン検出回路７は、電源電圧供
給用の外部端子ＴＶに加えられる電源電圧Ｖｃｃのレベ
ルと、所定の外部端子ＴＢに与えられるバーンイン開始
指示信号の電圧レベルとを比較する電圧レベル比較回路
４０、その比較結果を２値論理レベルに変換するための
インバータ４７、その出力を反転するインバータ４８を
含んで成り、このインバータ４８の論理出力がバーンイ
ン検出回路７の検出出力Ｖｅｈとされる。上記外部端子
ＴＢには、Ｎチャンネル型ＭＯＳＦＥＴ４２，４３の直
列回路が結合され、それとグランドＶｓｓとの間に、Ｐ
チャンネル型ＭＯＳＦＥＴ４４と、Ｎチャンネル型ＭＯ
ＳＦＥＴ４５，４６との直列回路が介在される。ＭＯＳ
ＦＥＴ４４，４５，４６のゲート電極は、電源電圧Ｖｄ
ｄ供給用の外部端子ＴＶに共通接続される。ＭＯＳＦＥ
Ｔ４３とＭＯＳＦＥＴ４４との直列接続箇所はノードＮ
１とされ、このノードＮ１と電源電圧Ｖｃｃ供給用の外
部端子ＴＶとの間にＮチャンネル型ＭＯＳＦＥＴ４１が
介在される。また、ＭＯＳＦＥＴ４４とＭＯＳＦＥＴ４
５との直列接続箇所はノードＮ２とされ、このノードＮ
２にインバータ４７の入力端子が結合される。上記の構
成において、外部端子ＴＶがローレベルとされるとき、
ノードＮ１のレベルは、電源電圧Ｖｃｃにほぼ等しくさ
れ、その場合には、Ｐチャンネル型ＭＯＳＦＥＴ４４が
オフ状態とされるから、ノードＮ２はローレベルとされ
、従ってインバータ４８の出力Ｖｅｈはローレベルとさ
れる。この状態は、バーンインが開始されない状態とさ
れる。他方上記の場合とは逆に、外部端子ＴＢに、電源
電圧ＶｃｃとＭＯＳＦＥＴのスレッショルド電圧Ｖｔｈ
との和（Ｖｃｃ＋Ｖｔｈ）を越えるようなハイレベル（
これを「エキストラハイ」という）が印加された場合、
ノードＮ１のレベルはＶｃｃよりも高くなり、その結果
、Ｐチャンネル型ＭＯＳＦＥＴ４４がオン状態とされ、
ノードＮ２のレベルが上昇される。そしてこのノードＮ
２のレベルが、インバータ４７の論理スレッショルドレ
ベルを越えた場合にインバータ４７の出力がローレベル
とされ、それにより後段のインバータ４８の出力Ｖｅｈ
がハイレベルにアサートされる。この状態は、バーンイ
ン開始状態とされる。The burn-in detection circuit 7 compares the level of the power supply voltage Vcc applied to the external terminal TV for power supply voltage supply with the voltage level of the burn-in start instruction signal applied to a predetermined external terminal TB. It comprises a circuit 40, an inverter 47 for converting the comparison result into a binary logic level, and an inverter 48 for inverting the output thereof, and the logic output of the inverter 48 is used as the detection output Veh of the burn-in detection circuit 7. A series circuit of N-channel type MOSFETs 42 and 43 is coupled to the external terminal TB, and P is connected between it and the ground Vss.
Channel type MOSFET44 and N channel type MO
A series circuit with SFETs 45 and 46 is interposed. M.O.S.
The gate electrodes of FETs 44, 45, and 46 are connected to the power supply voltage Vd.
d is commonly connected to the external terminal TV for supply. MOSFE
The series connection point between T43 and MOSFET44 is node N.
1, and an N-channel MOSFET 41 is interposed between this node N1 and an external terminal TV for supplying power supply voltage Vcc. Also, MOSFET44 and MOSFET4
The series connection point with 5 is the node N2, and this node N
2 is coupled to an input terminal of an inverter 47. In the above configuration, when the external terminal TV is set to low level,
The level of the node N1 is made approximately equal to the power supply voltage Vcc, and in that case, the P-channel MOSFET 44 is turned off, so the node N2 is set to a low level, and therefore the output Veh of the inverter 48 is set to a low level. Ru. In this state, burn-in is not started. On the other hand, contrary to the above case, the power supply voltage Vcc and the MOSFET threshold voltage Vth are connected to the external terminal TB.
(Vcc+Vth)
This is called "extra high") is applied,
The level of node N1 becomes higher than Vcc, and as a result, P-channel type MOSFET 44 is turned on,
The level of node N2 is raised. And this node N
2 exceeds the logic threshold level of the inverter 47, the output of the inverter 47 is set to low level, and the output Veh of the inverter 48 at the subsequent stage is thereby set to low level.
is asserted to high level. This state is considered a burn-in start state.
【００２１】ここで、上記所定の外部端子ＴＢは、バー
ンインの開始を指示するための信号を外部装置例えばバ
ーンイン装置から取り込むための専用の外部端子である
必要はなく、要はエキストラハイをバーンイン開始指示
信号として外部から取り込むことができれば良いから、
例えば上記コントロール信号入力用の外部端子ＴＣ，Ｔ
Ｗや、アドレス信号入力用の外部端子ＴＸ，ＴＹなど、
上記電源電圧供給用の外部端子ＴＶ以外の所望の端子を
そのまま利用することができる。すなわち、そのように
して共有された外部端子は、通常は本来の機能端子とさ
れるが、それに所定レベル（Ｖｃｃ＋Ｖｔｈ）を越える
ような電圧が印加された場合にのみ、インバータ４８の
出力Ｖｅｈがハイレベルとされ、それによってバーンイ
ン開始指示の検出を可能とする。Here, the above-mentioned predetermined external terminal TB does not need to be a dedicated external terminal for receiving a signal for instructing the start of burn-in from an external device, such as a burn-in device. It would be good if it could be taken in from the outside as an instruction signal,
For example, the external terminals TC, T for inputting the control signals mentioned above.
W, external terminals TX and TY for address signal input, etc.
Any desired terminal other than the external terminal TV for supplying the power supply voltage can be used as is. In other words, the external terminals shared in this way are normally considered to be functional terminals, but only when a voltage exceeding a predetermined level (Vcc+Vth) is applied to them, the output Veh of the inverter 48 goes high. level, thereby making it possible to detect a burn-in start instruction.
【００２２】図３には上記バーンインアドレススキャン
回路６の構成例が示される。FIG. 3 shows an example of the configuration of the burn-in address scan circuit 6. As shown in FIG.
【００２３】図３に示されるように上記バーンインアド
レススキャン回路６は、特に制限されないが、出力論理
反転形の複数の論理ゲート、例えば複数のインバータ１
０をリング状に結合して成るリングオシレータ１１と、
このリングオシレータ１１の出力パルスを計数するカウ
ンタ２０とを含んで成る。As shown in FIG. 3, the burn-in address scan circuit 6 includes, but is not particularly limited to, a plurality of logic gates of an inverted output logic type, for example, a plurality of inverters 1.
a ring oscillator 11 formed by coupling 0 into a ring shape;
It also includes a counter 20 that counts the output pulses of the ring oscillator 11.
【００２４】カウンタ２０は、インバータ１２と複数の
ラッチ回路１３−１乃至１３−ｎとを結合して成る。入
力初段とされるラッチ回路１３−１のクロック入力端子
Ｃに上記インバータ１２を介して上記リングオシレータ
１１の出力パルスが入力され、そしてこのラッチ回路１
３−１の出力端子Ｑ０からの出力が次段のラッチ回路１
３−２のクロック入力端子Ｃに伝達され、このラッチ回
路１３−２の出力端子Ｑ０からの出力が後段のラッチ回
路１３−３のクロック入力端子Ｃに伝達され、そのよう
にして複数のラッチ回路１３−１乃至１３−ｎにおいて
パルス信号がシフトされる。上記複数のラッチ回路１３
−１乃至１３−ｎの制御端子Ｔには、上記バーンイン検
出回路７のの出力信号Ｖｅｈが入力され、それにより当
該信号Ｖｅｈがハイレベルにアサートされた場合にのみ
、上記のシフト動作が可能とされる。このようなカウン
タ２２０のカウント出力のビット数は、上記Ｘ系アドレ
ス信号Ｘ０乃至ＸｎとＹ系アドレス信号Ｙ０乃至Ｙｎと
の合成ビット数に等しいものとされ、それが、上記アド
レスバッファ２−１乃至２−ｎ、３−１乃至３−ｎに入
力される。例えばインバータ１２の出力、ラッチ回路１
３−１の出力、ラッチ回路１３−２の出力、ラッチ回路
１３−３の出力をそれぞれＡ０、Ａ１、Ａ２、Ａ３とす
るとき、Ａ０がアドレスバッファ２−１に入力され、Ａ
１がアドレスバッファ２−２に入力され、Ａ２がアドレ
スバッファ２−３に入力され、Ａ３がアドレスバッファ
２−４に入力される。そしてそのようなカウンタ２０の
出力がＸデコーダ４やＹデコーダ５に入力されることに
より、Ｘ系アドレス、Ｙ系アドレスのスキャンが可能と
される。上記のように、このアドレススキャンの速度は
、当該実施例装置のスクリーニングを最も効率よく行う
ため、当該実施例装置において許容され得る最大のアド
レス変化速度にほぼ等しくなるように設定されるが、そ
のような設定は、リングオシレータ１１を構成するイン
バータ１０の数を変更するなどして当該オシレータ１１
の発振周波数を調整することによって可能とされる。
バーンイン時おいて上記バーンインアドレススキャン回
路６の出力を有効なものとするため、上記バーンイン検
出回路７の検出結果に基づいて、上記アドレス外部端子
から入力されるアドレス信号と、上記バーンインアドレ
ススキャン回路６の出力信号とを択一的に上記アドレス
デコーダ４や５に伝達するための選択回路は、特に制限
されないが、すべてのアドレスバッファ２−１乃至２−
ｎ、３−１乃至３−ｎに含まれ、以下のように構成する
ことができる。Counter 20 is formed by coupling inverter 12 and a plurality of latch circuits 13-1 to 13-n. The output pulse of the ring oscillator 11 is inputted via the inverter 12 to the clock input terminal C of the latch circuit 13-1 which is the first input stage, and the latch circuit 1
The output from output terminal Q0 of 3-1 is the next stage latch circuit 1.
The output from the output terminal Q0 of this latch circuit 13-2 is transmitted to the clock input terminal C of the latch circuit 13-3 in the subsequent stage, and in this way, the output from the output terminal Q0 of the latch circuit 13-2 is transmitted to the clock input terminal C of the latch circuit 13-3. The pulse signals are shifted in 13-1 to 13-n. The plurality of latch circuits 13
The output signal Veh of the burn-in detection circuit 7 is input to the control terminals T of -1 to 13-n, and the above shift operation is possible only when the signal Veh is asserted to a high level. be done. The number of bits of the count output of the counter 220 is equal to the composite bit number of the X-system address signals X0 to Xn and the Y-system address signals Y0 to Yn, which is the number of bits of the count output from the address buffers 2-1 to 2-1. 2-n, 3-1 to 3-n. For example, the output of inverter 12, latch circuit 1
When the output of 3-1, the output of latch circuit 13-2, and the output of latch circuit 13-3 are respectively A0, A1, A2, and A3, A0 is input to address buffer 2-1, and A
1 is input to address buffer 2-2, A2 is input to address buffer 2-3, and A3 is input to address buffer 2-4. By inputting the output of such a counter 20 to the X decoder 4 and Y decoder 5, it is possible to scan X-system addresses and Y-system addresses. As mentioned above, the speed of this address scan is set to be approximately equal to the maximum address change speed allowable in the example device in order to screen the example device most efficiently. Such settings can be made by changing the number of inverters 10 that make up the ring oscillator 11.
This is possible by adjusting the oscillation frequency of. In order to make the output of the burn-in address scan circuit 6 valid during burn-in, based on the detection result of the burn-in detection circuit 7, the address signal input from the address external terminal and the burn-in address scan circuit 6 are The selection circuit for selectively transmitting the output signal of
n, 3-1 to 3-n, and can be configured as follows.
【００２５】図４にはアドレスバッファ２−１に含まれ
る選択回路５０の構成例が示される。FIG. 4 shows an example of the configuration of the selection circuit 50 included in the address buffer 2-1.
【００２６】図４に示されるように、選択回路５０は、
一つのインバータ３１と三つのノアゲート３２，３３，
３４とを含む。２入力ノアゲート３２の一方の入力端子
には上記カウンタ２０におけるインバータ１２の出力Ａ
０が入力され、当該ノアゲート３２の他方の入力端子に
は、上記バーンイン検出回路７の出力Ｖｅｈがインバー
タ３１を介して入力される。また、２入力ノアゲート３
３の一方の入力端子には、上記バーンイン検出回路７の
出力Ｖｅｈが入力され、当該ノアゲート３３の他方の入
力端子には、アドレス外部端子ＴＸからのＸ系アドレス
の最下位ビットＸ０が入力される。そしてこのノアゲー
ト３２，３３の出力のノア論理が、後段のノアゲート３
４においてとられ、その出力ａ０が、直接若しくは当該
アドレスバッファ２−１内の適宜の論理ゲートを介して
、後段のＸデコーダ４に伝達されるようになっている。
このような構成において、上記バーンイン検出回路７の
出力Ｖｅｈがローレベルとされる場合には、ノアゲート
３２は非活性状態、ノアゲート３３は活性状態とされる
から、アドレス外部端子ＴＸから入力アドレス信号Ｘ０
が選択され、それがこの選択回路５０の出力ａ０とされ
る。それに対して、外部からのバーンイン開始指示がな
され、それにより上記バーンイン検出回路７の出力Ｖｅ
ｈがハイレベルにアサートされた場合には、ノアゲート
３３が非活性状態、ノアゲート３２が活性状態とされる
から上記カウンタ２０の出力Ａ０が選択され、それがこ
の選択回路５０の出力ａ０とされる。以上のような動作
により、外部からのアドレス信号Ｘ０とカウンタ２０の
出力Ａ０との選択が可能とされる。尚、その他のアドレ
スバッファ回路２−２乃至２ーｎ、３−１乃至３−ｎに
含まれる選択回路も図４に示されるのと同一構成とされ
るので、その説明を省略する。As shown in FIG. 4, the selection circuit 50
One inverter 31 and three Noah gates 32, 33,
34. One input terminal of the two-input NOR gate 32 receives the output A of the inverter 12 in the counter 20.
0 is input, and the output Veh of the burn-in detection circuit 7 is input to the other input terminal of the NOR gate 32 via the inverter 31. Also, 2-input Noah gate 3
The output Veh of the burn-in detection circuit 7 is input to one input terminal of the NOR gate 33, and the least significant bit X0 of the X-system address from the address external terminal TX is input to the other input terminal of the NOR gate 33. . The NOR logic of the outputs of these NOR gates 32 and 33 is then
4, and its output a0 is transmitted to the subsequent X-decoder 4 directly or via an appropriate logic gate within the address buffer 2-1. In such a configuration, when the output Veh of the burn-in detection circuit 7 is at a low level, the NOR gate 32 is inactivated and the NOR gate 33 is in an active state.
is selected, and it is made the output a0 of this selection circuit 50. In response, an instruction to start burn-in is given from the outside, which causes the output Ve of the burn-in detection circuit 7 to
When h is asserted to a high level, the NOR gate 33 is inactivated and the NOR gate 32 is activated, so the output A0 of the counter 20 is selected, and it is made the output a0 of the selection circuit 50. . Through the above-described operation, it is possible to select between the external address signal X0 and the output A0 of the counter 20. It should be noted that the selection circuits included in the other address buffer circuits 2-2 to 2-n and 3-1 to 3-n have the same configuration as shown in FIG. 4, so their explanation will be omitted.
【００２７】図５には本実施例装置における主要部の動
作タイミングが示される。FIG. 5 shows the operation timing of the main parts of the apparatus of this embodiment.
【００２８】バーンイン装置などによって外部端子ＴＢ
がエキストラハイレベルとされた場合、それがバーンイ
ン検出回路７によって検出され、当該検出回路７の出力
Ｖｅｈがハイレベルにアサートされる。それにより、バ
ーンインアドレススキャン回路６においては、カウンタ
２０が動作可能状態とされ、リングオシレータ１１の出
力パルスが当該カウンタ２０によって計数される。また
、上記バーンイン検出回路７の出力Ｖｅｈがハイレベル
にアサートされることによって、アドレスバッファ２−
１乃至２−ｎ、３−１乃至３−ｎに含まれる選択回路５
０では、バーンイン装置などから転送される外部アドレ
スＸ０乃至Ｘｎ、Ｙ０乃至Ｙｎに代えて上記カウンタ２
０の出力が選択され、それがＸデコーダ４やＹデコーダ
５に伝達される。ここで、バーンインアドレススキャン
回路６からのアドレス伝達系の方が、外部アドレスＸ０
乃至Ｘｎ、Ｙ０乃至Ｙｎの伝達系よりも容量がはるかに
小さく、それだけ高域成分の減衰が少ないので、図５に
おいてバーンイン装置などから転送される外部アドレス
Ｘ０と、それに対応するカウンタ出力ａ０とが示される
ように、外部アドレスよりもカウンタ２０の出力パルス
の周波数を数倍高くでき、それによって、当該実施例装
置のバーンイン時におけるＸ系、Ｙ系のアドレスを高速
に切り換えることができる。このようにアドレスの高速
切り換えがなされることにより、当該実施例装置内の各
部のスイッチング回数が従来に比べて増大され、さらに
スイッチング電流も増大されるので、バーンインによる
スクリーニング効果を飛躍的に向上させることができる
。例えばバーンイン装置のボードに発振器を設け、その
発振出力を、半導体記憶装置にそのアドレスとして入力
する方式では、バーンイン装置のボードに数十個の半導
体記憶装置が搭載され、それによって発振器出力の負荷
容量が増大されるため、最小動作タイミングはせいぜい
０．５μｓｅｃ程度で、それ以下にするのは非常に困難
であるのに対し、本実施例装置のようにバーンイン専用
のアドレススキャン回路６を内蔵し、それによってバー
ンイン時のアドレススキャンを可能とすることにより、
さらに当該アドレススキャン回路６内のリングオシレー
タ１１の発振周波数を十分に高くすることにより、最小
動作タイミングを０．５μｓｅｃ以下とするのは極めて
容易であり、それによりスクリーニング効率を飛躍的に
向上させることができる。[0028] External terminal TB is
When the level is set to an extra high level, it is detected by the burn-in detection circuit 7, and the output Veh of the detection circuit 7 is asserted to a high level. As a result, in the burn-in address scan circuit 6, the counter 20 is enabled to operate, and the output pulses of the ring oscillator 11 are counted by the counter 20. Further, by asserting the output Veh of the burn-in detection circuit 7 to a high level, the address buffer 2-
Selection circuit 5 included in 1 to 2-n and 3-1 to 3-n
0, the above counter 2 is used instead of the external addresses X0 to Xn and Y0 to Yn transferred from the burn-in device, etc.
An output of 0 is selected and transmitted to the X decoder 4 and Y decoder 5. Here, the address transmission system from the burn-in address scan circuit 6 is
The capacitance is much smaller than that of the transmission system from Xn to Y0 to Yn, and the attenuation of high-frequency components is correspondingly small. As shown, the frequency of the output pulse of the counter 20 can be made several times higher than that of the external address, and thereby the X-system and Y-system addresses can be switched at high speed during burn-in of the device of this embodiment. By switching addresses at high speed in this way, the number of times each part in the device of this embodiment is switched is increased compared to the conventional device, and the switching current is also increased, which dramatically improves the screening effect due to burn-in. be able to. For example, in a method in which an oscillator is provided on the board of a burn-in device and its oscillation output is inputted to a semiconductor memory device as its address, several dozen semiconductor memory devices are mounted on the burn-in device board, which increases the load capacity of the oscillator output. The minimum operation timing is about 0.5 μsec at most, and it is very difficult to reduce it to less than that. By enabling address scanning during burn-in,
Furthermore, by making the oscillation frequency of the ring oscillator 11 in the address scan circuit 6 sufficiently high, it is extremely easy to reduce the minimum operation timing to 0.5 μsec or less, thereby dramatically improving the screening efficiency. Can be done.
【００２９】また、アドレス変化タイミングを基準に内
部が同期動作される方式を採用する半導体記憶装置にお
いては、図６に示されるように、アドレス（Ａｄｄ）の
変化に同期してＡＴＤパルスが発生され、それによって
ワード（Ｗｏｒｄ）の選択時間が規制されるため、非選
択時間においては待機状態とされ、スクリーニングに寄
与されない。しかしながら、本実施例のようにバーンイ
ンアドレススキャン回路６によってアドレススキャンを
行うことにより、アドレス変化の高速化が図れ、動作時
間を大幅に増加することができるので、スクリーニング
効率の向上を図ることができる。In addition, in a semiconductor memory device that employs a method in which internal operations are performed synchronously based on address change timing, an ATD pulse is generated in synchronization with a change in address (Add), as shown in FIG. , because the selection time of words is regulated, the word is in a standby state during non-selection time and does not contribute to screening. However, by performing the address scan using the burn-in address scan circuit 6 as in this embodiment, the speed of address change can be increased and the operating time can be significantly increased, so that screening efficiency can be improved. .
【００３０】本実施例によれば以下の作用効果を得るこ
とができる。According to this embodiment, the following effects can be obtained.
【００３１】（１）外部からのバーンイン開始指示を検
出するバーンイン検出回路７と、このバーンイン検出回
路７の検出結果に基づいて、バーンイン時にアドレス外
部端子から与えられるアドレスに拘らずその変化速度よ
りも速い速度でアドレススキャンを開始するバーンイン
アドレススキャン回路６とを含むことにより、バーンイ
ン装置などによって外部端子ＴＢがエキストラハイレベ
ルとされた場合、それがバーンイン検出回路７によって
検出され、当該検出回路７の出力Ｖｅｈがハイレベルに
アサートされることにより、バーンイン装置などから転
送される外部アドレスＸ０乃至Ｘｎ、Ｙ０乃至Ｙｎに代
えて上記バーンインアドレススキャン回路６の出力に従
ってアドレススキャンが行われる。その場合において、
バーンインアドレススキャン回路６からのアドレス伝達
系の方が、外部アドレスＸ０乃至Ｘｎ、Ｙ０乃至Ｙｎの
伝達系よりも容量がはるかに小さく、それだけ高域成分
の減衰が少ないので、外部アドレスの変化よりも上記ア
ドレススキャンの周波数を数倍高くでき、それによって
、当該実施例装置のバーンイン時におけるＸ系、Ｙ系の
アドレスを高速に切り換えることができるので、当該実
施例装置内の各部のスイッチング回数が従来に比べて増
大され、さらにスイッチング電流も増大され、それによ
り、バーンインによるスクリーニング効果を飛躍的に向
上させることができる。(1) A burn-in detection circuit 7 detects a burn-in start instruction from the outside, and based on the detection result of this burn-in detection circuit 7, the speed of change is faster than the address change rate regardless of the address given from the external address terminal during burn-in. By including a burn-in address scan circuit 6 that starts an address scan at a high speed, when the external terminal TB is set to an extra high level by a burn-in device or the like, it is detected by the burn-in detection circuit 7, and the burn-in detection circuit 7 detects this. By asserting the output Veh to a high level, an address scan is performed according to the output of the burn-in address scan circuit 6 instead of the external addresses X0 to Xn and Y0 to Yn transferred from a burn-in device or the like. In that case,
The address transmission system from the burn-in address scan circuit 6 has a much smaller capacitance than the transmission system for external addresses X0 to Xn and Y0 to Yn, and the attenuation of high-frequency components is correspondingly smaller. The frequency of the address scan described above can be increased several times, and thereby the X-system and Y-system addresses can be switched at high speed during burn-in of the embodiment device, so the number of switching times of each part in the embodiment device can be reduced compared to the conventional method. In addition, the switching current is also increased compared to the above, and as a result, the screening effect due to burn-in can be dramatically improved.
【００３２】（２）バーンイン検出回路７の検出結果に
基づいて、アドレス外部端子ＴＸやＴＹから入力される
アドレス信号と、上記バーンインアドレススキャン回路
６の出力信号とを択一的にデコーダ４、５に伝達するた
めの選択回路５０を有することにより、バーンイン時に
上記バーンインアドレススキャン回路６の出力を適確に
選択することができ、当該スキャン回路６の出力に基づ
くバーンイン時のアドレススキャンを容易に実現できる
。(2) Based on the detection result of the burn-in detection circuit 7, the address signal inputted from the address external terminals TX and TY and the output signal of the burn-in address scan circuit 6 are selectively sent to the decoders 4 and 5. By having the selection circuit 50 for transmitting the information to the burn-in address scan circuit 6, it is possible to accurately select the output of the burn-in address scan circuit 6 at the time of burn-in, and easily realize address scan at the time of burn-in based on the output of the scan circuit 6. can.
【００３３】（３）バーンインアドレススキャン回路６
が含まれる半導体記憶装置で許容され得る最大アドレス
変化速度にほぼ等しくなるようにアドレススキャン速度
が設定されることにより、バーンインによるスクリーニ
ングを最も効率よく行うことができる。(3) Burn-in address scan circuit 6
Screening by burn-in can be performed most efficiently by setting the address scan speed to be approximately equal to the maximum address change speed that can be allowed in a semiconductor memory device that includes a semiconductor memory device.
【００３４】（４）上記バーンイン検出回路は、電源電
圧Ｖｃｃのレベルと、電源電圧供給用の外部端子ＴＶを
除く所望の外部端子に与えられる電圧レベルとを比較す
る電圧レベル比較回路４０を含むことにより、上記のよ
うな機能を有するバーンイン検出回路７を簡単に構成す
ることができる。(4) The burn-in detection circuit includes a voltage level comparison circuit 40 that compares the level of the power supply voltage Vcc with the voltage level applied to a desired external terminal other than the external terminal TV for supplying the power supply voltage. Accordingly, the burn-in detection circuit 7 having the above-mentioned functions can be easily constructed.
【００３５】（５）また、上記バーンインアドレススキ
ャン回路は、複数のインバータ１０をリング状に結合し
て成るリングオシレータ１１と、このリングオシレータ
１１の出力を計数するカウンタ２０とを含むことにより
、上記機能を有するバーンインアドレススキャン回路６
を簡単に構成することができる。(5) Furthermore, the burn-in address scan circuit includes a ring oscillator 11 formed by coupling a plurality of inverters 10 in a ring shape, and a counter 20 for counting the output of this ring oscillator 11. Burn-in address scan circuit 6 with functions
can be easily configured.
【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically explained based on examples, it goes without saying that the present invention is not limited thereto and can be modified in various ways without departing from the gist thereof. stomach.
【００３７】例えば、アドレス変化タイミングを基準に
内部が同期動作される方式を採用する半導体記憶装置で
は、バーンイン検出回路７の検出出力Ｖｅｈがアサート
された場合に、ワード選択のための同期クロックに回路
についてのみ、そのクロックパルスの幅をパルス幅引き
延ばし回路などの適宜の回路により引き延ばすようにす
れば、ワード選択時間を拡張することができ、それによ
り動作時間を増大することができるので、スクリーニン
グ効率がさらに向上される。For example, in a semiconductor memory device that employs a method in which internal operations are synchronously operated based on address change timing, when the detection output Veh of the burn-in detection circuit 7 is asserted, the circuit is used as the synchronization clock for word selection. If the width of the clock pulse is extended using an appropriate circuit such as a pulse width extension circuit, the word selection time can be extended, thereby increasing the operation time, thereby increasing the screening efficiency. Further improvements will be made.
【００３８】上記実施例では、Ｘデコーダ４とＹデコー
ダ５とにバーンインアドレススキャン回路６の出力を供
給するようにしたが、Ｘデコーダ４，Ｙデコーダ５の何
れか一方２のみ上記バーンインアドレススキャン回路６
の出力を供給するようにしても良い。In the above embodiment, the output of the burn-in address scan circuit 6 is supplied to the X decoder 4 and the Y decoder 5, but only one of the X decoder 4 and the Y decoder 2 is connected to the burn-in address scan circuit. 6
It is also possible to supply the output of
【００３９】また、バーンイン検出回路７の検出出力Ｖ
ｅｈがアサートされた場合に、外部からのライトイネー
ブル信号ＷＥ＊の状態に拘らず、バーンインアドレスス
キャン回路６の出力に基づいて書き込み／読出し動作の
状態切り換えを行うようにしても良い。Furthermore, the detection output V of the burn-in detection circuit 7
When eh is asserted, the state of the write/read operation may be switched based on the output of the burn-in address scan circuit 6, regardless of the state of the external write enable signal WE*.
【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍについて説明したが、本発明はそれに限定されるもの
ではなく、ダイナミックＲＡＭ、さらには読出し専用の
ＲＯＭ（リード・オンリ・メモリ）などの半導体記憶装
置に広く適用することができる。[0040] In the above explanation, the invention made by the present inventor will be mainly explained in relation to SRA, which is the field of application that is the background of the invention.
Although the present invention has been described with reference to M, the present invention is not limited thereto, and can be widely applied to semiconductor memory devices such as dynamic RAM and read-only ROM (read-only memory).
【００４１】本発明は、少なくとも上の蓄積を可能とす
る条件のものに適用することができる。The present invention can be applied to conditions that allow at least the above accumulation.
【００４２】[0042]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。Effects of the Invention The effects obtained by typical inventions disclosed in this application are briefly explained below.
【００４３】すなわち、バーンイン検出回路の検出結果
に基づいてバーンインアドレススキャン回路により、外
部アドレス端子から与えられるアドレスに拘らずその変
化速度よりも速い速度でアドレススキャンが開始される
ので、アドレス外部端子から入力されるアドレス信号の
変化に依存する場合に比して半導体記憶装置内の各部の
スイッチング回数及びスイッチング電流が増大され、そ
れにより当該記憶装置のバーンインによるスクリーニン
グ効率が飛躍的に向上される。That is, based on the detection result of the burn-in detection circuit, the burn-in address scan circuit starts an address scan at a speed faster than the rate of change of the address, regardless of the address applied from the external address terminal. The number of times of switching and the switching current of each part in the semiconductor memory device are increased compared to the case where the switching depends on changes in the input address signal, thereby dramatically improving the screening efficiency by burn-in of the memory device.
【図１】図１は本発明の一実施例であるＳＲＡＭの構成
ブロック図である。FIG. 1 is a configuration block diagram of an SRAM that is an embodiment of the present invention.
【図２】図２は図１におけるバーンイン検出回路の詳細
な回路図である。FIG. 2 is a detailed circuit diagram of the burn-in detection circuit in FIG. 1;
【図３】図３は図１におけるバーンインスキャン回路の
詳細なブロック図である。FIG. 3 is a detailed block diagram of the burn-in scan circuit in FIG. 1;
【図４】図４は図１におけるアドレスバッファに含まれ
る選択回路の論理構成図である。FIG. 4 is a logical configuration diagram of a selection circuit included in the address buffer in FIG. 1;
【図５】図５は上記ＳＲＡＭにおける主要部の動作タイ
ミング図である。FIG. 5 is an operation timing chart of main parts in the SRAM.
【図６】図６はアドレス変化に同期動作される半導体集
積回路の動作タイミング図である。FIG. 6 is an operation timing diagram of a semiconductor integrated circuit that operates in synchronization with address changes.
１ メモリセルアレイ
４ Ｘデコーダ
５ Ｙデコーダ
６ バーンインアドレススキャン回路７ バーンイ
ン検出回路
８ コントローラ
１１ リングオシレータ
２０ カウンタ
ＴＸ Ｘ系アドレス外部端子
ＴＹ Ｙ系アドレス外部端子
４０ 電圧レベル比較回路
５０ 選択回路1 Memory cell array 4 X decoder 5 Y decoder 6 Burn-in address scan circuit 7 Burn-in detection circuit 8 Controller 11 Ring oscillator 20 Counter TX
Claims (5)
レイと、このメモリセルアレイをアクセスするためのア
ドレス信号の取り込みを可能とするアドレス外部端子と
を含む半導体記憶装置において、外部からのバーンイン
開始指示を検出するバーンイン検出回路と、このバーン
イン検出回路の検出結果に基づいて、バーンイン時に上
記アドレス外部端子から与えられるアドレスに拘らずそ
の変化速度よりも速い速度でアドレススキャンを開始す
るバーンインアドレススキャン回路とを含むことを特徴
とする半導体記憶装置。Claim 1: In a semiconductor memory device including a memory cell array capable of storing information and an address external terminal capable of receiving an address signal for accessing this memory cell array, a burn-in start instruction is received from an external source. a burn-in detection circuit for detecting burn-in, and a burn-in address scan circuit for starting an address scan at a speed faster than the changing speed of the address, regardless of the address applied from the address external terminal during burn-in, based on the detection result of the burn-in detection circuit. A semiconductor memory device comprising:
のアドレスデコーダと、上記バーンイン検出回路の検出
結果に基づいて、上記アドレス外部端子から入力される
アドレス信号と、上記バーンインアドレススキャン回路
の出力信号とを択一的に上記アドレスデコーダに伝達す
るための選択回路とを含む請求項１記載の半導体記憶装
置。2. An address decoder for decoding the address signal and an address signal input from the address external terminal and an output signal of the burn-in address scan circuit based on a detection result of the burn-in detection circuit. 2. The semiconductor memory device according to claim 1, further comprising a selection circuit for selectively transmitting the address to said address decoder.
が含まれる半導体記憶装置で許容され得る最大アドレス
変化速度にほぼ等しくなるようにアドレススキャン速度
が設定されて成る請求項１又は２記載の半導体記憶装置
。3. The semiconductor memory device according to claim 1, wherein the address scan speed is set to be approximately equal to the maximum address change speed allowable in the semiconductor memory device including the burn-in address scan circuit.
レベルと、電源電圧供給用の外部端子を除く所定の外部
端子に与えられる電圧レベルとを比較する電圧レベル比
較回路を含み、その電圧レベル比較結果に基づいてバー
ンイン検出出力信号をアサートするように構成された請
求項１，２又は３記載の半導体記憶装置。4. The burn-in detection circuit includes a voltage level comparison circuit that compares a power supply voltage level with a voltage level applied to a predetermined external terminal other than an external terminal for power supply voltage supply, and the voltage level comparison result is 4. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is configured to assert a burn-in detection output signal based on.
は、出力論理反転形の複数の論理ゲートをリング状に結
合して成るリングオシレータと、このリングオシレータ
の出力を計数するカウンタとを含んで成る請求項１，２
，３又は４記載の半導体記憶装置。5. The burn-in address scan circuit includes a ring oscillator formed by connecting a plurality of logic gates of an output logic inversion type in a ring shape, and a counter that counts the output of the ring oscillator. ,2
, 3 or 4.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106753A JPH04313899A (en) | 1991-04-11 | 1991-04-11 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106753A JPH04313899A (en) | 1991-04-11 | 1991-04-11 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313899A true JPH04313899A (en) | 1992-11-05 |
Family
ID=14441675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3106753A Pending JPH04313899A (en) | 1991-04-11 | 1991-04-11 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04313899A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574194A (en) * | 1991-09-10 | 1993-03-26 | Nec Corp | Semiconductor memory device |
-
1991
- 1991-04-11 JP JP3106753A patent/JPH04313899A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574194A (en) * | 1991-09-10 | 1993-03-26 | Nec Corp | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001219 |