JPH0572995A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0572995A JPH0572995A JP23291891A JP23291891A JPH0572995A JP H0572995 A JPH0572995 A JP H0572995A JP 23291891 A JP23291891 A JP 23291891A JP 23291891 A JP23291891 A JP 23291891A JP H0572995 A JPH0572995 A JP H0572995A
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Abstract
(57)【要約】
【目的】本発明は、装置の大型化や複雑化を招くこと無
くスイッチングノイズを除去できる液晶表示装置を提供
することを目的とする。 【構成】画素電極にソ−スが接続れた薄膜トランジスタ
Ｔ11と、薄膜トランジスタＴ11を制御するゲ−ト線Ｇ1
及びデ−タ線Ｄ1 と、低電源電位ＶCSL に繋がったゲ−
ト線間に設けれたバスラインＢ1 と、バスラインＢ1 と
液晶層ＬＣ11との間に設けれた蓄積容量体ＣS11 と、共
通ドレインが蓄積容量体ＣS11 に接続され且つ抵抗体Ｒ
1 を介して高電源電位ＶCSH に接続され、共通ソ−スが
低電源電位ＶCSL に繋がれ、２つのゲ−トが各々バスラ
インＢ1 に隣接したゲ−ト線Ｇ1 ，Ｇ2 に接続されたバ
スラインＢ1 に設けられた並列接続の薄膜トランジスタ
Ｔ1a，Ｔ1bと、バスラインＢ1 に接続され且つ高電源電
位ＶCSH に繋がった抵抗体Ｒ1 とを備えたことを特徴と
する液晶表示装置。
くスイッチングノイズを除去できる液晶表示装置を提供
することを目的とする。 【構成】画素電極にソ−スが接続れた薄膜トランジスタ
Ｔ11と、薄膜トランジスタＴ11を制御するゲ−ト線Ｇ1
及びデ−タ線Ｄ1 と、低電源電位ＶCSL に繋がったゲ−
ト線間に設けれたバスラインＢ1 と、バスラインＢ1 と
液晶層ＬＣ11との間に設けれた蓄積容量体ＣS11 と、共
通ドレインが蓄積容量体ＣS11 に接続され且つ抵抗体Ｒ
1 を介して高電源電位ＶCSH に接続され、共通ソ−スが
低電源電位ＶCSL に繋がれ、２つのゲ−トが各々バスラ
インＢ1 に隣接したゲ−ト線Ｇ1 ，Ｇ2 に接続されたバ
スラインＢ1 に設けられた並列接続の薄膜トランジスタ
Ｔ1a，Ｔ1bと、バスラインＢ1 に接続され且つ高電源電
位ＶCSH に繋がった抵抗体Ｒ1 とを備えたことを特徴と
する液晶表示装置。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に係り、
特に薄膜トランジスタを用いたアクティブマトリックス
型液晶表示装置に関する。
特に薄膜トランジスタを用いたアクティブマトリックス
型液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は薄型・軽量であり、低電
圧駆動が可能で更にカラ―化も容易である等の特徴を有
し、近年、パ―ソナルコンピュ―タ，ワ―プロなどの表
示装置として利用されている。中でも各画素毎に、スイ
ッチング素子として薄膜トランジスタを設けたいわゆる
アクティブマトリックス型液晶表示装置は、多画素にし
てもコントラスト，レスポンス等の劣化がなく、更に、
中間調表示も可能であることから、フルカラ―テレビ
や、ＯＡ用の表示装置として最適な方式である。
圧駆動が可能で更にカラ―化も容易である等の特徴を有
し、近年、パ―ソナルコンピュ―タ，ワ―プロなどの表
示装置として利用されている。中でも各画素毎に、スイ
ッチング素子として薄膜トランジスタを設けたいわゆる
アクティブマトリックス型液晶表示装置は、多画素にし
てもコントラスト，レスポンス等の劣化がなく、更に、
中間調表示も可能であることから、フルカラ―テレビ
や、ＯＡ用の表示装置として最適な方式である。
【０００３】このアクティブマトリックス型液晶表示装
置は、２枚の平面ガラスからなる基板（アレイ基板，対
向基板）と、これら基板間に挟まれた液晶層とからなる
基本構成をとっている。一方のガラス基板、即ち、対向
基板上には、各画素に対応したカラ―フィルタ―配列
と、透明電極（対向電極）とが形成されており、アレイ
基板には、マトリックス状に配列された透明電極からな
る画素電極と、各画素電極にソ―ス電極が接続された薄
膜トランジスタが設けられている。薄膜トランジスタの
ゲ―ト電極は、Ｘ方向に設けられたゲ−ト線に接続さ
れ、ドレイン電極はゲ−ト線と直角方向に設けられたデ
―タ線に接続されている。
置は、２枚の平面ガラスからなる基板（アレイ基板，対
向基板）と、これら基板間に挟まれた液晶層とからなる
基本構成をとっている。一方のガラス基板、即ち、対向
基板上には、各画素に対応したカラ―フィルタ―配列
と、透明電極（対向電極）とが形成されており、アレイ
基板には、マトリックス状に配列された透明電極からな
る画素電極と、各画素電極にソ―ス電極が接続された薄
膜トランジスタが設けられている。薄膜トランジスタの
ゲ―ト電極は、Ｘ方向に設けられたゲ−ト線に接続さ
れ、ドレイン電極はゲ−ト線と直角方向に設けられたデ
―タ線に接続されている。
【０００４】このように構成された液晶表示装置では、
ゲ−ト線及びデ−タ線に線順次方式と呼ばれるタイミン
グで電気信号を印加することにより、各画素電極の表示
に対応した電圧を選択的に印加することができる。液晶
の配向は、即ち、光透過率は、対向電極と画素電極との
電位差で制御でき、これにより任意の表示が可能とな
る。詳細は、Ｔ．Ｐ．Ｂｒｏｄｙらの文献（ＩＥＥＥ
Ｔｖａｎｓ ｏｎ Ｅｌｅｃｔ．Ｄｅｕ．Ｖｏｌ ＥＤ
−２０，Ｎｏｖ．１９７３，ｐｐ．９９５−１００１）
に述べられている。
ゲ−ト線及びデ−タ線に線順次方式と呼ばれるタイミン
グで電気信号を印加することにより、各画素電極の表示
に対応した電圧を選択的に印加することができる。液晶
の配向は、即ち、光透過率は、対向電極と画素電極との
電位差で制御でき、これにより任意の表示が可能とな
る。詳細は、Ｔ．Ｐ．Ｂｒｏｄｙらの文献（ＩＥＥＥ
Ｔｖａｎｓ ｏｎ Ｅｌｅｃｔ．Ｄｅｕ．Ｖｏｌ ＥＤ
−２０，Ｎｏｖ．１９７３，ｐｐ．９９５−１００１）
に述べられている。
【０００５】しかしながら、このような液晶表示装置で
は、液晶層の寄生容量や薄膜トランジスタの寄生容量な
どが原因して、薄膜トランジスタがオン状態からオフ状
態及びオフ状態からオン状態に制御される際に、画素電
極電位に非線形なスイッチングノイズが重畳するため、
表示特性が劣化したり、直流成分により液晶層が劣化す
るという問題があった。
は、液晶層の寄生容量や薄膜トランジスタの寄生容量な
どが原因して、薄膜トランジスタがオン状態からオフ状
態及びオフ状態からオン状態に制御される際に、画素電
極電位に非線形なスイッチングノイズが重畳するため、
表示特性が劣化したり、直流成分により液晶層が劣化す
るという問題があった。
【０００６】このようなスイッチングノイズを除去する
方法として補償駆動法がある。図５（ａ）はこの方法を
実現するための液晶表示装置の要部構成を示す等価回路
図であり、図５（ｂ）は同液晶表示装置の印加電圧波形
である。なお、図中ＶCOM は対向電極電位を表してい
る。
方法として補償駆動法がある。図５（ａ）はこの方法を
実現するための液晶表示装置の要部構成を示す等価回路
図であり、図５（ｂ）は同液晶表示装置の印加電圧波形
である。なお、図中ＶCOM は対向電極電位を表してい
る。
【０００７】この液晶表示装置の特徴は、ゲ−ト線
Ｇ1 ，Ｇ2 ，…と液晶層ＬＣ11，ＬＣ21，…との間に補
償用キャパシタＣ11，Ｃ21，…を挿設し、ゲ−ト線
Ｇ1 ，Ｇ2 ，…にそれぞれ図４（ｂ）に示すようなゲ−
トパルス信号ＶG1，ＶG2，…を印加することにある。こ
の結果、所定の時間間隔でゲ−トパルス信号ＶG1，
ＶG2，…をそれぞれのゲ−ト線Ｇ1 ，Ｇ2 ，…に印加
し、薄膜トランジスタＴ12，Ｔ21，…を順位オンにする
と、例えば、蓄積容量体ＣS12 に接続された画素電極の
電位、つまり、画素電極電位ＶS は、ゲ−トパルス信号
ＶG2 の立ち下がり（ＶGSから−ＶE ）でいったん降下
するが、パルス信号ＶG1の立ち上がり（−ＶE から０）
の際に、その電圧が補償用キャパシタＣ12を介して印加
されるため、電位ＶS は上昇し所定のレベルに保持され
る。詳細は、Ｋ．Ｓｕｚｕｋｉらの文献（“Ｃｏｍｐｅ
ｎｓａｔｉｏｎ Ａｄｄｒｅｓｓｉｎｇ ｆｏｒ Ｓｗ
ｉｔｃｈｉｎｇＤｉｓｔｏｒｔｉｏｎ ｉｎ ａ−Ｓｉ
ＴＦＴ ＬＣＤ”，Ｐｒｏｃｅｅｃｈｉｎｇｓ ７＋ｈ
ＩＤＲＣ，ＰＰ１０７−１１０，Ｓｅｐｔ．１９８
７）に述べられている。
Ｇ1 ，Ｇ2 ，…と液晶層ＬＣ11，ＬＣ21，…との間に補
償用キャパシタＣ11，Ｃ21，…を挿設し、ゲ−ト線
Ｇ1 ，Ｇ2 ，…にそれぞれ図４（ｂ）に示すようなゲ−
トパルス信号ＶG1，ＶG2，…を印加することにある。こ
の結果、所定の時間間隔でゲ−トパルス信号ＶG1，
ＶG2，…をそれぞれのゲ−ト線Ｇ1 ，Ｇ2 ，…に印加
し、薄膜トランジスタＴ12，Ｔ21，…を順位オンにする
と、例えば、蓄積容量体ＣS12 に接続された画素電極の
電位、つまり、画素電極電位ＶS は、ゲ−トパルス信号
ＶG2 の立ち下がり（ＶGSから−ＶE ）でいったん降下
するが、パルス信号ＶG1の立ち上がり（−ＶE から０）
の際に、その電圧が補償用キャパシタＣ12を介して印加
されるため、電位ＶS は上昇し所定のレベルに保持され
る。詳細は、Ｋ．Ｓｕｚｕｋｉらの文献（“Ｃｏｍｐｅ
ｎｓａｔｉｏｎ Ａｄｄｒｅｓｓｉｎｇ ｆｏｒ Ｓｗ
ｉｔｃｈｉｎｇＤｉｓｔｏｒｔｉｏｎ ｉｎ ａ−Ｓｉ
ＴＦＴ ＬＣＤ”，Ｐｒｏｃｅｅｃｈｉｎｇｓ ７＋ｈ
ＩＤＲＣ，ＰＰ１０７−１１０，Ｓｅｐｔ．１９８
７）に述べられている。
【０００８】しかしながら、このような補償駆動法で
は、例えば、パルス信号ＶG1の立上がり（０からＶGS）
の際に、その電圧が補償用キャパシタＣ12を介して画素
電極電位ＶS にスイッチングノイズＮとして重畳され
る。このため、直流成分の除去が不十分になり液晶層の
信頼性が低下したり、液晶層に低周波のノイズが発生し
フリッカ−や焼付が生じるという問題があった。図６は
他の補償駆動法を説明するための液晶表示装置の要部構
成を示す等価回路図である。
は、例えば、パルス信号ＶG1の立上がり（０からＶGS）
の際に、その電圧が補償用キャパシタＣ12を介して画素
電極電位ＶS にスイッチングノイズＮとして重畳され
る。このため、直流成分の除去が不十分になり液晶層の
信頼性が低下したり、液晶層に低周波のノイズが発生し
フリッカ−や焼付が生じるという問題があった。図６は
他の補償駆動法を説明するための液晶表示装置の要部構
成を示す等価回路図である。
【０００９】この補償駆動法の特徴は、バスライン
Ｂ1 ，Ｂ2 ，…を設け、これらを介して蓄積容量体Ｃ
S11 ，ＣS12，…に補償用パルス信号を印加し、スイッ
チングノイズを相殺することにある。これら補償用キャ
パシタはゲ−ト線Ｇ1 ，Ｇ2 ，Ｇ3，…に接続されてい
ないので先の補償駆動法のようなスイッチングノイズＮ
は生じない。
Ｂ1 ，Ｂ2 ，…を設け、これらを介して蓄積容量体Ｃ
S11 ，ＣS12，…に補償用パルス信号を印加し、スイッ
チングノイズを相殺することにある。これら補償用キャ
パシタはゲ−ト線Ｇ1 ，Ｇ2 ，Ｇ3，…に接続されてい
ないので先の補償駆動法のようなスイッチングノイズＮ
は生じない。
【００１０】しかしながら、このような方法では、デ−
タ線Ｄ1 ，Ｄ2 ，Ｄ3 ，…の駆動用ＩＣ１０の出力端子
数は先の方法と変わらないが、ゲ−ト線Ｇ1 ，Ｇ2 ，Ｇ
3 ，…の駆動用ＩＣ１１の出力端子はバスラインＢ1 ，
Ｂ2 ，…の数だけ増加し、更にゲ−トパルスと補償パル
スの２種類の電圧を発生させなければならないため、端
子数の増大による駆動用ＩＣ１１のチップサイズの大型
化や複雑化，駆動用ＩＣ１１の実装工程の増加による信
頼性の低下，狭ピッチ化による接続技術の高度化などの
問題が生じる。
タ線Ｄ1 ，Ｄ2 ，Ｄ3 ，…の駆動用ＩＣ１０の出力端子
数は先の方法と変わらないが、ゲ−ト線Ｇ1 ，Ｇ2 ，Ｇ
3 ，…の駆動用ＩＣ１１の出力端子はバスラインＢ1 ，
Ｂ2 ，…の数だけ増加し、更にゲ−トパルスと補償パル
スの２種類の電圧を発生させなければならないため、端
子数の増大による駆動用ＩＣ１１のチップサイズの大型
化や複雑化，駆動用ＩＣ１１の実装工程の増加による信
頼性の低下，狭ピッチ化による接続技術の高度化などの
問題が生じる。
【００１１】
【発明が解決しようとする課題】上述の如く、従来の薄
膜トランジスタをスイッチング素子に用いた液晶表示装
置では、補償駆動法により、薄膜トランジスタの寄生容
量や液晶層の寄生容量に起因するスイッチングノイズを
除去する試みが行われていたが、直流成分の除去が不十
分だったり、ゲ−ト線の駆動用ＩＣの大型化や複雑化を
招いたり、信頼性が低下するという問題があった。
膜トランジスタをスイッチング素子に用いた液晶表示装
置では、補償駆動法により、薄膜トランジスタの寄生容
量や液晶層の寄生容量に起因するスイッチングノイズを
除去する試みが行われていたが、直流成分の除去が不十
分だったり、ゲ−ト線の駆動用ＩＣの大型化や複雑化を
招いたり、信頼性が低下するという問題があった。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、装置の大型化を招くこ
と無くスイッチングノイズを除去できる液晶表示装置を
提供することにある。
ので、その目的とするところは、装置の大型化を招くこ
と無くスイッチングノイズを除去できる液晶表示装置を
提供することにある。
【００１３】
【課題を解決するための手段】本発明の骨子は、ゲ−ト
パルス信号を利用した薄膜トランジスタからなる回路で
補償パルス信号を生成することにある。
パルス信号を利用した薄膜トランジスタからなる回路で
補償パルス信号を生成することにある。
【００１４】即ち、上記の目的を達成するために、本発
明の液晶表示装置は、マトリクス配列された画素電極の
電位により液晶の配向が制御される液晶層と、前記画素
電極にソ−スが接続されたスイッチング素子としての薄
膜トランジスタと、同一行の前記薄膜トランジスタのゲ
−トに接続されたゲ−ト線と、同一列の前記薄膜トラン
ジスタのドレインに接続されたデ―タ線と、ゲ−ト線間
に設けられ且つ低電位電源に繋がったバスラインと、こ
のバスラインと前記画素電極との間に設けられた蓄積容
量体と、前記バスラインに設けられ、共通ソ−スが前記
低電位電源に繋がれ、共通ドレインが前記蓄積容量体に
接続され、２つのゲ−トがそれぞれ前記バスラインに隣
接したゲ−ト線に接続された並列接続された薄膜トラン
ジスタと、一端がこの薄膜トランジスタの共通ドレイン
に接続され、他端が高電位電源に繋がった抵抗体とを備
えていることを特徴とする。
明の液晶表示装置は、マトリクス配列された画素電極の
電位により液晶の配向が制御される液晶層と、前記画素
電極にソ−スが接続されたスイッチング素子としての薄
膜トランジスタと、同一行の前記薄膜トランジスタのゲ
−トに接続されたゲ−ト線と、同一列の前記薄膜トラン
ジスタのドレインに接続されたデ―タ線と、ゲ−ト線間
に設けられ且つ低電位電源に繋がったバスラインと、こ
のバスラインと前記画素電極との間に設けられた蓄積容
量体と、前記バスラインに設けられ、共通ソ−スが前記
低電位電源に繋がれ、共通ドレインが前記蓄積容量体に
接続され、２つのゲ−トがそれぞれ前記バスラインに隣
接したゲ−ト線に接続された並列接続された薄膜トラン
ジスタと、一端がこの薄膜トランジスタの共通ドレイン
に接続され、他端が高電位電源に繋がった抵抗体とを備
えていることを特徴とする。
【００１５】
【作用】本発明の液晶表示装置では、並列接続された薄
膜トランジスタの２つのゲ−トをそれぞれ隣接したゲ−
ト線に接続しているので、ゲ−トパルス信号に同期して
共通ドレインの電位が変わる。この共通ドレインの電位
は高電位電源と低電位電源との電圧差で調整できる。
膜トランジスタの２つのゲ−トをそれぞれ隣接したゲ−
ト線に接続しているので、ゲ−トパルス信号に同期して
共通ドレインの電位が変わる。この共通ドレインの電位
は高電位電源と低電位電源との電圧差で調整できる。
【００１６】したがって、スイッチング素子としての薄
膜トランジスタのゲ−ト・ソ−ス間の寄生容量とに起因
する、ゲ−トパルス信号に同期して生じるスイッチング
ノイズは、高電位電源と低電位電源との電圧差を調整し
て上記共通ドレインの電位をスイッチングノイズを打ち
消すことができるレベルに設定すれば除去される。ま
た、ゲ−ト線間に接続される補償用キャパシタを用いて
いないので、これに起因するスイッチングノイズは発生
しない。
膜トランジスタのゲ−ト・ソ−ス間の寄生容量とに起因
する、ゲ−トパルス信号に同期して生じるスイッチング
ノイズは、高電位電源と低電位電源との電圧差を調整し
て上記共通ドレインの電位をスイッチングノイズを打ち
消すことができるレベルに設定すれば除去される。ま
た、ゲ−ト線間に接続される補償用キャパシタを用いて
いないので、これに起因するスイッチングノイズは発生
しない。
【００１７】更に、共通接続された薄膜トランジスタの
ゲ−トを制御する余分な配線や回路が不要なので、従来
のようにゲ−ト線の駆動用ＩＣの出力端子が増加して装
置が大型化したり、複雑化するという問題は生じない。
ゲ−トを制御する余分な配線や回路が不要なので、従来
のようにゲ−ト線の駆動用ＩＣの出力端子が増加して装
置が大型化したり、複雑化するという問題は生じない。
【００１８】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は本発明の一実施例に係る液晶表示装置の要部
構成を示す等価回路図である。
る。図１は本発明の一実施例に係る液晶表示装置の要部
構成を示す等価回路図である。
【００１９】この液晶表示装置は、大きく分けて、ゲ−
ト線ＧX とデ―タ線ＤX （X ＝１，２，…）との交点に
設けられたスイッチング素子としての薄膜トランジスタ
ＴXY（ＸＹ＝１１，１２，…）と蓄積容量体ＣSXY （Ｓ
ＸＹ＝Ｓ１１，Ｓ１２，…）と画素電極とからなる画素
と、この画素の画素電極の電位により液晶の配向（光透
過率）が制御される液晶層ＬＣXY（ＸＹ＝１１，１２，
…）と、画素電極の電位を補償するための補償パルス発
生回路ＰＧX （X ＝１，２，…）とからなる。なお、図
中、各液晶層ＬＣXYは対向電極電位ＶCOM に接続されて
いる。
ト線ＧX とデ―タ線ＤX （X ＝１，２，…）との交点に
設けられたスイッチング素子としての薄膜トランジスタ
ＴXY（ＸＹ＝１１，１２，…）と蓄積容量体ＣSXY （Ｓ
ＸＹ＝Ｓ１１，Ｓ１２，…）と画素電極とからなる画素
と、この画素の画素電極の電位により液晶の配向（光透
過率）が制御される液晶層ＬＣXY（ＸＹ＝１１，１２，
…）と、画素電極の電位を補償するための補償パルス発
生回路ＰＧX （X ＝１，２，…）とからなる。なお、図
中、各液晶層ＬＣXYは対向電極電位ＶCOM に接続されて
いる。
【００２０】補償パルス発生回路ＰＧ1 は、並列接続さ
れた薄膜トランジスタＴ1a，Ｔ1bと抵抗体Ｒ1 とで構成
されている。なお、抵抗体Ｒ1 の抵抗値は薄膜トランジ
スタＴ1a，Ｔ1bのオン抵抗値より十分大きいことが望ま
しい。
れた薄膜トランジスタＴ1a，Ｔ1bと抵抗体Ｒ1 とで構成
されている。なお、抵抗体Ｒ1 の抵抗値は薄膜トランジ
スタＴ1a，Ｔ1bのオン抵抗値より十分大きいことが望ま
しい。
【００２１】薄膜トランジスタＴ1a，Ｔ1bのゲ−トはそ
れぞれゲ−ト線Ｇ1 ，Ｇ2 に接続され、共通ソ−スは低
電源電位ＶCSL に接続され、共通ドレインはバスライン
Ｂ1を介して蓄積容量体ＣS11 ，ＣS12 ，…に接続され
ると共に、抵抗体Ｒ1 を介して高電源電位ＶCSH に接続
されている。
れぞれゲ−ト線Ｇ1 ，Ｇ2 に接続され、共通ソ−スは低
電源電位ＶCSL に接続され、共通ドレインはバスライン
Ｂ1を介して蓄積容量体ＣS11 ，ＣS12 ，…に接続され
ると共に、抵抗体Ｒ1 を介して高電源電位ＶCSH に接続
されている。
【００２２】他の補償パルス発生回路ＰＧX （Ｘ＝２，
３…）も同様に構成されている。なお、本実施例では、
スイッチング用及び補償パルス発生回路の薄膜トランジ
スタの活性層の材料並びに抵抗体の材料としてｎ+ アモ
ルファスシリコンを用いている。
３…）も同様に構成されている。なお、本実施例では、
スイッチング用及び補償パルス発生回路の薄膜トランジ
スタの活性層の材料並びに抵抗体の材料としてｎ+ アモ
ルファスシリコンを用いている。
【００２３】このように構成された液晶表示装置では、
以下に示すように高電源電位ＶCSH，低電位電源ＶCSL
を調整することで、スイッチングノイズを除去できる。
以下に示すように高電源電位ＶCSH，低電位電源ＶCSL
を調整することで、スイッチングノイズを除去できる。
【００２４】図２は液晶表示装置の印加電圧波形を示す
図である。ゲ−ト線Ｇ1 にはパルス振幅ΔＶ（＝ＶGH−
ＶGL），パルス幅ＴG ，パルス間隔ＴF のゲ−トパルス
信号ＶG1が印加されている。ここで、ＶGHは選択電位，
ＶGLは非選択電位である。ゲ−トパルス信号ＶG1の電位
が選択電位ＶGHになると、薄膜トランジスタＴ11がオン
になる。この結果、液晶層ＬＣ11の画素電極にはデ−タ
線Ｄ1 の電圧が印加されるので、その画素電極電位Ｖ
p11 はＶSLからＶSHに上がる。次いでゲ−トパルス信号
ＶG1の電位が選択電位ＶGHから非選択電位ＶGLに変わる
と、画素電極電位Ｖp11 にはスイッチングノイズΔＶp
が重畳される。このスイッチングノイズΔＶp は次式で
表される。 ΔＶp ＝ＣGS・ΔＶG ／（ＣS ＋ＣLC＋ＣGS） ここで、ＣGSは薄膜トランジスタＴ11のゲ−ト・ソ−ス
間の寄生容量，ＣS は蓄積容量体ＣS11 の容量，ＣLCは
液晶層ＬＣ11の容量である。
図である。ゲ−ト線Ｇ1 にはパルス振幅ΔＶ（＝ＶGH−
ＶGL），パルス幅ＴG ，パルス間隔ＴF のゲ−トパルス
信号ＶG1が印加されている。ここで、ＶGHは選択電位，
ＶGLは非選択電位である。ゲ−トパルス信号ＶG1の電位
が選択電位ＶGHになると、薄膜トランジスタＴ11がオン
になる。この結果、液晶層ＬＣ11の画素電極にはデ−タ
線Ｄ1 の電圧が印加されるので、その画素電極電位Ｖ
p11 はＶSLからＶSHに上がる。次いでゲ−トパルス信号
ＶG1の電位が選択電位ＶGHから非選択電位ＶGLに変わる
と、画素電極電位Ｖp11 にはスイッチングノイズΔＶp
が重畳される。このスイッチングノイズΔＶp は次式で
表される。 ΔＶp ＝ＣGS・ΔＶG ／（ＣS ＋ＣLC＋ＣGS） ここで、ＣGSは薄膜トランジスタＴ11のゲ−ト・ソ−ス
間の寄生容量，ＣS は蓄積容量体ＣS11 の容量，ＣLCは
液晶層ＬＣ11の容量である。
【００２５】一方、補償パルス発生回路ＰＧ1 もゲ−ト
線Ｇ1 に接続されているので、ゲ−トパルス信号ＶG1の
電位が選択電位ＶGHになると、薄膜トランジスタＴ1aが
オンになり、バスラインＢ1 の電位ＶCS1 は低電位電源
ＶCSL と等しくなる。したがって、蓄積容量体ＣS11 に
は低電位電源ＶCSL が印加される。そしてゲ−トパルス
信号ＶG1の電位が選択電位ＶGHから非選択電位ＶGLに変
わると、ゲ−ト線Ｇ2に選択電位ＶGHが印加されるので
薄膜トランジスタＴ1bがオンになる。このため、バスラ
インＢ1 の電位ＶCS1 は低電位電源ＶCSL のままで、蓄
積容量体ＣS11には低電位電源ＶCSL が印加される。こ
の後、パルス信号ＶG2が選択電位ＶGHから非選択電位Ｖ
GLに変わると、薄膜トランジスタＴ1a，Ｔ1bが伴にオフ
となるので、抵抗体Ｒ1 を介して高電位電源ＶCSH が蓄
積容量体ＣS11 に印加される。この結果、補償パルス発
生回路ＰＧ1 により、画素電極電位Ｖp11 には、次式で
表される補償パルス信号Ｖcpが印加される。 Ｖcp＝ＣS ・ＶZ ／（ＣS ＋ＣLC＋ＣGS） ここで、ＶZ ＝ＶCSH −ＶCSL である。したがって、Δ
Ｖp ＝Ｖcpであれば、スイッチングノイズを除去でき
る。
線Ｇ1 に接続されているので、ゲ−トパルス信号ＶG1の
電位が選択電位ＶGHになると、薄膜トランジスタＴ1aが
オンになり、バスラインＢ1 の電位ＶCS1 は低電位電源
ＶCSL と等しくなる。したがって、蓄積容量体ＣS11 に
は低電位電源ＶCSL が印加される。そしてゲ−トパルス
信号ＶG1の電位が選択電位ＶGHから非選択電位ＶGLに変
わると、ゲ−ト線Ｇ2に選択電位ＶGHが印加されるので
薄膜トランジスタＴ1bがオンになる。このため、バスラ
インＢ1 の電位ＶCS1 は低電位電源ＶCSL のままで、蓄
積容量体ＣS11には低電位電源ＶCSL が印加される。こ
の後、パルス信号ＶG2が選択電位ＶGHから非選択電位Ｖ
GLに変わると、薄膜トランジスタＴ1a，Ｔ1bが伴にオフ
となるので、抵抗体Ｒ1 を介して高電位電源ＶCSH が蓄
積容量体ＣS11 に印加される。この結果、補償パルス発
生回路ＰＧ1 により、画素電極電位Ｖp11 には、次式で
表される補償パルス信号Ｖcpが印加される。 Ｖcp＝ＣS ・ＶZ ／（ＣS ＋ＣLC＋ＣGS） ここで、ＶZ ＝ＶCSH −ＶCSL である。したがって、Δ
Ｖp ＝Ｖcpであれば、スイッチングノイズを除去でき
る。
【００２６】即ち、ＶZ ＝ＣGS・ΔＶG ／ＣS となるよ
うに、高電源電位ＶCSH ，低電位電源ＶCSL を設定すれ
ば良い。本実施利では、ＶCSH を６．０［Ｖ］、ＶCSL
を２．５［Ｖ］に設定し、対向電極電位ＶCOM を６．０
［Ｖ］、データ線ＤX には６［Ｖ］を中心とするフレー
ム毎に極性が反転する交流表示信号（最大振幅は５
［Ｖ］）を印加する。なお、本実施例では、従来のよう
にゲ−ト線に接続される補償用コンデンサを用いていな
いので、図４で示したようなスイッチングノイズＮは発
生しない。同様にして他の薄膜トランジスタＴXY（XY＝
１２，１３，…）のスイッチングノイズも除去される。
うに、高電源電位ＶCSH ，低電位電源ＶCSL を設定すれ
ば良い。本実施利では、ＶCSH を６．０［Ｖ］、ＶCSL
を２．５［Ｖ］に設定し、対向電極電位ＶCOM を６．０
［Ｖ］、データ線ＤX には６［Ｖ］を中心とするフレー
ム毎に極性が反転する交流表示信号（最大振幅は５
［Ｖ］）を印加する。なお、本実施例では、従来のよう
にゲ−ト線に接続される補償用コンデンサを用いていな
いので、図４で示したようなスイッチングノイズＮは発
生しない。同様にして他の薄膜トランジスタＴXY（XY＝
１２，１３，…）のスイッチングノイズも除去される。
【００２７】また、補償パルス発生回路ＰＧX の薄膜ト
ランジスタＴXa，ＴXb並びに抵抗体ＲX は、スイッチン
グ素子の薄膜トランジスタＴXYと同一のプロセスで形成
できるので、製造プロセス数が増加するという不都合は
生じない。
ランジスタＴXa，ＴXb並びに抵抗体ＲX は、スイッチン
グ素子の薄膜トランジスタＴXYと同一のプロセスで形成
できるので、製造プロセス数が増加するという不都合は
生じない。
【００２８】また、補償パルス発生回路ＰＧX の薄膜ト
ランジスタＴXa，ＴXbは、スイッチング素子の薄膜トラ
ンジスタＴXYと同一のパルス信号が印加されるので、そ
の信頼性は、薄膜トランジスタＴXYのそれと同程度であ
る。
ランジスタＴXa，ＴXbは、スイッチング素子の薄膜トラ
ンジスタＴXYと同一のパルス信号が印加されるので、そ
の信頼性は、薄膜トランジスタＴXYのそれと同程度であ
る。
【００２９】本発明者等は、ゲート線４８０本（デュー
ティ比１／５００）、ΔＶG ＝２６［Ｖ］の条件で、長
時間動作させても、薄膜トランジスタＴXa，ＴXbのしき
い値電圧の変動ΔＶTHは、非常に小さいことを確認し
た。例えば、７０℃，１０００時間の連続動作において
は、薄膜トランジスタＴXYのしきい値電圧のΔＶTH量は
４．０［Ｖ］であり、一方、薄膜トランジスタＴXa，Ｔ
Xbのそれは５．０［Ｖ］以下で、十分実用に耐えるもの
であることが分かった。
ティ比１／５００）、ΔＶG ＝２６［Ｖ］の条件で、長
時間動作させても、薄膜トランジスタＴXa，ＴXbのしき
い値電圧の変動ΔＶTHは、非常に小さいことを確認し
た。例えば、７０℃，１０００時間の連続動作において
は、薄膜トランジスタＴXYのしきい値電圧のΔＶTH量は
４．０［Ｖ］であり、一方、薄膜トランジスタＴXa，Ｔ
Xbのそれは５．０［Ｖ］以下で、十分実用に耐えるもの
であることが分かった。
【００３０】また、本実施例では、補償パルス信号の発
生に必要な信号を、外部からの多数のコントロ−ル信号
を与えずに、ゲ−トパルス信号のみで発生できるので、
従来のようにゲ−ト線の駆動用ＩＣの出力端子数の増大
による駆動用ＩＣのチップサイズの大型化や複雑化，駆
動用ＩＣの実装工程の増加による信頼性の低下，狭ピッ
チ化による接続技術の高度化などの問題は生じない。
生に必要な信号を、外部からの多数のコントロ−ル信号
を与えずに、ゲ−トパルス信号のみで発生できるので、
従来のようにゲ−ト線の駆動用ＩＣの出力端子数の増大
による駆動用ＩＣのチップサイズの大型化や複雑化，駆
動用ＩＣの実装工程の増加による信頼性の低下，狭ピッ
チ化による接続技術の高度化などの問題は生じない。
【００３１】以上述べたように、本実施例では、製造プ
ロセス数の増加を招くこと無く、しかも、外部から多数
のコントロール信号を与えずに、ゲートパルス信号のみ
で制御できる補償パルス発生回路でスイッチングノイズ
の除去でき、もって直流電圧による液晶層の信頼性の低
下や低周波のノイズによるフリッカ−，焼付を防止でき
る。
ロセス数の増加を招くこと無く、しかも、外部から多数
のコントロール信号を与えずに、ゲートパルス信号のみ
で制御できる補償パルス発生回路でスイッチングノイズ
の除去でき、もって直流電圧による液晶層の信頼性の低
下や低周波のノイズによるフリッカ−，焼付を防止でき
る。
【００３２】なお、本実施例では、抵抗体ＲX をｎ+ ア
モルファスシリコンで形成したが、他の材料、例えば、
ゲート配線材料，データ配線材料，透明電極材料，薄膜
トランジスタ等を用いても良い。ただし、この場合も、
抵抗体ＲX の抵抗値は、薄膜トランジスタＴXa，ＴXbの
オン抵抗値よりも十分高くしておくことが望ましい。こ
れは薄膜トランジスタＴXa，ＴXbがオンのときに、高電
源電位ＶCSH による低電源電位ＶCSL の電位上昇を抑制
する必要があるからである。
モルファスシリコンで形成したが、他の材料、例えば、
ゲート配線材料，データ配線材料，透明電極材料，薄膜
トランジスタ等を用いても良い。ただし、この場合も、
抵抗体ＲX の抵抗値は、薄膜トランジスタＴXa，ＴXbの
オン抵抗値よりも十分高くしておくことが望ましい。こ
れは薄膜トランジスタＴXa，ＴXbがオンのときに、高電
源電位ＶCSH による低電源電位ＶCSL の電位上昇を抑制
する必要があるからである。
【００３３】図３に抵抗体ＲX として薄膜トランジスタ
を用いた場合の液晶表示装置の要部構成図を示す。これ
は図１の液晶表示装置と異なる部分のみを示した図であ
る。これが図１の液晶表示装置と異なる点は、抵抗体Ｒ
1，Ｒ2 ，…をそれぞれ薄膜トランジスタＴＲ1 ，ＴＲ
2 ，…で置き換えたことである。ここで薄膜トランジス
タＴＲ1a，ＴＲ1b，…のオン抵抗が薄膜トランジスタＴ
Ｒ1 ，…のオン抵抗よりも十分小さくし、且つ高電位電
源の電圧ＶCSH を薄膜トランジスタＴＲ1 ，ＴＲ2 ，…
のしきい値電圧ＶTH分だけ高くしておけば、薄膜トラン
ジスタＴＲ1a，ＴＲ1b，…がオフのとき、バスラインＢ
1 ，Ｂ2 ，…にはＶCSH −ＶTHの電位が印加され、薄膜
トランジスタＴＲ1a，ＴＲ1b，…がオンのときには、バ
スラインＢ1 ，Ｂ2 ，…にＶＶCSL が印加されるため、
所望の動作を得ることができる。このような構成であれ
ば、全ての素子を同じプロセスの薄膜トランジスタで形
成でき、特別な工程を追加せず、且つ抵抗値の大小関係
もパタ−ン寸法で決められるため、歩留り高く製造する
ことができる。
を用いた場合の液晶表示装置の要部構成図を示す。これ
は図１の液晶表示装置と異なる部分のみを示した図であ
る。これが図１の液晶表示装置と異なる点は、抵抗体Ｒ
1，Ｒ2 ，…をそれぞれ薄膜トランジスタＴＲ1 ，ＴＲ
2 ，…で置き換えたことである。ここで薄膜トランジス
タＴＲ1a，ＴＲ1b，…のオン抵抗が薄膜トランジスタＴ
Ｒ1 ，…のオン抵抗よりも十分小さくし、且つ高電位電
源の電圧ＶCSH を薄膜トランジスタＴＲ1 ，ＴＲ2 ，…
のしきい値電圧ＶTH分だけ高くしておけば、薄膜トラン
ジスタＴＲ1a，ＴＲ1b，…がオフのとき、バスラインＢ
1 ，Ｂ2 ，…にはＶCSH −ＶTHの電位が印加され、薄膜
トランジスタＴＲ1a，ＴＲ1b，…がオンのときには、バ
スラインＢ1 ，Ｂ2 ，…にＶＶCSL が印加されるため、
所望の動作を得ることができる。このような構成であれ
ば、全ての素子を同じプロセスの薄膜トランジスタで形
成でき、特別な工程を追加せず、且つ抵抗値の大小関係
もパタ−ン寸法で決められるため、歩留り高く製造する
ことができる。
【００３４】図４は本発明の他の実施例に係る液晶表示
装置の要部構成を示す等価回路図である。なお、図１の
液晶表示装置と対応する部分には図１と同一符号を付
し、詳細な説明は省略する。本実施例の液晶表示装置が
先の実施例のそれと異なる点は、抵抗体に薄膜トランジ
スタを用いたことにある。
装置の要部構成を示す等価回路図である。なお、図１の
液晶表示装置と対応する部分には図１と同一符号を付
し、詳細な説明は省略する。本実施例の液晶表示装置が
先の実施例のそれと異なる点は、抵抗体に薄膜トランジ
スタを用いたことにある。
【００３５】並列接続された薄膜トランジスタＴ1a，Ｔ
1bの共通ドレインは、先の実施例と同様に蓄積容量体Ｃ
S1Y （Ｓ１Ｙ＝Ｓ１１，Ｓ１２，…）に接続されている
と共に、薄膜トランジスタＴ1eを介して高電源電位Ｖ
CSH に接続されている。一方、薄膜トランジスタＴ1a，
Ｔ1bの共通ソ−スは、低電源電位ＶCSL に接続されてい
る。
1bの共通ドレインは、先の実施例と同様に蓄積容量体Ｃ
S1Y （Ｓ１Ｙ＝Ｓ１１，Ｓ１２，…）に接続されている
と共に、薄膜トランジスタＴ1eを介して高電源電位Ｖ
CSH に接続されている。一方、薄膜トランジスタＴ1a，
Ｔ1bの共通ソ−スは、低電源電位ＶCSL に接続されてい
る。
【００３６】薄膜トランジスタＴ1eのゲ−トは、抵抗体
Ｒ1eを介して電源電位Ｖ1 に接続されていると共に、並
列接続された薄膜トランジスタＴ1c，Ｔ1dを介して電源
電位Ｖ2 に接続されている。なお、抵抗体Ｒ1eの抵抗値
は、薄膜トランジスタＴ1c，Ｔ1dのオン抵抗値より十分
高いことが望ましい。同様に他の並列接続された薄膜ト
ランジスタＴxa，Ｔxb（x ＝２，３，…）にも薄膜トラ
ンジスタからなる抵抗体が接続されている。
Ｒ1eを介して電源電位Ｖ1 に接続されていると共に、並
列接続された薄膜トランジスタＴ1c，Ｔ1dを介して電源
電位Ｖ2 に接続されている。なお、抵抗体Ｒ1eの抵抗値
は、薄膜トランジスタＴ1c，Ｔ1dのオン抵抗値より十分
高いことが望ましい。同様に他の並列接続された薄膜ト
ランジスタＴxa，Ｔxb（x ＝２，３，…）にも薄膜トラ
ンジスタからなる抵抗体が接続されている。
【００３７】また、高電源電位ＶCSH ，低電位電源Ｖ
CSL は、先の実施例の場合と同様に設定されている。本
実施例では、高電源電位ＶCSH ，低電位電源ＶCSL をそ
れぞれ６［Ｖ］，２．５［Ｖ］とし、ゲ−トパルス信号
の振幅を２６［Ｖ］，対向電極電位ＶCOM を６．０
［Ｖ］とし、ゲ−ト線の本数を４８０本とした。このよ
うに構成された液晶表示装置では、以下の如く電源電位
Ｖ1 ，Ｖ2 を設定することで、スイッチングノイズを除
去できる。
CSL は、先の実施例の場合と同様に設定されている。本
実施例では、高電源電位ＶCSH ，低電位電源ＶCSL をそ
れぞれ６［Ｖ］，２．５［Ｖ］とし、ゲ−トパルス信号
の振幅を２６［Ｖ］，対向電極電位ＶCOM を６．０
［Ｖ］とし、ゲ−ト線の本数を４８０本とした。このよ
うに構成された液晶表示装置では、以下の如く電源電位
Ｖ1 ，Ｖ2 を設定することで、スイッチングノイズを除
去できる。
【００３８】ゲ−ト線Ｇ1 （ゲ−ト線Ｇ2 ）に選択電位
が印加されると、薄膜トランジスタＴ1a（Ｔ1b），Ｔ1c
がオンになる。薄膜トランジスタＴ1cがオンになると、
薄膜トランジスタＴ1eのゲ−トに電源電位Ｖ2 が印加さ
れる。このとき、先の実施例のように、低電源電位CSL
だけを蓄積容量体ＣS11 に印加する必要がある。したが
って、薄膜トランジスタＴ1eがオンにならいように電源
電位Ｖ2 を設定する。
が印加されると、薄膜トランジスタＴ1a（Ｔ1b），Ｔ1c
がオンになる。薄膜トランジスタＴ1cがオンになると、
薄膜トランジスタＴ1eのゲ−トに電源電位Ｖ2 が印加さ
れる。このとき、先の実施例のように、低電源電位CSL
だけを蓄積容量体ＣS11 に印加する必要がある。したが
って、薄膜トランジスタＴ1eがオンにならいように電源
電位Ｖ2 を設定する。
【００３９】一方、ゲ−ト線Ｇ1 及びゲ−ト線Ｇ2 に非
選択電位が印加されると、薄膜トランジスタＴ1a，
Ｔ1b，Ｔ1c，Ｔ1dがオフとなる。この結果、抵抗体Ｒ1e
を介して電源電位Ｖ2 が薄膜トランジスタＴ1eのゲ−ト
に印加される。このとき、先の実施例のように、蓄積容
量体ＣS11 に高電源電位ＶCSH を印加する必要がある。
したがって、薄膜トランジスタＴ1eがオンになるように
電源電位Ｖ1 を設定する。
選択電位が印加されると、薄膜トランジスタＴ1a，
Ｔ1b，Ｔ1c，Ｔ1dがオフとなる。この結果、抵抗体Ｒ1e
を介して電源電位Ｖ2 が薄膜トランジスタＴ1eのゲ−ト
に印加される。このとき、先の実施例のように、蓄積容
量体ＣS11 に高電源電位ＶCSH を印加する必要がある。
したがって、薄膜トランジスタＴ1eがオンになるように
電源電位Ｖ1 を設定する。
【００４０】上記の如く電源電位Ｖ1 ，Ｖ2 を設定すれ
ば、ゲ−ト線Ｇ2 の電位が選択電位から非選択電位に変
わるときに、バスラインＢ1 を介して蓄積容量体ＣS11
に先の実施例と同じ補償パルス信号を印加できるので、
スイッチングノイズを除去できる。本実施例では電源電
位Ｖ1 を１２［Ｖ］，電源電位Ｖ2 を０．０［Ｖ］とし
た。
ば、ゲ−ト線Ｇ2 の電位が選択電位から非選択電位に変
わるときに、バスラインＢ1 を介して蓄積容量体ＣS11
に先の実施例と同じ補償パルス信号を印加できるので、
スイッチングノイズを除去できる。本実施例では電源電
位Ｖ1 を１２［Ｖ］，電源電位Ｖ2 を０．０［Ｖ］とし
た。
【００４１】更に、本実施例では、抵抗体として薄膜ト
ランジスタを用いたので補償パルス信号の立ち上がりや
立ち下がりを改善できる。これは薄膜トランジスタのオ
ン抵抗が小さいからである。
ランジスタを用いたので補償パルス信号の立ち上がりや
立ち下がりを改善できる。これは薄膜トランジスタのオ
ン抵抗が小さいからである。
【００４２】また、本実施例でも補償パルス発生回路の
薄膜トランジスタとスイッチング素子としての薄膜トラ
ンジスタとを同一のゲ−トパルス信号で駆動できるので
先の実施例と同様に実用上十分な信頼性を得ることがで
きる。
薄膜トランジスタとスイッチング素子としての薄膜トラ
ンジスタとを同一のゲ−トパルス信号で駆動できるので
先の実施例と同様に実用上十分な信頼性を得ることがで
きる。
【００４３】なお、薄膜トランジスタＴ1e，Ｔ2e，…
は、ほとんどの時間オン状態となるが、そのゲ−ト電圧
を１２［Ｖ］（＝Ｖ2 ），ソ−ス電圧（＝ＶCSH ）を
６．０［Ｖ］としてあるので、ゲ−ト・ソ−ス間電圧Ｖ
GSは１２−６．０＝６．０［Ｖ］と極めて低い値とな
る。しきい値電圧の変動量ΔＶTHは、ＶGS n （ｎ＝２〜
３）に比例するので、ゲ−ト・ソ−ス間電圧ＶGSが６．
０［Ｖ］の場合、膜トランジスタＴXYがオン状態のゲ−
ト電圧２５［Ｖ］に比べバイアス電圧が十分小さいた
め、長時間使用しても実用上問題は生じない。
は、ほとんどの時間オン状態となるが、そのゲ−ト電圧
を１２［Ｖ］（＝Ｖ2 ），ソ−ス電圧（＝ＶCSH ）を
６．０［Ｖ］としてあるので、ゲ−ト・ソ−ス間電圧Ｖ
GSは１２−６．０＝６．０［Ｖ］と極めて低い値とな
る。しきい値電圧の変動量ΔＶTHは、ＶGS n （ｎ＝２〜
３）に比例するので、ゲ−ト・ソ−ス間電圧ＶGSが６．
０［Ｖ］の場合、膜トランジスタＴXYがオン状態のゲ−
ト電圧２５［Ｖ］に比べバイアス電圧が十分小さいた
め、長時間使用しても実用上問題は生じない。
【００４４】本発明者等は、７０℃，１０００時間の動
作での薄膜トランジスタＴ1eのしきい値電圧の変動量Δ
ＶTHを調べたところ、その値は３．０［Ｖ］と低く、十
分な信頼性が得られることを確認した。
作での薄膜トランジスタＴ1eのしきい値電圧の変動量Δ
ＶTHを調べたところ、その値は３．０［Ｖ］と低く、十
分な信頼性が得られることを確認した。
【００４５】なお、動作の安定化を図るために、薄膜ト
ランジスタＴXeのゲ−トに接続された薄膜トランジスタ
ＴXC，ＴXDの共通ドレインと電源電位Ｖ1 又は電源電位
Ｖ2との間にキャパシタを設けても良い。
ランジスタＴXeのゲ−トに接続された薄膜トランジスタ
ＴXC，ＴXDの共通ドレインと電源電位Ｖ1 又は電源電位
Ｖ2との間にキャパシタを設けても良い。
【００４６】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、バスライン
Ｂ1 ，Ｂ2 ，…への補償パルスが２レベルの場合につい
て説明したが、本実施例は３レベル以上の多レベルの場
合にも適用できる。この場合、補償パルス発生回路を複
数個設ければよい。また、スイッチングノイズの補償パ
ルス信号以外の電気信号の発生も可能である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。
るものではない。例えば、上記実施例では、バスライン
Ｂ1 ，Ｂ2 ，…への補償パルスが２レベルの場合につい
て説明したが、本実施例は３レベル以上の多レベルの場
合にも適用できる。この場合、補償パルス発生回路を複
数個設ければよい。また、スイッチングノイズの補償パ
ルス信号以外の電気信号の発生も可能である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。
【００４７】
【発明の効果】以上詳述したように本発明によれば、装
置の複雑化や大型化を招くこと無く、液晶層の寄生容量
と蓄積容量体の容量とスイッチング素子としての薄膜ト
ランジスタのソ−ス・ドレイン間の寄生容量に起因する
スイッチングノイズを除去できるので、信頼性や表示性
能の高い液晶表示装置を得ることができる。
置の複雑化や大型化を招くこと無く、液晶層の寄生容量
と蓄積容量体の容量とスイッチング素子としての薄膜ト
ランジスタのソ−ス・ドレイン間の寄生容量に起因する
スイッチングノイズを除去できるので、信頼性や表示性
能の高い液晶表示装置を得ることができる。
【図１】本発明の一実施例に係る液晶表示装置の要部構
成を示す等価回路図。
成を示す等価回路図。
【図２】液晶表示装置の印加電圧波形を示す図。
【図３】抵抗体に代わりに薄膜トランジスタを用いた場
合の液晶表示装置の要部構成を示す等価回路図。
合の液晶表示装置の要部構成を示す等価回路図。
【図４】本発明の他の実施例に係る液晶表示装置の要部
構成を示す等価回路図。
構成を示す等価回路図。
【図５】従来の液晶表示装置の要部構成を示す等回路
図。
図。
【図６】従来の液晶表示装置の要部構成を示す等価回路
図。
図。
Ｔ1a，Ｔ1b，Ｔ1c，Ｔ1e，Ｔ11，Ｔ12，Ｔ21，Ｔ22…薄
膜トランジスタ、Ｒ1，Ｒ2 ，Ｒe1，Ｒe2…抵抗体、Ｃ
S11 ，ＣS12 ，ＣS21 ，ＣS22…蓄積容量体、ＬＣ11，
ＬＣ12，ＬＣ21，ＬＣ22…液晶層、ＶCOM …対向電極電
位、ＶCSH…高電源電位、ＶCSL …低電位電源、Ｖ1 ，
Ｖ2 …電源電位。
膜トランジスタ、Ｒ1，Ｒ2 ，Ｒe1，Ｒe2…抵抗体、Ｃ
S11 ，ＣS12 ，ＣS21 ，ＣS22…蓄積容量体、ＬＣ11，
ＬＣ12，ＬＣ21，ＬＣ22…液晶層、ＶCOM …対向電極電
位、ＶCSH…高電源電位、ＶCSL …低電位電源、Ｖ1 ，
Ｖ2 …電源電位。
Claims (1)
- 【請求項１】マトリクス配列された画素電極の電位によ
り液晶の配向が制御される液晶層と、 前記画素電極に
ソ−スが接続されたスイッチング素子としての薄膜トラ
ンジスタと、 同一行の前記薄膜トランジスタのゲ−トに接続されたゲ
−ト線と、 同一列の前記薄膜トランジスタのドレインに接続された
デ―タ線と、 ゲ−ト線間に設けられ且つ低電位電源に繋がったバスラ
インと、 このバスラインと前記画素電極との間に設けられた蓄積
容量体と、 前記バスラインに設けられ、共通ソ−スが前記低電位電
源に繋がれ、共通ドレインが前記蓄積容量体に接続さ
れ、２つのゲ−トがそれぞれ前記バスラインに隣接した
ゲ−ト線に接続された並列接続された薄膜トランジスタ
と、 一端がこの薄膜トランジスタの共通ドレインに接続さ
れ、他端が高電位電源に繋がった抵抗体とを有すること
を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23291891A JP3135627B2 (ja) | 1991-09-12 | 1991-09-12 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23291891A JP3135627B2 (ja) | 1991-09-12 | 1991-09-12 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572995A true JPH0572995A (ja) | 1993-03-26 |
| JP3135627B2 JP3135627B2 (ja) | 2001-02-19 |
Family
ID=16946881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23291891A Expired - Fee Related JP3135627B2 (ja) | 1991-09-12 | 1991-09-12 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135627B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144042A (en) * | 1998-06-25 | 2000-11-07 | Hyundai Electronics Industries Co., Ltd. | Polysilicon thin film transistor |
| US6191831B1 (en) | 1998-06-30 | 2001-02-20 | Hyundai Electronics Industries Co., Ltd. | LCD having a pair of TFTs in each unit pixel with a common source electrode |
| JP2006011392A (ja) * | 2004-05-21 | 2006-01-12 | Sanyo Electric Co Ltd | 表示装置 |
| JP2006011394A (ja) * | 2004-05-21 | 2006-01-12 | Sanyo Electric Co Ltd | 表示装置 |
| JP2006220947A (ja) * | 2005-02-10 | 2006-08-24 | Sharp Corp | アクティブマトリクス型の表示装置およびその走査側駆動回路 |
| US7646370B2 (en) | 2004-05-21 | 2010-01-12 | Sanyo Electric Co., Ltd. | Display device |
| US7652649B2 (en) * | 2005-06-15 | 2010-01-26 | Au Optronics Corporation | LCD device with improved optical performance |
| WO2016188036A1 (zh) * | 2015-05-26 | 2016-12-01 | 京东方科技集团股份有限公司 | 一种阵列基板及显示装置 |
-
1991
- 1991-09-12 JP JP23291891A patent/JP3135627B2/ja not_active Expired - Fee Related
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