JPH0572995A - 液晶表示装置 - Google Patents
液晶表示装置Info
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Abstract
くスイッチングノイズを除去できる液晶表示装置を提供
することを目的とする。 【構成】画素電極にソ−スが接続れた薄膜トランジスタ
T11と、薄膜トランジスタT11を制御するゲ−ト線G1
及びデ−タ線D1 と、低電源電位VCSL に繋がったゲ−
ト線間に設けれたバスラインB1 と、バスラインB1 と
液晶層LC11との間に設けれた蓄積容量体CS11 と、共
通ドレインが蓄積容量体CS11 に接続され且つ抵抗体R
1 を介して高電源電位VCSH に接続され、共通ソ−スが
低電源電位VCSL に繋がれ、2つのゲ−トが各々バスラ
インB1 に隣接したゲ−ト線G1 ,G2 に接続されたバ
スラインB1 に設けられた並列接続の薄膜トランジスタ
T1a,T1bと、バスラインB1 に接続され且つ高電源電
位VCSH に繋がった抵抗体R1 とを備えたことを特徴と
する液晶表示装置。
Description
特に薄膜トランジスタを用いたアクティブマトリックス
型液晶表示装置に関する。
圧駆動が可能で更にカラ―化も容易である等の特徴を有
し、近年、パ―ソナルコンピュ―タ,ワ―プロなどの表
示装置として利用されている。中でも各画素毎に、スイ
ッチング素子として薄膜トランジスタを設けたいわゆる
アクティブマトリックス型液晶表示装置は、多画素にし
てもコントラスト,レスポンス等の劣化がなく、更に、
中間調表示も可能であることから、フルカラ―テレビ
や、OA用の表示装置として最適な方式である。
置は、2枚の平面ガラスからなる基板(アレイ基板,対
向基板)と、これら基板間に挟まれた液晶層とからなる
基本構成をとっている。一方のガラス基板、即ち、対向
基板上には、各画素に対応したカラ―フィルタ―配列
と、透明電極(対向電極)とが形成されており、アレイ
基板には、マトリックス状に配列された透明電極からな
る画素電極と、各画素電極にソ―ス電極が接続された薄
膜トランジスタが設けられている。薄膜トランジスタの
ゲ―ト電極は、X方向に設けられたゲ−ト線に接続さ
れ、ドレイン電極はゲ−ト線と直角方向に設けられたデ
―タ線に接続されている。
ゲ−ト線及びデ−タ線に線順次方式と呼ばれるタイミン
グで電気信号を印加することにより、各画素電極の表示
に対応した電圧を選択的に印加することができる。液晶
の配向は、即ち、光透過率は、対向電極と画素電極との
電位差で制御でき、これにより任意の表示が可能とな
る。詳細は、T.P.Brodyらの文献(IEEE
Tvans on Elect.Deu.Vol ED
−20,Nov.1973,pp.995−1001)
に述べられている。
は、液晶層の寄生容量や薄膜トランジスタの寄生容量な
どが原因して、薄膜トランジスタがオン状態からオフ状
態及びオフ状態からオン状態に制御される際に、画素電
極電位に非線形なスイッチングノイズが重畳するため、
表示特性が劣化したり、直流成分により液晶層が劣化す
るという問題があった。
方法として補償駆動法がある。図5(a)はこの方法を
実現するための液晶表示装置の要部構成を示す等価回路
図であり、図5(b)は同液晶表示装置の印加電圧波形
である。なお、図中VCOM は対向電極電位を表してい
る。
G1 ,G2 ,…と液晶層LC11,LC21,…との間に補
償用キャパシタC11,C21,…を挿設し、ゲ−ト線
G1 ,G2 ,…にそれぞれ図4(b)に示すようなゲ−
トパルス信号VG1,VG2,…を印加することにある。こ
の結果、所定の時間間隔でゲ−トパルス信号VG1,
VG2,…をそれぞれのゲ−ト線G1 ,G2 ,…に印加
し、薄膜トランジスタT12,T21,…を順位オンにする
と、例えば、蓄積容量体CS12 に接続された画素電極の
電位、つまり、画素電極電位VS は、ゲ−トパルス信号
VG2 の立ち下がり(VGSから−VE )でいったん降下
するが、パルス信号VG1の立ち上がり(−VE から0)
の際に、その電圧が補償用キャパシタC12を介して印加
されるため、電位VS は上昇し所定のレベルに保持され
る。詳細は、K.Suzukiらの文献(“Compe
nsation Addressing for Sw
itchingDistortion in a−Si
TFT LCD”,Proceechings 7+h
IDRC,PP107−110,Sept.198
7)に述べられている。
は、例えば、パルス信号VG1の立上がり(0からVGS)
の際に、その電圧が補償用キャパシタC12を介して画素
電極電位VS にスイッチングノイズNとして重畳され
る。このため、直流成分の除去が不十分になり液晶層の
信頼性が低下したり、液晶層に低周波のノイズが発生し
フリッカ−や焼付が生じるという問題があった。図6は
他の補償駆動法を説明するための液晶表示装置の要部構
成を示す等価回路図である。
B1 ,B2 ,…を設け、これらを介して蓄積容量体C
S11 ,CS12,…に補償用パルス信号を印加し、スイッ
チングノイズを相殺することにある。これら補償用キャ
パシタはゲ−ト線G1 ,G2 ,G3,…に接続されてい
ないので先の補償駆動法のようなスイッチングノイズN
は生じない。
タ線D1 ,D2 ,D3 ,…の駆動用IC10の出力端子
数は先の方法と変わらないが、ゲ−ト線G1 ,G2 ,G
3 ,…の駆動用IC11の出力端子はバスラインB1 ,
B2 ,…の数だけ増加し、更にゲ−トパルスと補償パル
スの2種類の電圧を発生させなければならないため、端
子数の増大による駆動用IC11のチップサイズの大型
化や複雑化,駆動用IC11の実装工程の増加による信
頼性の低下,狭ピッチ化による接続技術の高度化などの
問題が生じる。
膜トランジスタをスイッチング素子に用いた液晶表示装
置では、補償駆動法により、薄膜トランジスタの寄生容
量や液晶層の寄生容量に起因するスイッチングノイズを
除去する試みが行われていたが、直流成分の除去が不十
分だったり、ゲ−ト線の駆動用ICの大型化や複雑化を
招いたり、信頼性が低下するという問題があった。
ので、その目的とするところは、装置の大型化を招くこ
と無くスイッチングノイズを除去できる液晶表示装置を
提供することにある。
パルス信号を利用した薄膜トランジスタからなる回路で
補償パルス信号を生成することにある。
明の液晶表示装置は、マトリクス配列された画素電極の
電位により液晶の配向が制御される液晶層と、前記画素
電極にソ−スが接続されたスイッチング素子としての薄
膜トランジスタと、同一行の前記薄膜トランジスタのゲ
−トに接続されたゲ−ト線と、同一列の前記薄膜トラン
ジスタのドレインに接続されたデ―タ線と、ゲ−ト線間
に設けられ且つ低電位電源に繋がったバスラインと、こ
のバスラインと前記画素電極との間に設けられた蓄積容
量体と、前記バスラインに設けられ、共通ソ−スが前記
低電位電源に繋がれ、共通ドレインが前記蓄積容量体に
接続され、2つのゲ−トがそれぞれ前記バスラインに隣
接したゲ−ト線に接続された並列接続された薄膜トラン
ジスタと、一端がこの薄膜トランジスタの共通ドレイン
に接続され、他端が高電位電源に繋がった抵抗体とを備
えていることを特徴とする。
膜トランジスタの2つのゲ−トをそれぞれ隣接したゲ−
ト線に接続しているので、ゲ−トパルス信号に同期して
共通ドレインの電位が変わる。この共通ドレインの電位
は高電位電源と低電位電源との電圧差で調整できる。
膜トランジスタのゲ−ト・ソ−ス間の寄生容量とに起因
する、ゲ−トパルス信号に同期して生じるスイッチング
ノイズは、高電位電源と低電位電源との電圧差を調整し
て上記共通ドレインの電位をスイッチングノイズを打ち
消すことができるレベルに設定すれば除去される。ま
た、ゲ−ト線間に接続される補償用キャパシタを用いて
いないので、これに起因するスイッチングノイズは発生
しない。
ゲ−トを制御する余分な配線や回路が不要なので、従来
のようにゲ−ト線の駆動用ICの出力端子が増加して装
置が大型化したり、複雑化するという問題は生じない。
る。図1は本発明の一実施例に係る液晶表示装置の要部
構成を示す等価回路図である。
ト線GX とデ―タ線DX (X =1,2,…)との交点に
設けられたスイッチング素子としての薄膜トランジスタ
TXY(XY=11,12,…)と蓄積容量体CSXY (S
XY=S11,S12,…)と画素電極とからなる画素
と、この画素の画素電極の電位により液晶の配向(光透
過率)が制御される液晶層LCXY(XY=11,12,
…)と、画素電極の電位を補償するための補償パルス発
生回路PGX (X =1,2,…)とからなる。なお、図
中、各液晶層LCXYは対向電極電位VCOM に接続されて
いる。
れた薄膜トランジスタT1a,T1bと抵抗体R1 とで構成
されている。なお、抵抗体R1 の抵抗値は薄膜トランジ
スタT1a,T1bのオン抵抗値より十分大きいことが望ま
しい。
れぞれゲ−ト線G1 ,G2 に接続され、共通ソ−スは低
電源電位VCSL に接続され、共通ドレインはバスライン
B1を介して蓄積容量体CS11 ,CS12 ,…に接続され
ると共に、抵抗体R1 を介して高電源電位VCSH に接続
されている。
3…)も同様に構成されている。なお、本実施例では、
スイッチング用及び補償パルス発生回路の薄膜トランジ
スタの活性層の材料並びに抵抗体の材料としてn+ アモ
ルファスシリコンを用いている。
以下に示すように高電源電位VCSH,低電位電源VCSL
を調整することで、スイッチングノイズを除去できる。
図である。ゲ−ト線G1 にはパルス振幅ΔV(=VGH−
VGL),パルス幅TG ,パルス間隔TF のゲ−トパルス
信号VG1が印加されている。ここで、VGHは選択電位,
VGLは非選択電位である。ゲ−トパルス信号VG1の電位
が選択電位VGHになると、薄膜トランジスタT11がオン
になる。この結果、液晶層LC11の画素電極にはデ−タ
線D1 の電圧が印加されるので、その画素電極電位V
p11 はVSLからVSHに上がる。次いでゲ−トパルス信号
VG1の電位が選択電位VGHから非選択電位VGLに変わる
と、画素電極電位Vp11 にはスイッチングノイズΔVp
が重畳される。このスイッチングノイズΔVp は次式で
表される。 ΔVp =CGS・ΔVG /(CS +CLC+CGS) ここで、CGSは薄膜トランジスタT11のゲ−ト・ソ−ス
間の寄生容量,CS は蓄積容量体CS11 の容量,CLCは
液晶層LC11の容量である。
線G1 に接続されているので、ゲ−トパルス信号VG1の
電位が選択電位VGHになると、薄膜トランジスタT1aが
オンになり、バスラインB1 の電位VCS1 は低電位電源
VCSL と等しくなる。したがって、蓄積容量体CS11 に
は低電位電源VCSL が印加される。そしてゲ−トパルス
信号VG1の電位が選択電位VGHから非選択電位VGLに変
わると、ゲ−ト線G2に選択電位VGHが印加されるので
薄膜トランジスタT1bがオンになる。このため、バスラ
インB1 の電位VCS1 は低電位電源VCSL のままで、蓄
積容量体CS11には低電位電源VCSL が印加される。こ
の後、パルス信号VG2が選択電位VGHから非選択電位V
GLに変わると、薄膜トランジスタT1a,T1bが伴にオフ
となるので、抵抗体R1 を介して高電位電源VCSH が蓄
積容量体CS11 に印加される。この結果、補償パルス発
生回路PG1 により、画素電極電位Vp11 には、次式で
表される補償パルス信号Vcpが印加される。 Vcp=CS ・VZ /(CS +CLC+CGS) ここで、VZ =VCSH −VCSL である。したがって、Δ
Vp =Vcpであれば、スイッチングノイズを除去でき
る。
うに、高電源電位VCSH ,低電位電源VCSL を設定すれ
ば良い。本実施利では、VCSH を6.0[V]、VCSL
を2.5[V]に設定し、対向電極電位VCOM を6.0
[V]、データ線DX には6[V]を中心とするフレー
ム毎に極性が反転する交流表示信号(最大振幅は5
[V])を印加する。なお、本実施例では、従来のよう
にゲ−ト線に接続される補償用コンデンサを用いていな
いので、図4で示したようなスイッチングノイズNは発
生しない。同様にして他の薄膜トランジスタTXY(XY=
12,13,…)のスイッチングノイズも除去される。
ランジスタTXa,TXb並びに抵抗体RX は、スイッチン
グ素子の薄膜トランジスタTXYと同一のプロセスで形成
できるので、製造プロセス数が増加するという不都合は
生じない。
ランジスタTXa,TXbは、スイッチング素子の薄膜トラ
ンジスタTXYと同一のパルス信号が印加されるので、そ
の信頼性は、薄膜トランジスタTXYのそれと同程度であ
る。
ティ比1/500)、ΔVG =26[V]の条件で、長
時間動作させても、薄膜トランジスタTXa,TXbのしき
い値電圧の変動ΔVTHは、非常に小さいことを確認し
た。例えば、70℃,1000時間の連続動作において
は、薄膜トランジスタTXYのしきい値電圧のΔVTH量は
4.0[V]であり、一方、薄膜トランジスタTXa,T
Xbのそれは5.0[V]以下で、十分実用に耐えるもの
であることが分かった。
生に必要な信号を、外部からの多数のコントロ−ル信号
を与えずに、ゲ−トパルス信号のみで発生できるので、
従来のようにゲ−ト線の駆動用ICの出力端子数の増大
による駆動用ICのチップサイズの大型化や複雑化,駆
動用ICの実装工程の増加による信頼性の低下,狭ピッ
チ化による接続技術の高度化などの問題は生じない。
ロセス数の増加を招くこと無く、しかも、外部から多数
のコントロール信号を与えずに、ゲートパルス信号のみ
で制御できる補償パルス発生回路でスイッチングノイズ
の除去でき、もって直流電圧による液晶層の信頼性の低
下や低周波のノイズによるフリッカ−,焼付を防止でき
る。
モルファスシリコンで形成したが、他の材料、例えば、
ゲート配線材料,データ配線材料,透明電極材料,薄膜
トランジスタ等を用いても良い。ただし、この場合も、
抵抗体RX の抵抗値は、薄膜トランジスタTXa,TXbの
オン抵抗値よりも十分高くしておくことが望ましい。こ
れは薄膜トランジスタTXa,TXbがオンのときに、高電
源電位VCSH による低電源電位VCSL の電位上昇を抑制
する必要があるからである。
を用いた場合の液晶表示装置の要部構成図を示す。これ
は図1の液晶表示装置と異なる部分のみを示した図であ
る。これが図1の液晶表示装置と異なる点は、抵抗体R
1,R2 ,…をそれぞれ薄膜トランジスタTR1 ,TR
2 ,…で置き換えたことである。ここで薄膜トランジス
タTR1a,TR1b,…のオン抵抗が薄膜トランジスタT
R1 ,…のオン抵抗よりも十分小さくし、且つ高電位電
源の電圧VCSH を薄膜トランジスタTR1 ,TR2 ,…
のしきい値電圧VTH分だけ高くしておけば、薄膜トラン
ジスタTR1a,TR1b,…がオフのとき、バスラインB
1 ,B2 ,…にはVCSH −VTHの電位が印加され、薄膜
トランジスタTR1a,TR1b,…がオンのときには、バ
スラインB1 ,B2 ,…にVVCSL が印加されるため、
所望の動作を得ることができる。このような構成であれ
ば、全ての素子を同じプロセスの薄膜トランジスタで形
成でき、特別な工程を追加せず、且つ抵抗値の大小関係
もパタ−ン寸法で決められるため、歩留り高く製造する
ことができる。
装置の要部構成を示す等価回路図である。なお、図1の
液晶表示装置と対応する部分には図1と同一符号を付
し、詳細な説明は省略する。本実施例の液晶表示装置が
先の実施例のそれと異なる点は、抵抗体に薄膜トランジ
スタを用いたことにある。
1bの共通ドレインは、先の実施例と同様に蓄積容量体C
S1Y (S1Y=S11,S12,…)に接続されている
と共に、薄膜トランジスタT1eを介して高電源電位V
CSH に接続されている。一方、薄膜トランジスタT1a,
T1bの共通ソ−スは、低電源電位VCSL に接続されてい
る。
R1eを介して電源電位V1 に接続されていると共に、並
列接続された薄膜トランジスタT1c,T1dを介して電源
電位V2 に接続されている。なお、抵抗体R1eの抵抗値
は、薄膜トランジスタT1c,T1dのオン抵抗値より十分
高いことが望ましい。同様に他の並列接続された薄膜ト
ランジスタTxa,Txb(x =2,3,…)にも薄膜トラ
ンジスタからなる抵抗体が接続されている。
CSL は、先の実施例の場合と同様に設定されている。本
実施例では、高電源電位VCSH ,低電位電源VCSL をそ
れぞれ6[V],2.5[V]とし、ゲ−トパルス信号
の振幅を26[V],対向電極電位VCOM を6.0
[V]とし、ゲ−ト線の本数を480本とした。このよ
うに構成された液晶表示装置では、以下の如く電源電位
V1 ,V2 を設定することで、スイッチングノイズを除
去できる。
が印加されると、薄膜トランジスタT1a(T1b),T1c
がオンになる。薄膜トランジスタT1cがオンになると、
薄膜トランジスタT1eのゲ−トに電源電位V2 が印加さ
れる。このとき、先の実施例のように、低電源電位CSL
だけを蓄積容量体CS11 に印加する必要がある。したが
って、薄膜トランジスタT1eがオンにならいように電源
電位V2 を設定する。
選択電位が印加されると、薄膜トランジスタT1a,
T1b,T1c,T1dがオフとなる。この結果、抵抗体R1e
を介して電源電位V2 が薄膜トランジスタT1eのゲ−ト
に印加される。このとき、先の実施例のように、蓄積容
量体CS11 に高電源電位VCSH を印加する必要がある。
したがって、薄膜トランジスタT1eがオンになるように
電源電位V1 を設定する。
ば、ゲ−ト線G2 の電位が選択電位から非選択電位に変
わるときに、バスラインB1 を介して蓄積容量体CS11
に先の実施例と同じ補償パルス信号を印加できるので、
スイッチングノイズを除去できる。本実施例では電源電
位V1 を12[V],電源電位V2 を0.0[V]とし
た。
ランジスタを用いたので補償パルス信号の立ち上がりや
立ち下がりを改善できる。これは薄膜トランジスタのオ
ン抵抗が小さいからである。
薄膜トランジスタとスイッチング素子としての薄膜トラ
ンジスタとを同一のゲ−トパルス信号で駆動できるので
先の実施例と同様に実用上十分な信頼性を得ることがで
きる。
は、ほとんどの時間オン状態となるが、そのゲ−ト電圧
を12[V](=V2 ),ソ−ス電圧(=VCSH )を
6.0[V]としてあるので、ゲ−ト・ソ−ス間電圧V
GSは12−6.0=6.0[V]と極めて低い値とな
る。しきい値電圧の変動量ΔVTHは、VGS n (n=2〜
3)に比例するので、ゲ−ト・ソ−ス間電圧VGSが6.
0[V]の場合、膜トランジスタTXYがオン状態のゲ−
ト電圧25[V]に比べバイアス電圧が十分小さいた
め、長時間使用しても実用上問題は生じない。
作での薄膜トランジスタT1eのしきい値電圧の変動量Δ
VTHを調べたところ、その値は3.0[V]と低く、十
分な信頼性が得られることを確認した。
ランジスタTXeのゲ−トに接続された薄膜トランジスタ
TXC,TXDの共通ドレインと電源電位V1 又は電源電位
V2との間にキャパシタを設けても良い。
るものではない。例えば、上記実施例では、バスライン
B1 ,B2 ,…への補償パルスが2レベルの場合につい
て説明したが、本実施例は3レベル以上の多レベルの場
合にも適用できる。この場合、補償パルス発生回路を複
数個設ければよい。また、スイッチングノイズの補償パ
ルス信号以外の電気信号の発生も可能である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。
置の複雑化や大型化を招くこと無く、液晶層の寄生容量
と蓄積容量体の容量とスイッチング素子としての薄膜ト
ランジスタのソ−ス・ドレイン間の寄生容量に起因する
スイッチングノイズを除去できるので、信頼性や表示性
能の高い液晶表示装置を得ることができる。
成を示す等価回路図。
合の液晶表示装置の要部構成を示す等価回路図。
構成を示す等価回路図。
図。
図。
膜トランジスタ、R1,R2 ,Re1,Re2…抵抗体、C
S11 ,CS12 ,CS21 ,CS22…蓄積容量体、LC11,
LC12,LC21,LC22…液晶層、VCOM …対向電極電
位、VCSH…高電源電位、VCSL …低電位電源、V1 ,
V2 …電源電位。
Claims (1)
- 【請求項1】マトリクス配列された画素電極の電位によ
り液晶の配向が制御される液晶層と、 前記画素電極に
ソ−スが接続されたスイッチング素子としての薄膜トラ
ンジスタと、 同一行の前記薄膜トランジスタのゲ−トに接続されたゲ
−ト線と、 同一列の前記薄膜トランジスタのドレインに接続された
デ―タ線と、 ゲ−ト線間に設けられ且つ低電位電源に繋がったバスラ
インと、 このバスラインと前記画素電極との間に設けられた蓄積
容量体と、 前記バスラインに設けられ、共通ソ−スが前記低電位電
源に繋がれ、共通ドレインが前記蓄積容量体に接続さ
れ、2つのゲ−トがそれぞれ前記バスラインに隣接した
ゲ−ト線に接続された並列接続された薄膜トランジスタ
と、 一端がこの薄膜トランジスタの共通ドレインに接続さ
れ、他端が高電位電源に繋がった抵抗体とを有すること
を特徴とする液晶表示装置。
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---|---|---|---|
JP23291891A JP3135627B2 (ja) | 1991-09-12 | 1991-09-12 | 液晶表示装置 |
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