JPH0572839A - Power source part for image forming device - Google Patents

Abstract

PURPOSE:To obtain a power source part for an image forming device, provided with the control function of power output so as to reduce the load of the main controller of an image forming device. CONSTITUTION:The power source part A for the image forming device, supplying plural power sources required for an image formation, is provided with a digital circuit for a microprocesser, a memory, a counting means capable of arbitrarily changing a setting time, etc., a system chip 1 integrating the analog circuit of a D/A converter, a comparator, etc., and a power control block 2 provided with plural power control circuits controlled with a signal from the system chip 1, forming plural power sources required for the image formation from a commercial power source, and outputting power.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は電子写真方式の画像形成
装置の電源部に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply section of an electrophotographic image forming apparatus.

【０００２】[0002]

【従来の技術】従来、電子写真方式の画像形成装置にお
いては、商用ＡＣ電源からスイッチングレギュレータ等
の安定化電源を用いて低圧直流電源に変換し、この直流
電源から画像形成プロセスに必要な高圧電源や光源用の
蛍光灯電源等を供給するための各別個の電源装置を用い
各部に供給している。2. Description of the Related Art Conventionally, in an electrophotographic image forming apparatus, a commercial AC power source is converted into a low voltage DC power source using a stabilizing power source such as a switching regulator, and this DC power source is used as a high voltage power source necessary for an image forming process. And a separate power supply device for supplying a fluorescent lamp power supply for a light source, etc.

【０００３】[0003]

【発明が解決しようとする課題】このため各電源出力の
制御には、画像形成装置の制御を行う制御手段（以下、
主制御装置という）が、シーケンスのタイミングを常に
監視して各電源出力のオン／オフ（以下ＯＮ／ＯＦＦと
記す）を行う必要があり主制御手段の制御動作は複雑な
ものとなっていた。Therefore, in order to control the output of each power source, control means for controlling the image forming apparatus (hereinafter, referred to as
The main control device) must constantly monitor the timing of the sequence to turn on / off each power supply output (hereinafter referred to as ON / OFF), and the control operation of the main control means is complicated.

【０００４】この発明は、上記従来技術の問題点を解消
するために成されたもので、画像形成装置の主制御装置
の負担を軽減できる電源出力の制御機能を備えた画像形
成装置の電源部を提供することを目的とするものであ
る。The present invention has been made to solve the above-mentioned problems of the prior art, and has a power supply unit of an image forming apparatus having a power output control function capable of reducing the load on the main controller of the image forming apparatus. It is intended to provide.

【０００５】[0005]

【課題を解決するための手段】このため、この発明に係
る画像形成装置の電源部は、画像形成に必要な複数の電
源を供給する画像形成装置の電源部であって、マイクロ
プロセッサ、メモリ、設定タイムを任意に変更できる計
時手段等のデジタル回路とＤ／Ａコンバータ、コンパレ
ータ等のアナログ回路とを集積したシステムチップ、お
よび前記システムチップからの信号により制御される複
数の電源制御回路を備え商用電源から画像形成に必要な
複数の電源を形成出力する電源制御ブロックとを備えた
ことを特徴とする構成によって、前記の目的を達成しよ
うとするものである。Therefore, the power supply unit of the image forming apparatus according to the present invention is a power supply unit of the image forming apparatus that supplies a plurality of power supplies necessary for image formation, and includes a microprocessor, a memory, Commercially equipped with a system chip that integrates a digital circuit such as a clocking unit that can arbitrarily change the set time and an analog circuit such as a D / A converter and a comparator, and a plurality of power supply control circuits controlled by signals from the system chip It is an object of the present invention to achieve the above object by a configuration including a power supply control block that forms and outputs a plurality of power supplies required for image formation from a power supply.

【０００６】[0006]

【作用】以上の構成により、システムチップは、集積し
たマイクロプロセッサ、メモリ、設定タイムを任意に変
更できる計時手段等のデジタル回路と、Ｄ／Ａコンバー
タ、コンパレータ等のアナログ回路とによって複数の電
源出力を制御するための信号を形成し、電源制御ブロッ
クはシステムチップからの信号により複数の電源制御回
路を動作させ商用電源から画像形成に必要な制御された
複数の電源を形成出力する。なおシステムチップに備え
ている設定タイムを任意に変更できる計時手段により、
上記出力制御でのタイミング制御が電源部自体で可能で
あり、画像形成装置の主制御装置の負担を軽減すること
ができる。With the above-described structure, the system chip has a plurality of power supply outputs by an integrated microprocessor, a memory, a digital circuit such as a clocking means capable of arbitrarily changing the set time, and an analog circuit such as a D / A converter and a comparator. The power supply control block operates a plurality of power supply control circuits in response to a signal from the system chip to form and output a plurality of controlled power supplies necessary for image formation from a commercial power supply. In addition, by the timekeeping means that can arbitrarily change the set time equipped in the system chip,
The timing control in the output control can be performed by the power supply unit itself, and the load on the main control device of the image forming apparatus can be reduced.

【０００７】[0007]

【実施例】以下、この発明に係る画像形成装置の電源部
を実施例により説明する。 （第１実施例）本発明の第１実施例を図１〜図５を参照
して説明する。図１は、第１実施例の電源部を備えた画
像形成装置の電気関係要部ブロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The power supply section of the image forming apparatus according to the present invention will be described below with reference to embodiments. (First Embodiment) A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of an electrical main part of an image forming apparatus including a power supply unit according to the first embodiment.

【０００８】Ａは第１実施例の電源部である。１３はＡ
Ｃプラグ、１はシステムチップであり、電源出力をコン
トロールする信号を電源制御ブロック２に出力する。電
源制御ブロック２には、蛍光灯１０を点灯する制御され
た出力および高圧出力端子ＰＮ３１，現像バイアス出力
端子ＰＮ３３，低圧出力端子ＰＮ３２を備えている。本
実施例では低圧出力の定格出力電圧は２４Ｖとなってい
る。２４は低圧出力の２４Ｖより５Ｖ出力を得るための
安定化電源回路である。A is a power supply unit of the first embodiment. 13 is A
C plug, 1 is a system chip, and outputs a signal for controlling power output to the power control block 2. The power supply control block 2 includes a controlled output for lighting the fluorescent lamp 10, a high voltage output terminal PN31, a developing bias output terminal PN33, and a low voltage output terminal PN32. In this embodiment, the rated output voltage of the low voltage output is 24V. Reference numeral 24 is a stabilized power supply circuit for obtaining a 5V output from the low voltage output of 24V.

【０００９】２０は本画像形成装置の制御を行う主制御
装置のメイン中央演算処理装置（ＣＰＵ）であり、シス
テムチップ１とは通信制御線２８で接続されている。メ
インＣＰＵ２０には記憶装置ＲＡＭ２１およびＲＯＭ２
２がアドレスデータバス２９により接続されている。２
５はモータ制御回路でありメインＣＰＵ２０のＰＯＵＴ
１端子の駆動信号によりメインモータＭ１を駆動する。
２６はソレノイド駆動回路でありメインＣＰＵ２０のＰ
ＯＵＴ２端子の駆動信号によりソレノイドＳＬ１を駆動
する。２７も同様にＰＯＵＴ３の駆動信号によりソレノ
イドＳＬ２を駆動する。２３は本画像形成装置の操作表
示部であり、メインＣＰＵ２０とは接続線３０により接
続されている。またメインＣＰＵ２０にはその他の出力
ポートと入力ポートを備えている。Reference numeral 20 denotes a main central processing unit (CPU) of a main control unit for controlling the image forming apparatus, which is connected to the system chip 1 by a communication control line 28. The main CPU 20 includes a storage device RAM 21 and a ROM 2
2 are connected by an address data bus 29. Two
Reference numeral 5 denotes a motor control circuit, which is POUT of the main CPU 20.
The main motor M1 is driven by a drive signal from one terminal.
Reference numeral 26 is a solenoid drive circuit, which is P of the main CPU 20.
The solenoid SL1 is driven by the drive signal from the OUT2 terminal. Similarly, 27 drives the solenoid SL2 by the drive signal of POUT3. An operation display unit 23 of the image forming apparatus is connected to the main CPU 20 by a connection line 30. Further, the main CPU 20 has other output ports and input ports.

【００１０】図２は、前記電源出力制御用のシステムチ
ップ１のブロック図である。システムチップ１は、マイ
クロコンピュータと周辺のメモリー，設定タイムを任意
に変更できる時計手段を構成するタイマー等のデジタル
回路と共に、デジタル／アナログ変換器（以下Ｄ／Ａコ
ンバータという），比較器（以下コンパレータという）
等のアナログ回路、さらにパルス幅変調（以下ＰＷＭと
いう）回路としてメインＰＷＭ回路１系統，サブＰＷＭ
回路３系統を同一チップ上に集積して形成されており、
複写機，プリンター等の画像形成装置のほとんどの電源
出力制御が本システムチップ１に集約されている。FIG. 2 is a block diagram of the system chip 1 for controlling the power supply output. The system chip 1 includes a digital circuit such as a microcomputer and a peripheral memory, a digital circuit such as a timer that constitutes a clock means capable of arbitrarily changing a set time, a digital / analog converter (hereinafter referred to as a D / A converter), a comparator (hereinafter referred to as a comparator). Say)
, Analog circuit such as pulse width modulation (hereinafter referred to as PWM) circuit, main PWM circuit 1 system, sub PWM
It is formed by integrating three circuits on the same chip.
Most of the power output control of image forming apparatuses such as copiers and printers is integrated in the system chip 1.

【００１１】システムチップ１の構成は、ＣＰＵコアを
中心にデータメモリー，プログラムメモリー，割り込み
制御，タイマー制御等を内蔵するマイクロプロセッサを
形成するＣＰＵコア部１０１と、リセット機能１０２，
プログラムの暴走を監視するためのウォッチドッグタイ
マー１０３，ＣＰＵの情報を基にデジタル・アナログ変
換を行うべきデータを格納する７ビット（ｂｉｔ）ラッ
チ１２１〜１２４，Ｄ／Ａ変換器１０４、またＤ／Ａ変
換器１０４とコンパレータ回路１０５と共に用いアナロ
グ／デジタル変換器として機能するＡ／Ｄコンバータ１
０６，Ｄ／Ａ変換器，Ａ／Ｄ変換ブロック等の各動作タ
イミングをつかさどるタイミングコントローラ１２５が
配置され、さらに複数のアナログ電圧値から選択してコ
ンパレータ１０５の一方の入力とするためのマルチプレ
クサ回路（ｍａｌｔｉｐｌｅｘｅｒ，ＭＰＸ回路）１０
８が内蔵されている。The system chip 1 is composed of a CPU core section 101 forming a microprocessor including a data memory, a program memory, an interrupt control, a timer control, etc. around a CPU core, a reset function 102,
A watchdog timer 103 for monitoring program runaway, 7-bit (bit) latches 121 to 124 for storing data to be digital-to-analog converted based on CPU information, a D / A converter 104, and a D / A converter. A / D converter 1 used together with A converter 104 and comparator circuit 105 to function as an analog / digital converter
06, a D / A converter, an A / D conversion block, and the like, a timing controller 125 that controls each operation timing is arranged, and a multiplexer circuit for selecting from a plurality of analog voltage values and using it as one input of the comparator 105 ( multiplexer, MPX circuit) 10
8 is built in.

【００１２】Ａ／Ｄ変換は、画像形成用の定着温度検出
用サーミスタ，画像濃度調整用のボリューム等の各種電
圧読取りのために用いる。Ｄ／Ａ変換器は前記Ａ／Ｄ変
換に用いると共に画像露光用の光源である蛍光灯調光制
御，高圧出力制御等のＰＷＭ幅変調回路のコンパレータ
の基準電圧として用いている。A / D conversion is used for reading various voltages such as a fixing temperature detecting thermistor for image formation and a volume for adjusting image density. The D / A converter is used for the A / D conversion and is also used as a reference voltage of a comparator of a PWM width modulation circuit for light control for fluorescent light, high voltage output control, etc., which is a light source for image exposure.

【００１３】現像用ＡＣバイアス駆動パルス発生器は、
ＣＰＵ内部クロックを分周した４種類のクロックソース
から選択された出力を４ビット分周器１１５に入力す
る。４ビット分周器１１５は入力されたクロック信号を
１／１６〜１６／１６（１６段階の選択が可能）に分周
した後、出力パルスをデューティ５０％とするために１
／２分周器１１４を用いている。前記４種類のクロック
ソースの選択および分周比の選択はＣＰＵコア部１内の
レジスタに値をセットすることにより可能であり、本実
施例においては発生パルスの周波数を６４段階に可変で
きる。The developing AC bias drive pulse generator is
An output selected from four types of clock sources obtained by dividing the CPU internal clock is input to the 4-bit frequency divider 115. The 4-bit frequency divider 115 divides the input clock signal into 1/16 to 16/16 (selectable in 16 steps), and then sets the output pulse to 1% in order to set the duty to 50%.
The 1/2 frequency divider 114 is used. The selection of the four types of clock sources and the selection of the division ratio can be made by setting a value in a register in the CPU core unit 1. In the present embodiment, the frequency of the generated pulse can be changed in 64 steps.

【００１４】ＰＷＭ幅変調回路１１０〜１１３は低圧電
源，高圧電源，蛍光灯調光，ＤＣバイアス出力等の制御
に用いるが、低圧電源の制御にはデジタル７ビット構成
のメインＰＷＭ回路１１０を使用し、他のＰＷＭ回路は
前記コンパレータ１０５の出力結果が直接ＰＷＭ出力と
なる構成となっているサブＰＷＭ回路１１１〜１１３を
使用する。また、メインＰＷＭ回路には、出力電圧異常
時のＰＷＭ出力瞬時シャットダウンを行うコンパレータ
１０９を持っており、出力電圧が所定の規定値を超える
とＰＷＭ出力はただちに遮断（以下ＯＦＦと記す）し回
路を保護すると共に装置としての安全性も高めている。The PWM width modulation circuits 110 to 113 are used for controlling the low voltage power source, the high voltage power source, the fluorescent lamp dimming, the DC bias output, etc. The low voltage power source is controlled by the main PWM circuit 110 having a digital 7-bit configuration. Other PWM circuits use the sub-PWM circuits 111 to 113 configured such that the output result of the comparator 105 directly becomes the PWM output. Further, the main PWM circuit has a comparator 109 that performs a PWM output instantaneous shutdown when the output voltage is abnormal, and when the output voltage exceeds a predetermined specified value, the PWM output is immediately cut off (hereinafter referred to as OFF). It protects and enhances the safety of the device.

【００１５】システムチップ１には、他に入出力ポート
として、各種センサー入力用のポートや、出力ポート、
そして表示用ＬＥＤドライブのための出力ポート１１９
などがある。In addition to the input / output ports of the system chip 1, various sensor input ports, output ports,
And an output port 119 for the LED drive for display
and so on.

【００１６】またシステムチップ１には、シリアル通信
用制御回路１１８を有しており、シリアル通信用の同期
クロック出力端子ＰＮ３４と、シリアル出力端子ＰＮ３
５と、シリアル入力端子ＰＮ３６を有している。シリア
ル通信のデータ長は８ビットであり、シリアル通信制御
回路１１８内には送受信兼用の８ビットシフトレジスタ
を備えている。Further, the system chip 1 has a serial communication control circuit 118, and a serial communication synchronous clock output terminal PN34 and a serial output terminal PN3.
5 and a serial input terminal PN36. The data length of serial communication is 8 bits, and the serial communication control circuit 118 includes an 8-bit shift register for both transmission and reception.

【００１７】シリアル通信の動作を説明すると、まず送
信するべきデータをシフトレジスタにセットして通信開
始を指示する。するとまず同期クロック出力端子ＰＮ３
４がＬ値（ＬＯＷ）になると同時に、シリアル出力端子
ＰＮ３５にシフトレジスタの最高位ビット（ＭＳＢ）の
１ビットを出力しシフトレジスタをＭＳＢ側に１ビット
シフトする。次に同期クロック出力端子ＰＮ３４がＨ値
（ＨＩＧＨ）になるときにシリアル入力端子ＰＮ３６の
値をシフトレジスタの最下位ビット（ＬＳＢ）の１ビッ
トにセットする。この動作を８回繰り返すことによりシ
フトレジスタには受信データの８ビットがセットされる
ことになり通信を完了する。また前記同期クロックの周
波数はＣＰＵの内部クロックを分周することにより得て
おり、この分周比は何段階かの選択が可能となってい
る。The operation of serial communication will be described. First, the data to be transmitted is set in the shift register, and an instruction to start communication is given. Then, first, the synchronous clock output terminal PN3
At the same time that 4 becomes the L value (LOW), 1 bit of the most significant bit (MSB) of the shift register is output to the serial output terminal PN35 and the shift register is shifted to the MSB side by 1 bit. Next, when the synchronous clock output terminal PN34 becomes the H value (HIGH), the value of the serial input terminal PN36 is set to 1 bit of the least significant bit (LSB) of the shift register. By repeating this operation 8 times, 8 bits of the received data are set in the shift register and the communication is completed. Further, the frequency of the synchronous clock is obtained by dividing the internal clock of the CPU, and the division ratio can be selected in several stages.

【００１８】マルチプレクサ１０８の入力は、前述のよ
うに定着温度検出用サーミスタ，濃度調整用ボリューム
等のＡ／Ｄ変換すべき信号の入力端子ＰＮ８〜ＰＮ１１
と、ＰＷＭ制御すべき低圧電源，高圧電源等の出力から
のフィードバック信号の入力端子ＰＮ１２，ＰＮ１３，
ＰＮ１５，ＰＮ１６が接続される。またラッチ１２１〜
１２４はＰＷＭ制御すべき出力の基準電圧に相当するデ
ジタルデータをＣＰＵコア部１から書き込み保持してい
る。なおラッチ１２１〜１２４の出力段は、タイミング
コントローラ１２５からの信号で保持内容を出力する３
ステート構成になっている。The input of the multiplexer 108 is input terminals PN8 to PN11 for signals to be A / D converted, such as a fixing temperature detecting thermistor and a density adjusting volume as described above.
And input terminals PN12, PN13 of the feedback signal from the output of the low-voltage power supply, the high-voltage power supply, etc. to be PWM-controlled,
PN15 and PN16 are connected. Also, the latches 121 to
Reference numeral 124 holds digital data corresponding to the reference voltage of the output to be PWM-controlled from the CPU core unit 1 by writing and holding. Note that the output stages of the latches 121 to 124 output the contents held by the signal from the timing controller 125.
It has a state configuration.

【００１９】Ａ／Ｄコンバータ１０６は最終変換結果を
保持するラッチ，変換途中のデータを保持するラッチお
よびコンパレート結果により変換データを更新するロジ
ック回路から構成される。最終結果のラッチは、ラッチ
１２１〜１２４と同様の構成でＣＰＵコア部１０１から
選択されることで、保持している内容をＣＰＵ側のデー
タバス上に送出する。The A / D converter 106 is composed of a latch for holding the final conversion result, a latch for holding the data in the middle of conversion, and a logic circuit for updating the conversion data according to the comparison result. The final result latch has the same configuration as that of the latches 121 to 124 and is selected from the CPU core unit 101 to send out the held contents to the data bus on the CPU side.

【００２０】次に、Ａ／Ｄ変換動作とＰＷＭ動作の全体
を詳述する。まずＣＰＵコア部１０１は、各ＰＷＭ出力
の制御値をラッチ１２１〜１２４に書き込み、またメイ
ンＰＷＭ１１０の動作に必要な各種データをメインＰＷ
Ｍ１１０内のレジスタに書き込む。さらにＡ／Ｄ変換す
べきアナグロ入力チャンネルデータをタイミングコント
ローラ１２５内のラッチに書き込む。Next, the entire A / D conversion operation and PWM operation will be described in detail. First, the CPU core unit 101 writes the control value of each PWM output in the latches 121 to 124, and also various data necessary for the operation of the main PWM 110 to the main PW.
Write to the register in M110. Further, the analog input channel data to be A / D converted is written in the latch in the timing controller 125.

【００２１】タイミングコントローラ１２５は、まずラ
ッチ１２１を選択してＤ／Ａコンバータ１０４にデータ
すなわちメインＰＷＭの制御値を出力し、Ｄ／Ａコンバ
ータ１０４は該データに基づいたアナログ電圧を発生
し、同時にマルチプレクサ１０８のメインＰＷＭ出力の
フィードバック信号入力端子ＰＮ１２を選択する。Ｄ／
Ａコンバータ１０４の出力はコンパレータ１０５の一方
の入力端に入力する。またマルチプレクサ１０８の出力
はコンパレータ１０５のもう一方の入力端に入力され
る。The timing controller 125 first selects the latch 121 and outputs the data, that is, the control value of the main PWM to the D / A converter 104, and the D / A converter 104 generates an analog voltage based on the data, and at the same time. The feedback signal input terminal PN12 of the main PWM output of the multiplexer 108 is selected. D /
The output of the A converter 104 is input to one input terminal of the comparator 105. The output of the multiplexer 108 is input to the other input terminal of the comparator 105.

【００２２】コンパレータ１０５は、両入力を比較して
マルチプレクサ１０８側の入力電圧がＤ／Ａコンバータ
１０４側の入力電圧より高い場合はＨ値（ｈｉｇｈ）
を、低い場合はＬ値（ｌｏｗ）を出力する。コンパレー
タ１０５の出力は１ビット×５構成のレジスタ（ラッ
チ）１０７に入力される。タイミングコントローラ１２
５はコンパレータ１０５の出力が充分に安定する時間の
遅れ（ディレイ）の後メインＰＷＭに相当するラッチ１
０７の１ビットを選択してコンパレート結果をラッチす
る。The comparator 105 compares the both inputs, and when the input voltage on the multiplexer 108 side is higher than the input voltage on the D / A converter 104 side, an H value (high).
If it is low, the L value (low) is output. The output of the comparator 105 is input to a register (latch) 107 of 1 bit × 5 configuration. Timing controller 12
Reference numeral 5 is a latch 1 corresponding to the main PWM after a delay of time in which the output of the comparator 105 is sufficiently stabilized.
One bit of 07 is selected and the comparison result is latched.

【００２３】次に、タイミングコントローラ１２５はラ
ッチ１２２を選択してＤ／Ａコンバータ１０４にデータ
を出力し、同時にマルチプレクサ１０８のサブＰＷＭ１
の出力に対応するフィードバック信号入力端子ＰＮ１３
を選択しＤ／Ａコンバータ１０４の出力とマルチプレク
サ１０８の出力をコンパレータ１０５に入力する。タイ
ミングコントローラ１２５は前述と同様にコンパレータ
１０５の出力が充分に安定する時間のディレイの後、サ
ブＰＷＭ１出力に相当するレジスタ１０７の１ビットを
選択し、コンパレート結果をラッチする。Next, the timing controller 125 selects the latch 122 and outputs the data to the D / A converter 104, and at the same time, the sub PWM1 of the multiplexer 108 is output.
Signal input terminal PN13 corresponding to the output of
Is selected and the output of the D / A converter 104 and the output of the multiplexer 108 are input to the comparator 105. As described above, the timing controller 125 delays the output of the comparator 105 sufficiently stable and then selects one bit of the register 107 corresponding to the sub PWM1 output and latches the comparison result.

【００２４】次に、メインＰＷＭに対して前記説明と同
様の動作を行い、その次にサブＰＷＭ２出力に対して前
記説明と同様の動作を行う。以下、メインＰＷＭ，サブ
ＰＷＭ３と同様の動作が繰り返される。これはメインＰ
ＷＭ出力に対するコンパレート動作が他のサブＰＷＭ出
力に対するコンパレート動作より高速を要求されるから
である。Next, the same operation as described above is performed for the main PWM, and then the same operation as described above is performed for the sub PWM2 output. Hereinafter, operations similar to those of the main PWM and the sub PWM 3 are repeated. This is the main P
This is because the comparator operation for the WM output is required to have a higher speed than the comparator operation for the other sub PWM outputs.

【００２５】次に、メインＰＷＭの動作を行い、次にＡ
／Ｄ変換に対する動作を行う。Ａ／Ｄ変換用の入力端子
はＰＮ８〜ＰＮ１１の４入力があり、どの入力を選択す
るかはＣＰＵコア部１０１によりマルチプレクサ１０８
の入力を切り換えて行われる。すなわちＡ／Ｄ変換用の
入力端子のみではなく、メインＰＷＭ，サブＰＷＭに対
応するフィードバック信号も選択できることになる。Next, the main PWM operation is performed, and then A
Performs operation for / D conversion. The input terminal for A / D conversion has four inputs PN8 to PN11. Which input is selected is determined by the CPU core unit 101 by the multiplexer 108.
Is performed by switching the input of. That is, not only the input terminal for A / D conversion but also the feedback signal corresponding to the main PWM and the sub PWM can be selected.

【００２６】以上説明のように、一巡の動作は繰り返し
行われることになる。即ち、メインＰＷＭ→サブＰＷＭ
１→メインＰＷＭ→サブＰＷＭ２→メインＰＷＭ→サブ
ＰＷＭ３→メインＰＷＭ→Ａ／Ｄ変換を１サイクルとし
てこれを順次繰り返す。As described above, one cycle of operation is repeated. That is, main PWM → sub PWM
1-> Main PWM-> Sub PWM2-> Main PWM-> Sub PWM3-> Main PWM-> A / D conversion is made into one cycle, and this is repeated sequentially.

【００２７】次に、Ａ／Ｄ変換の動作を説明する。Ａ／
Ｄコンバータ１０６には前述のような変換途中のデータ
を保持するラッチがあるが、ロジック回路により初期値
として１００００００Ｂ（Ｂは２進数を示す）がラッチ
されている。タイミングコントローラ１２５からの選択
信号で該選択されたラッチ内容がＤ／Ａコンバータ１０
４へ出力される。そして、Ｄ／Ａコンバータ１０４から
の出力はコンパレータ１０５の一方の入力端子へ入力さ
れ、コンパレータ１０５のもう一方の入力端子にはＡ／
Ｄ変換すべきアナログ入力が選択されるようマルチプレ
クサ１０８を駆動して入力される。Next, the operation of A / D conversion will be described. A /
The D converter 106 has a latch for holding the data in the process of conversion as described above, but the logic circuit latches 1000000B (B represents a binary number) as an initial value. The contents of the latch selected by the selection signal from the timing controller 125 are transferred to the D / A converter 10.
4 is output. The output from the D / A converter 104 is input to one input terminal of the comparator 105, and the other input terminal of the comparator 105 receives A / A.
The multiplexer 108 is driven and input so that the analog input to be D-converted is selected.

【００２８】上記のコンパレート結果により、１０００
０００Ｂよりアナログ入力が大きければ１１０００００
Ｂ、小さければ０１０００００ＢというデータをＡ／Ｄ
コンバータ１０６は生成して、Ａ／Ｄコンバータ１０６
内の変換途中データを保持するラッチに格納する。さら
に次のサイクルで同様にアナログ入力がＸ１０００００
Ｂ（Ｘは０または１を示す）より大ならばＸ１１０００
０Ｂ、小ならばＸ０１００００ＢというデータをＡ／Ｄ
コンバータ１０６は生成し、変換途中データとしてラッ
チに格納する。From the above comparison results, 1000
1100000 if analog input is larger than 000B
B, if it is smaller, the data of 0100000B is A / D
The converter 106 generates the A / D converter 106.
Stored in the latch that holds the data being converted during conversion. Similarly, in the next cycle, the analog input becomes X100000.
X11000 if larger than B (X represents 0 or 1)
0B, if small, X010000B data is A / D
The converter 106 generates the data and stores it in the latch as data in the middle of conversion.

【００２９】上記のように順次各ビットを確実にしてゆ
き最後のサイクルでＸＸＸＸＸＸ１ＢまたはＸＸＸＸＸ
Ｘ０ＢをＡ／Ｄ変換結果用レジスタに格納すると同時に
１００００００Ｂを変換途中ラッチに格納する。ＣＰＵ
コア部１０１はＡ／Ｄ変換結果用レジスタを選択するこ
とでＡ／Ｄ変換値を読み出せる。As described above, each bit is sequentially secured, and in the last cycle, XXXXXX1B or XXXXXX.
X0B is stored in the A / D conversion result register, and at the same time, 1000000B is stored in the conversion in-progress latch. CPU
The core unit 101 can read the A / D conversion value by selecting the A / D conversion result register.

【００３０】すなわちＡ／Ｄ変換動作は常時行われてお
り変換結果レジスタは常に最新の変換結果を保持してい
る。That is, the A / D conversion operation is always performed, and the conversion result register always holds the latest conversion result.

【００３１】図３は、電源制御ブロックの構成図であ
る。ＡＣプラグ１３より供給されるＡＣ電源は、整流回
路１２によって直流に変換されメイントランスＴ１の１
次側巻き線Ｎ１に接続される。１次側巻き線Ｎ１の他端
は電源駆動回路３により駆動されて、２次側巻き線Ｎ２
〜Ｎ５にそれぞれの巻き線比に応じた電圧を発生する。FIG. 3 is a block diagram of the power supply control block. The AC power supplied from the AC plug 13 is converted into direct current by the rectifier circuit 12, and the main transformer T 1
It is connected to the secondary winding N1. The other end of the primary winding N1 is driven by the power supply drive circuit 3 to drive the secondary winding N2.
Voltages corresponding to the respective winding ratios are generated at N5.

【００３２】電源駆動回路３は、システムチップ１の端
子ＰＮ２８すなわちメインＰＷＭ出力が接続されてお
り、このＰＷＭ信号により駆動制御が行われる。また電
源駆動回路３には電源異常検知手段を有しており、その
電源異常検知信号出力がシステムチップ１の端子ＰＮ１
８に接続されている。The power supply drive circuit 3 is connected to the terminal PN28 of the system chip 1, that is, the main PWM output, and drive control is performed by this PWM signal. Further, the power supply drive circuit 3 has a power supply abnormality detection means, and the power supply abnormality detection signal output is the terminal PN1 of the system chip 1.
8 is connected.

【００３３】メイントランスＴ１の２次側巻き線Ｎ２
は、蛍光灯点灯用であり蛍光灯制御回路４に接続され
る。蛍光灯制御回路４は、システムチップ１の端子ＰＮ
２７すなわちサブＰＷＭ３の出力により駆動制御される
蛍光灯９の点灯，消灯および点灯電圧の制御を行ってい
る。蛍光灯９の近傍に配置された光量検出素子１０の出
力はシステムチップ１の端子ＰＮ１６、すなわちサブＰ
ＷＭ３の出力に対応するマルチプレクサ１０８の入力端
子に接続されている。Secondary winding N2 of main transformer T1
Is for lighting a fluorescent lamp and is connected to the fluorescent lamp control circuit 4. The fluorescent lamp control circuit 4 is connected to the terminal PN of the system chip 1.
27, that is, the fluorescent lamp 9 that is driven and controlled by the output of the sub PWM 3 is turned on and off, and the lighting voltage is controlled. The output of the light amount detecting element 10 arranged near the fluorescent lamp 9 is the terminal PN16 of the system chip 1, that is, the sub-P.
It is connected to the input terminal of the multiplexer 108 corresponding to the output of WM3.

【００３４】メイントランスＴ１の２次巻き線Ｎ３は、
高圧出力用であり、高圧出力制御回路５に接続される。
高圧出力制御回路５は、システムチップ１の端子ＰＮ２
６すなわちサブＰＷＭ２の出力により駆動制御され、本
実施例画像形成装置の画像形成に必要な高圧電圧を端子
ＰＮ３１より供給する。高圧出力制御回路５には高圧出
力検出機能を有しており、この出力はシステムチップ１
の端子ＰＮ１５、すなわちサブＰＷＭ２の出力に対応す
るマチルプレクサ１０８の入力端子に接続されている。The secondary winding N3 of the main transformer T1 is
It is for high voltage output and is connected to the high voltage output control circuit 5.
The high voltage output control circuit 5 is connected to the terminal PN2 of the system chip 1.
6, that is, the drive control is performed by the output of the sub PWM 2, and the high voltage required for image formation of the image forming apparatus of this embodiment is supplied from the terminal PN31. The high voltage output control circuit 5 has a high voltage output detection function, and this output is the system chip 1
Is connected to the input terminal PN15 of the multi-plexer 108 corresponding to the output of the sub PWM2.

【００３５】メイントランスＴ１の２次巻き線Ｎ４は、
低圧出力用であり低圧出力整流回路６で整流され、端子
ＰＮ３２より本装置の各部の負荷に供給される。低圧出
力整流回路６は、低圧出力検出機能を有しており、この
出力はシステムチップ１の端子ＰＮ１２すなわちメイン
ＰＷＭの出力に対応するマチルプレクサ１０８の入力端
子に接続されている。The secondary winding N4 of the main transformer T1 is
It is for low-voltage output and is rectified by the low-voltage output rectifier circuit 6 and supplied to the load of each part of this device from the terminal PN32. The low-voltage output rectifier circuit 6 has a low-voltage output detection function, and this output is connected to the terminal PN12 of the system chip 1, that is, the input terminal of the multi-plexer 108 corresponding to the output of the main PWM.

【００３６】メイントランスＴ１の２次巻き線Ｎ５は、
現像ＤＣバイアス用の出力でありＤＣバイアス制御回路
７に接続される。ＤＣバイアス制御回路７はシステムチ
ップ１の端子ＰＮ２５、即ちサブＰＷＭ１出力により駆
動制御されて、所定の現像ＤＣバイアスを供給する。The secondary winding N5 of the main transformer T1 is
It is an output for developing DC bias and is connected to the DC bias control circuit 7. The DC bias control circuit 7 is driven and controlled by the terminal PN25 of the system chip 1, that is, the sub PWM1 output, and supplies a predetermined developing DC bias.

【００３７】ＤＣバイアス制御回路７には現像ＤＣバイ
アス出力検出機能を有しており、この出力はシステムチ
ップ１の端子ＰＮ１３、即ちサブＰＷＭ１の出力に対応
するマルチプレクサ１０８の入力端子に接続されてい
る。ＤＣバイアス制御回路７の出力は現像バイアストラ
ンスＴ２の２次巻き線Ｎ６に接続されている。The DC bias control circuit 7 has a developing DC bias output detection function, and this output is connected to the terminal PN13 of the system chip 1, that is, the input terminal of the multiplexer 108 corresponding to the output of the sub PWM1. .. The output of the DC bias control circuit 7 is connected to the secondary winding N6 of the developing bias transformer T2.

【００３８】８はＡＣバイアス出力駆動回路であり、シ
ステムチップ１の端子ＰＮ２４、即ちＡＣバイアス駆動
パルス発生器の出力により制御され、現像バイアストラ
ンスＴ２の１次巻き線Ｎ７を駆動する。An AC bias output drive circuit 8 is controlled by the terminal PN24 of the system chip 1, that is, the output of the AC bias drive pulse generator, and drives the primary winding N7 of the developing bias transformer T2.

【００３９】そして、現像バイアストランスＴ２の２次
巻き線Ｎ６より交流（ＡＣ）と直流（ＤＣ）の重畳され
た現像バイアス出力が端子ＰＮ３３より出力される。Then, the developing bias output in which alternating current (AC) and direct current (DC) are superposed is output from the terminal PN33 from the secondary winding N6 of the developing bias transformer T2.

【００４０】Ｔ３はシステムチップ１へ電源を供給する
ためのサブトランスであり、その１次巻き線Ｎ８はＡＣ
プラグ１３に接続されてＡＣ電源が供給される。T3 is a sub-transformer for supplying power to the system chip 1, and its primary winding N8 is AC.
AC power is supplied by being connected to the plug 13.

【００４１】サブトランスＴ３の２次巻き線Ｎ９の出力
は補助電源回路１１に接続され、補助電源回路１１で整
流し、安定化してシステムチップ１の端子ＰＮ３０すな
わちＶｃｃ端子と、端子ＰＮ７すなわちＧＮＤ端子に電
源を供給する。また、補助電源回路１１内には入力ＡＣ
電源電圧を検知する回路を備えており、この出力がシス
テムチップ１の端子ＰＮ９すなわちマチルプレクサ１０
８のＡ／Ｄ入力端子に接続されている。The output of the secondary winding N9 of the sub-transformer T3 is connected to the auxiliary power supply circuit 11, rectified and stabilized by the auxiliary power supply circuit 11, and the terminal PN30 or Vcc terminal of the system chip 1 and the terminal PN7 or GND terminal. Supply power to. In addition, in the auxiliary power supply circuit 11, the input AC
A circuit for detecting the power supply voltage is provided, and its output is the terminal PN9 of the system chip 1, that is, the multi-plexer 10
8 A / D input terminals.

【００４２】図４は、本実施例の電源制御フローチャー
トである。このフローチャートはシステムチップ１内の
ＲＯＭに保持されている電源制御プログラムの概略フロ
ーチャートである。まず電源ＯＮにより前述の補助電源
１１から電源が供給されてステップ１を実行する。ステ
ップ１では、システムチップ１がパワーＯＮ、リセット
されて起動された後、各出力及びレジスタ等を初期化し
てステップ２へ移行する。ステップ２ではメインＰＷＭ
の制御値をラッチ１２１に書き込みメインＰＷＭを駆動
開始してステップ３へ移行する。FIG. 4 is a power supply control flowchart of this embodiment. This flow chart is a schematic flow chart of the power supply control program stored in the ROM in the system chip 1. First, when the power is turned on, power is supplied from the auxiliary power supply 11 described above, and step 1 is executed. In step 1, after the system chip 1 is powered on, reset and activated, each output, register, etc. are initialized and the process proceeds to step 2. Main PWM in step 2
The control value is written in the latch 121, the main PWM is driven, and the process proceeds to step 3.

【００４３】ステップ３では、低圧電源出力が規定値に
なったか否かを判断しており、規定値に達しない場合は
ステップ３へ戻り、規定値に達したときはステップ４へ
移行する。ステップ４ではメインＣＰＵ２０とのシリア
ル通信をスタートし、ここではシステムチップ１の内部
タイマー割り込みを設定し、一定時間（本実施例におい
ては１ｍＳ間隔）ごとの割り込み発生時にシリアル通信
を行うようになっている。次にステップ５へ移行してシ
リアル通信の内容により各電源出力を制御する。In step 3, it is judged whether or not the low-voltage power supply output has reached the specified value. If the specified value is not reached, the process returns to step 3, and if it reaches the specified value, the process proceeds to step 4. In step 4, serial communication with the main CPU 20 is started, an internal timer interrupt of the system chip 1 is set here, and serial communication is performed when an interrupt occurs at a constant time (1 mS interval in this embodiment). There is. Next, the process proceeds to step 5 to control each power output according to the contents of serial communication.

【００４４】図５は、システムチップ１のシリアル通信
の送受信データ説明図である。受信データのビット０は
低圧出力のＯＮ／ＯＦＦ制御ビット、ビット１は高圧出
力のＯＮ／ＯＦＦ制御ビット、ビット２は蛍光灯のＯＮ
／ＯＦＦ制御ビット、ビット３は現像バイアスＤＣ出力
のＯＮ／ＯＦＦ制御ビット、ビット４は現像バイアスＡ
Ｃ出力のＯＮ／ＯＦＦ制御ビットとなっている。FIG. 5 is an explanatory diagram of transmission / reception data of serial communication of the system chip 1. Bit 0 of the received data is a low voltage output ON / OFF control bit, bit 1 is a high voltage output ON / OFF control bit, and bit 2 is a fluorescent lamp ON.
/ OFF control bit, bit 3 is ON / OFF control bit for developing bias DC output, bit 4 is developing bias A
This is an ON / OFF control bit for C output.

【００４５】そして、システムチップ１は内部タイマー
により一定期間ごとのタイマー割り込み時に上記通信を
行っている。The system chip 1 uses the internal timer to perform the above communication at the time of a timer interrupt at regular intervals.

【００４６】送信データは、受信データの各出力に対応
した制御の状態を示すデータを送信する。即ち、メイン
ＣＰＵ２０より各出力に対応したビットをＯＮすること
により、システムチップ１はそれを受信して電源出力を
ＯＮするとともに送信データの出力に対応するビットを
ＯＮして、メインＣＰＵ２０に電源出力をＯＮしたこと
を送信する。As the transmission data, data indicating the control state corresponding to each output of the reception data is transmitted. That is, by turning on the bit corresponding to each output from the main CPU 20, the system chip 1 receives it and turns on the power supply output, and turns on the bit corresponding to the output of the transmission data to output power to the main CPU 20. The fact that is turned on is transmitted.

【００４７】電源出力に何らかの異常がある場合には、
送信データがビットをＯＮしないようにするため、メイ
ンＣＰＵ２０はシステムチップ１からの送信データ（メ
インＣＰＵにおいては受信データ）を監視することによ
り電源異常が検知できる。If there is any abnormality in the power output,
In order to prevent the transmission data from turning on the bit, the main CPU 20 can detect a power failure by monitoring the transmission data from the system chip 1 (reception data in the main CPU).

【００４８】以上説明のように、システムチップ１内の
タイマー時計手段による一定時間間隔ごとの通信を行う
ので、画像形成装置の主制御装置では画像形成に必要な
電源出力ＯＮ／ＯＦＦ指示に対応するビットをメインＣ
ＰＵ２０の送信バッファに設定するだけでよく、電源制
御は電源部Ａで行い、所定の電源を各部に供給して画像
形成を実施することができる。As described above, since the timer clock means in the system chip 1 communicates at fixed time intervals, the main controller of the image forming apparatus responds to the power output ON / OFF instruction necessary for image formation. Bit C
It is only necessary to set in the transmission buffer of the PU 20, and the power supply control is performed by the power supply unit A, and a predetermined power supply can be supplied to each unit to perform image formation.

【００４９】（第２実施例）第２実施例を備えた画像形
成装置の構成，第２実施例のシステムチップのブロック
構成，電源制御ブロックの構成は、前記第１実施例と同
様につき、図示および重複説明を省略し、以下システム
チップとメインＣＰＵ間の通信および電源制御について
説明する。(Second Embodiment) The configuration of the image forming apparatus having the second embodiment, the block configuration of the system chip of the second embodiment, and the configuration of the power supply control block are the same as those of the first embodiment, and are illustrated. The description of the communication between the system chip and the main CPU and the power supply control will be described below, omitting redundant description.

【００５０】図６は、システムチップの通信データ説明
図である。１回８ビットの送受信を１フレームとして、
８フレームのデータが順次繰り返されて通信を行う構成
となっている。受信フレーム０はメインＣＰＵ２０にあ
らかじめ定められた固有の識別コード（ＩＤ）が送られ
ており、同様に送信フレーム０にはシステムチップ１の
ＩＤをメインＣＰＵ２０に送信する。FIG. 6 is an explanatory diagram of communication data of the system chip. Transmission and reception of 8 bits at a time is regarded as one frame,
8 frames of data are sequentially repeated for communication. In the reception frame 0, a predetermined unique identification code (ID) is sent to the main CPU 20, and similarly, in the transmission frame 0, the ID of the system chip 1 is transmitted to the main CPU 20.

【００５１】受信フレーム１は各出力のＯＮ／ＯＦＦ制
御を指示するフレームであり、これは前記第１実施例で
の通信データと同じ内容であり、送信フレーム１も同様
に各電源出力のＯＮ／ＯＦＦ状態を示すものである。受
信フレーム２は低圧出力の制御値が送られてきており、
システムチップ１はこの値をラッチ１２１に格納してメ
インＰＷＭの制御を行う。同時にＰＮ１２端子の入力値
すなわち現在の低圧電源の出力値（Ａ／Ｄ変換された
値）を送信フレーム２に格納して現在の制御値をメイン
ＣＰＵ２０に送信する。The reception frame 1 is a frame for instructing ON / OFF control of each output, which has the same content as the communication data in the first embodiment, and the transmission frame 1 similarly turns ON / OFF each power supply output. It shows an OFF state. The control value of the low-voltage output is sent to the reception frame 2,
The system chip 1 stores this value in the latch 121 and controls the main PWM. At the same time, the input value of the PN12 terminal, that is, the current output value of the low-voltage power supply (A / D converted value) is stored in the transmission frame 2 and the current control value is transmitted to the main CPU 20.

【００５２】以下同様に、受信フレーム３ではメインＣ
ＰＵ２０からの高圧出力制御値を受信して、送信フレー
ム３に現在の高圧出力値を格納し、受信フレーム４では
現像バイアスＤＣ制御値を受信して、送信フレーム４に
現在の現像バイアスＤＣ出力値を格納する。同様にフレ
ーム５では現像バイアスＡＣ周波数を、フレーム６では
蛍光灯の点灯光量のそれぞれの制御値を受信して、現在
の出力値を送信している。次に送信フレーム７では、電
源出力異常時に各出力に対応したエラーＮｏをメインＣ
ＰＵ２０に送信することにより、メインＣＰＵ２０は電
源異常を検知することができる。Similarly, in the received frame 3, the main C
The high voltage output control value from the PU 20 is received, the current high voltage output value is stored in the transmission frame 3, the development bias DC control value is received in the reception frame 4, and the current development bias DC output value is received in the transmission frame 4. To store. Similarly, in frame 5, the developing bias AC frequency is received, and in frame 6, the control value of the lighting amount of the fluorescent lamp is received, and the current output value is transmitted. Next, in the transmission frame 7, when the power supply output is abnormal, the error No. corresponding to each output is displayed in the main C
By transmitting to the PU 20, the main CPU 20 can detect a power supply abnormality.

【００５３】図７は、システムチップ１内の蛍光灯の点
灯制御プログラムを示すフローチャートである。FIG. 7 is a flow chart showing a fluorescent lamp lighting control program in the system chip 1.

【００５４】ステップ１１で前記受信フレーム１内の蛍
光灯点灯制御ビットを監視しており、ＯＮの場合はステ
ップ１２へ移行する。ステップ１２では蛍光灯を点灯す
るために必要なフィラメント予熱を開始すると共にタイ
マーの時間設定を行う。本実施例においては３秒を設定
する。In step 11, the fluorescent lamp lighting control bit in the reception frame 1 is monitored, and if it is ON, the process proceeds to step 12. In step 12, the filament preheating required to turn on the fluorescent lamp is started and the timer time is set. In this embodiment, 3 seconds is set.

【００５５】次にステップ１３に移行し、前記タイマー
設定した時間が経過したか否かの判断を行う。経過した
ときはステップ１４へ移行し、蛍光灯を点灯させてフロ
ー出口へ移行する。なお、前述ステップ１１において受
信フレーム１内の蛍光灯点灯制御ビットがＯＦＦの場合
はステップ１５へ移行し蛍光灯をＯＦＦして、フロー出
口に移行することになる。Next, in step 13, it is determined whether or not the time set by the timer has elapsed. When the time has passed, the process proceeds to step 14, where the fluorescent lamp is turned on and the process proceeds to the flow outlet. If the fluorescent lamp lighting control bit in the reception frame 1 is OFF in step 11 described above, the process proceeds to step 15, the fluorescent lamp is turned OFF, and the flow exits.

【００５６】以上説明のように、各電源出力タイミング
があらかじめ定められている場合には、システムチップ
１において電源出力のタイミングを内部のタイマーで計
時した後、出力することが可能となり、従来主制御装置
メインＣＰＵ２０で行っていた複数電源のシーケンス出
力制御を電源部Ａ側で行うことができ、主制御装置メイ
ンＣＰＵ２０の負担を軽減することができる。As described above, when each power supply output timing is determined in advance, the power supply output timing in the system chip 1 can be output after being timed by an internal timer. The sequence output control of a plurality of power supplies, which has been performed by the device main CPU 20, can be performed by the power supply unit A side, and the load on the main control device main CPU 20 can be reduced.

【００５７】（第３実施例）第３実施例の各ブロックの
構成は前記第２実施例と同様につき、図示および重複説
明を省略し、以下システムチップの通信データについて
説明する。(Third Embodiment) The configuration of each block of the third embodiment is the same as that of the second embodiment, and the illustration and duplicate description are omitted, and the communication data of the system chip will be described below.

【００５８】図８は、第３実施例のシステムチップ通信
データの説明図である。１回８ビットの送受信を１フレ
ームとして、１３フレームのデータが順次繰り返されて
通信が行われる。受信フレーム０〜６および送信フレー
ム０〜６は前記第２実施例の通信データと同様である。
受信フレーム７は低圧出力制御タイマー値、受信フレー
ム８は高圧出力制御タイマー値、受信フレーム９は現像
バイアスＤＣ制御タイマー値、受信フレーム１０は現像
バイアスＡＣ周波数制御タイマー値、受信フレーム１１
は蛍光灯制御タイマー値である。送信フレーム１２は第
２実施例でのフレーム７と同様に電源異常時のエラーＮ
ｏを送るものである。FIG. 8 is an explanatory diagram of system chip communication data of the third embodiment. Communication is performed by sequentially repeating 13 frames of data, with one frame being transmission and reception of 8 bits each time. The reception frames 0 to 6 and the transmission frames 0 to 6 are the same as the communication data of the second embodiment.
The reception frame 7 has a low-voltage output control timer value, the reception frame 8 has a high-voltage output control timer value, the reception frame 9 has a development bias DC control timer value, the reception frame 10 has a development bias AC frequency control timer value, and a reception frame 11
Is a fluorescent lamp control timer value. The transmission frame 12 is the same as the frame 7 in the second embodiment in that the error N at the time of power supply abnormality
It sends o.

【００５９】システムチップ１は、受信フレーム１のメ
インＣＰＵ２０からの各電源出力のＯＮ／ＯＦＦ指示か
ら、前記各電源出力制御タイマー値で指定された時間経
過後に、各電源出力制御値で示される出力値をＯＮまた
はＯＦＦする。もちろんタイマー値が０の場合は出力を
即時にＯＮ／ＯＦＦする構成となっている。The system chip 1 outputs the output indicated by each power output control value after the time designated by each power output control timer value has passed from the ON / OFF instruction of each power output from the main CPU 20 of the reception frame 1. Turn the value ON or OFF. Of course, when the timer value is 0, the output is immediately turned on / off.

【００６０】以上説明したように、通信データ内に制御
タイマー値を加えることで、シーケンシャルな出力の順
次ＯＮや順次ＯＦＦの時間制御を可変することが可能と
なり、従来画像形成装置の主制御装置メインＣＰＵ２０
で行っていた複数電源のシーケンス出力制御を、電源部
Ａ側で行うことができ、主制御装置メインＣＰＵ２０の
負担を軽減することが可能となる。As described above, by adding the control timer value in the communication data, it becomes possible to vary the time control of sequential ON and sequential OFF of the sequential output, and the main controller main unit of the conventional image forming apparatus can be changed. CPU20
The sequence output control of a plurality of power supplies, which has been performed in step 2, can be performed on the power supply unit A side, and the load on the main CPU 20 of the main control device can be reduced.

【００６１】[0061]

【発明の効果】以上説明したように、この発明によれ
ば、システムチップは、集積したマイクロプロセッサ、
メモリ、設定タイムを任意に変更できる計時手段等のデ
ジタル回路と、Ｄ／Ａコンバータ、コンパレータ等のア
ナログ回路とによって電源制御ブロックに複数の電源出
力を制御するための信号を形成し、電源制御ブロックは
システムチップからの信号により複数の電源制御回路を
動作させて商用電源から画像形成に必要な制御された複
数の電源を形成出力する。なおシステムチップに備えて
いる設定タイムを任意に変更できる計時手段により、上
記出力制御でのタイミング制御が電源部自体で可能であ
り、画像形成装置の全体制御を行なう主制御装置の負担
を軽減することができる。As described above, according to the present invention, the system chip is an integrated microprocessor,
A signal for controlling a plurality of power supply outputs is formed in the power supply control block by a digital circuit such as a memory and a time measuring means capable of arbitrarily changing the set time, and an analog circuit such as a D / A converter and a comparator, and the power supply control block. Operates a plurality of power supply control circuits in response to a signal from a system chip to form and output a plurality of controlled power supplies necessary for image formation from a commercial power supply. The timing control in the output control can be performed by the power supply unit itself by the time counting means provided in the system chip and capable of arbitrarily changing the set time, which reduces the load on the main control unit that controls the entire image forming apparatus. be able to.

【図面の簡単な説明】[Brief description of drawings]

【図１】 第１実施例を備えた画像形成装置の要部ブロ
ック図である。FIG. 1 is a block diagram of a main part of an image forming apparatus including a first embodiment.

【図２】 第１実施例システムチップのブロック図であ
る。FIG. 2 is a block diagram of a system chip according to the first embodiment.

【図３】 第１実施例電源制御ブロックの構成図であ
る。FIG. 3 is a configuration diagram of a power supply control block according to the first embodiment.

【図４】 第１実施例の電源制御フローチャートであ
る。FIG. 4 is a power supply control flowchart of the first embodiment.

【図５】 第１実施例システムチップの通信データ説明
図である。FIG. 5 is an explanatory diagram of communication data of the system chip according to the first embodiment.

【図６】 第２実施例システムチップの通信データ説明
図である。FIG. 6 is an explanatory diagram of communication data of the system chip of the second embodiment.

【図７】 第２実施例蛍光灯の点灯制御フローチャート
である。FIG. 7 is a flowchart for controlling lighting of a fluorescent lamp according to a second embodiment.

【図８】 第３実施例システムチップの通信データ説明
図である。FIG. 8 is an explanatory diagram of communication data of the system chip of the third embodiment.

【符号の説明】[Explanation of symbols]

Ａ 電源部 １ システムチップ ２ 電源制御ブロック １０ 蛍光灯 ２０ 主制御装置のメインＣＰＵ ２８ 通信制御線 １０１ マイクロプロセッサ（ＣＰＵコア部） A power supply unit 1 system chip 2 power supply control block 10 fluorescent lamp 20 main CPU of main control unit 28 communication control line 101 microprocessor (CPU core unit)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 画像形成に必要な複数の電源を供給する
画像形成装置の電源部であって、マイクロプロセッサ、
メモリ、設定タイムを任意に変更できる計時手段等のデ
ジタル回路とＤ／Ａコンバータ、コンパレータ等のアナ
ログ回路とを集積したシステムチップ、および前記シス
テムチップからの信号により制御される複数の電源制御
回路を備え商用電源から画像形成に必要な複数の電源を
形成出力する電源制御ブロックとを備えたことを特徴と
する画像形成装置の電源部。1. A power supply unit of an image forming apparatus for supplying a plurality of power supplies necessary for image formation, the microprocessor comprising:
A system chip in which a memory, a digital circuit such as a time measuring unit capable of arbitrarily changing a set time, and a D / A converter, an analog circuit such as a comparator are integrated, and a plurality of power supply control circuits controlled by signals from the system chip are provided. A power supply unit of an image forming apparatus, comprising a power supply control block for forming and outputting a plurality of power supplies required for image formation from a commercial power supply.