JPH0572554A - 液晶表示パネル - Google Patents
液晶表示パネルInfo
- Publication number
- JPH0572554A JPH0572554A JP23496091A JP23496091A JPH0572554A JP H0572554 A JPH0572554 A JP H0572554A JP 23496091 A JP23496091 A JP 23496091A JP 23496091 A JP23496091 A JP 23496091A JP H0572554 A JPH0572554 A JP H0572554A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- liquid crystal
- dbe
- electrode
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 各画素に対応した薄膜トランジスタをマトリ
クス状に配置したアクティブマトリクス型の液晶表示パ
ネルに関し、画素電極を２つの表示電極に分割して書き
込み電圧のレベルシフトを補償するようにした液晶表示
パネルの実装を可能とすることを目的とする。 【構成】 各画素電極Ｐは、第１の薄膜トランジスタT1
のソース電極に接続された第１の表示電極P11,および,
第２の薄膜トランジスタT2のソース電極に接続された第
２の表示電極P21 により構成され、前記第１の薄膜トラ
ンジスタT1のドレイン電極はデータ電圧が印加される第
１のドレインバスラインDBD1,DBD2,…に接続され、前記
第２の薄膜トランジスタT2のドレイン電極はアース電位
に保持される第２のドレインバスラインDBE1,DBE2,…に
接続され、前記第２のドレインバスラインDBE1,DBE2,…
を、前記ゲートバスラインGB1,GB2,…と平行するように
して形成し、該第２のドレインバスラインDBE1,DBE2,…
に対してアース電位を該ゲートバスラインGB1,GB2,…に
平行する位置から印加するように構成する。
クス状に配置したアクティブマトリクス型の液晶表示パ
ネルに関し、画素電極を２つの表示電極に分割して書き
込み電圧のレベルシフトを補償するようにした液晶表示
パネルの実装を可能とすることを目的とする。 【構成】 各画素電極Ｐは、第１の薄膜トランジスタT1
のソース電極に接続された第１の表示電極P11,および,
第２の薄膜トランジスタT2のソース電極に接続された第
２の表示電極P21 により構成され、前記第１の薄膜トラ
ンジスタT1のドレイン電極はデータ電圧が印加される第
１のドレインバスラインDBD1,DBD2,…に接続され、前記
第２の薄膜トランジスタT2のドレイン電極はアース電位
に保持される第２のドレインバスラインDBE1,DBE2,…に
接続され、前記第２のドレインバスラインDBE1,DBE2,…
を、前記ゲートバスラインGB1,GB2,…と平行するように
して形成し、該第２のドレインバスラインDBE1,DBE2,…
に対してアース電位を該ゲートバスラインGB1,GB2,…に
平行する位置から印加するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルに関し、
特に、各画素に対応した薄膜トランジスタ（ＴＦＴ）を
マトリクス状に配置したアクティブマトリクス型の液晶
表示パネルに関する。アクティブマトリクス型の液晶表
示装置は、単純マトリクス型液晶表示装置と同様に薄型
であるため、ラップトップ型パーソナルコンピュータや
ワードプロセッサ, 或いは, ポータブルテレビ等の各種
表示装置として幅広く使用されている。すなわち、アク
ティブマトリクス型液晶表示装置は、画素対応に設けた
薄膜トランジスタにより該各画素を独立的に駆動するも
のであるため、表示容量の増大に伴ってライン数が増加
した場合でも、単純マトリクス型液晶表示装置のよう
に、駆動デューティの低下に基づくコントラストの低下
や視野角の減少の問題が生じることがなく、陰極線管
（ＣＲＴ）と同程度の品質のカラー表示が可能となり、
フラットディスプレイ装置としての用途が拡がってい
る。そして、近年、このようなアクティブマトリクス型
液晶表示装置に対して、より一層の表示品質の向上が要
望されている。
特に、各画素に対応した薄膜トランジスタ（ＴＦＴ）を
マトリクス状に配置したアクティブマトリクス型の液晶
表示パネルに関する。アクティブマトリクス型の液晶表
示装置は、単純マトリクス型液晶表示装置と同様に薄型
であるため、ラップトップ型パーソナルコンピュータや
ワードプロセッサ, 或いは, ポータブルテレビ等の各種
表示装置として幅広く使用されている。すなわち、アク
ティブマトリクス型液晶表示装置は、画素対応に設けた
薄膜トランジスタにより該各画素を独立的に駆動するも
のであるため、表示容量の増大に伴ってライン数が増加
した場合でも、単純マトリクス型液晶表示装置のよう
に、駆動デューティの低下に基づくコントラストの低下
や視野角の減少の問題が生じることがなく、陰極線管
（ＣＲＴ）と同程度の品質のカラー表示が可能となり、
フラットディスプレイ装置としての用途が拡がってい
る。そして、近年、このようなアクティブマトリクス型
液晶表示装置に対して、より一層の表示品質の向上が要
望されている。
【０００２】
【従来の技術】図６は従来の液晶表示パネルの等価回路
図であり、薄膜トランジスタ（ＴＦＴ）により制御され
る１つの画素の等価回路図である。また、図７は従来の
液晶表示パネルを駆動するための駆動電圧波形図であ
る。図６において、参照符号Ｔは薄膜トランジスタ, Ｐ
1 は薄膜トランジスタＴのソースに接続された画素電
極,Ｐ0 は液晶層を挟んで複数の画素電極Ｐ1 に対向し
て設けられたベタ状の共通電極である。
図であり、薄膜トランジスタ（ＴＦＴ）により制御され
る１つの画素の等価回路図である。また、図７は従来の
液晶表示パネルを駆動するための駆動電圧波形図であ
る。図６において、参照符号Ｔは薄膜トランジスタ, Ｐ
1 は薄膜トランジスタＴのソースに接続された画素電
極,Ｐ0 は液晶層を挟んで複数の画素電極Ｐ1 に対向し
て設けられたベタ状の共通電極である。
【０００３】図６に示されるように、従来の液晶表示パ
ネルにおいて、薄膜トランジスタＴのオフ時において、
オン時に該トランジスタＴのチャネル部の容量ＣGSに蓄
積された電荷が液晶の容量ＣLC側へ流入し、図２に示す
ように、書き込み電圧のレベルシフトΔＶが生じること
が知られている。そして、液晶の容量ＣLCは、その誘電
率異方性によって薄膜トランジスタＴのオン時とオフ時
とで大きく異なるため、共通電極Ｐ0 側の電圧ＶC の調
整だけでは、この重畳される直流電圧成分ΔＶを補償す
ることが困難であった。その結果、液晶の分解、およ
び、液晶と電極界面へのイオンの蓄積等が発生すること
になり、表示の焼きつき等の不都合が発生することがあ
った。
ネルにおいて、薄膜トランジスタＴのオフ時において、
オン時に該トランジスタＴのチャネル部の容量ＣGSに蓄
積された電荷が液晶の容量ＣLC側へ流入し、図２に示す
ように、書き込み電圧のレベルシフトΔＶが生じること
が知られている。そして、液晶の容量ＣLCは、その誘電
率異方性によって薄膜トランジスタＴのオン時とオフ時
とで大きく異なるため、共通電極Ｐ0 側の電圧ＶC の調
整だけでは、この重畳される直流電圧成分ΔＶを補償す
ることが困難であった。その結果、液晶の分解、およ
び、液晶と電極界面へのイオンの蓄積等が発生すること
になり、表示の焼きつき等の不都合が発生することがあ
った。
【０００４】従来、この焼きつき等の現象を緩和・防止
するため、図６において破線で示した蓄積容量ＣS を付
加する方法が採られている。この蓄積容量ＣS は、画素
（液晶の容量ＣLC）に対して並列に設けられ、該画素の
容量（液晶の容量ＣLC）の数倍の容量を有するようにな
っている。図８は従来の蓄積容量を付加した薄膜トラン
ジスタの構造を概略的に示す図である。同図において、
参照符号１１および１４は対向して設けられたガラス電
極, １２ (121,122)は窒化珪素（SiN)膜, １３は液晶層
を示している。
するため、図６において破線で示した蓄積容量ＣS を付
加する方法が採られている。この蓄積容量ＣS は、画素
（液晶の容量ＣLC）に対して並列に設けられ、該画素の
容量（液晶の容量ＣLC）の数倍の容量を有するようにな
っている。図８は従来の蓄積容量を付加した薄膜トラン
ジスタの構造を概略的に示す図である。同図において、
参照符号１１および１４は対向して設けられたガラス電
極, １２ (121,122)は窒化珪素（SiN)膜, １３は液晶層
を示している。
【０００５】図６および図８に示されるように、絶縁性
のガラス基板１１上には蓄積容量を構成するための透明
電極（ＩＴＯ）Ｐ2 が形成され、該透明電極Ｐ2 および
SiN膜１２を介して対向する画素画素Ｐ1 により蓄積容
量ＣS が構成されるようになっている。尚、液晶の容量
ＣLCは、画素電極Ｐ1 および液晶層１３を介して対向す
る共通電極Ｐ0 により構成されている。
のガラス基板１１上には蓄積容量を構成するための透明
電極（ＩＴＯ）Ｐ2 が形成され、該透明電極Ｐ2 および
SiN膜１２を介して対向する画素画素Ｐ1 により蓄積容
量ＣS が構成されるようになっている。尚、液晶の容量
ＣLCは、画素電極Ｐ1 および液晶層１３を介して対向す
る共通電極Ｐ0 により構成されている。
【０００６】この画素（ＣLC）に対して蓄積容量ＣS を
並列に設ける方法によれば、電荷蓄積容量が薄膜トラン
ジスタＴに付加されることになり、画質を向上させるこ
とができる。しかしながら、その製造工程において、図
８のような構造では、電荷蓄積容量を付加していない工
程と比較して下部の透明電極（Ｐ2)を設ける工程、およ
び、電荷蓄積用の絶縁膜（121)を設ける行程の二つを余
計に行う必要があり、製造工程が複雑化して製造歩留ま
りが低下するという問題がある。
並列に設ける方法によれば、電荷蓄積容量が薄膜トラン
ジスタＴに付加されることになり、画質を向上させるこ
とができる。しかしながら、その製造工程において、図
８のような構造では、電荷蓄積容量を付加していない工
程と比較して下部の透明電極（Ｐ2)を設ける工程、およ
び、電荷蓄積用の絶縁膜（121)を設ける行程の二つを余
計に行う必要があり、製造工程が複雑化して製造歩留ま
りが低下するという問題がある。
【０００７】
【発明が解決しようとする課題】上述した問題を解決す
るために、従来、図９に示す方法が提案されている（特
開平２−242228号公報参照）。ここで、図９は従来発明
に係る液晶表示パネルの等価回路を示している。図９に
示されるように、薄膜トランジスタマトリクス基板（図
８中のガラス基板１１に相当）上に形成される１つの画
素電極Ｐは２つの表示電極Ｐ11およびＰ 21で構成されて
おり、一方の表示電極Ｐ11はゲートバスラインＧＢに接
続された一方の薄膜トランジスタＴ1 のソースＳ1 に接
続され、また、他方の表示電極Ｐ 21はゲートバスライン
ＧＢに接続された他方の薄膜トランジスタＴ2 のソース
Ｓ 2 に接続されている。ここで、２つの表示電極Ｐ11お
よびＰ21に対して液晶層を介して対向する対向基板（図
８中のガラス基板１４に相当）上の透光性の電極Ｐ 0(Ｐ
10, Ｐ20) は、各画素毎に電気的に分離されるようにな
っている（図１０中の破線で示す）。また、一方の薄膜
トランジスタＴ1 のドレインＤ1 はデータ電圧が印加さ
れるドレインバスライン（データ側）ＤＢＤに接続さ
れ、そして、他方の薄膜トランジスタＴ2 のドレインＤ
2 はアース電位に保持されたドレインバスラインＤＢＥ
に接続されている。
るために、従来、図９に示す方法が提案されている（特
開平２−242228号公報参照）。ここで、図９は従来発明
に係る液晶表示パネルの等価回路を示している。図９に
示されるように、薄膜トランジスタマトリクス基板（図
８中のガラス基板１１に相当）上に形成される１つの画
素電極Ｐは２つの表示電極Ｐ11およびＰ 21で構成されて
おり、一方の表示電極Ｐ11はゲートバスラインＧＢに接
続された一方の薄膜トランジスタＴ1 のソースＳ1 に接
続され、また、他方の表示電極Ｐ 21はゲートバスライン
ＧＢに接続された他方の薄膜トランジスタＴ2 のソース
Ｓ 2 に接続されている。ここで、２つの表示電極Ｐ11お
よびＰ21に対して液晶層を介して対向する対向基板（図
８中のガラス基板１４に相当）上の透光性の電極Ｐ 0(Ｐ
10, Ｐ20) は、各画素毎に電気的に分離されるようにな
っている（図１０中の破線で示す）。また、一方の薄膜
トランジスタＴ1 のドレインＤ1 はデータ電圧が印加さ
れるドレインバスライン（データ側）ＤＢＤに接続さ
れ、そして、他方の薄膜トランジスタＴ2 のドレインＤ
2 はアース電位に保持されたドレインバスラインＤＢＥ
に接続されている。
【０００８】図１０は図９に示す発明を適用した関連技
術としての液晶表示パネルのレイアウトパターン図であ
る。図１０に示されるように、図９の発明を適用した関
連技術としての液晶表示パネルのレイアウトパターン
は、薄膜トランジスタマトリクス基板において、データ
側の複数のドレインバスラインDBD1,DBD2,…と、アース
側の複数のドレインバスラインDBE01,DBE02,…とが交互
に配置されるようになっており、該データ側およびアー
ス側のドレインバスラインDBD1,DBD2,…およびDBE01,DB
E02,…に対して直交するように複数のゲートバスライン
GB1,GB2,…が配置されている。
術としての液晶表示パネルのレイアウトパターン図であ
る。図１０に示されるように、図９の発明を適用した関
連技術としての液晶表示パネルのレイアウトパターン
は、薄膜トランジスタマトリクス基板において、データ
側の複数のドレインバスラインDBD1,DBD2,…と、アース
側の複数のドレインバスラインDBE01,DBE02,…とが交互
に配置されるようになっており、該データ側およびアー
ス側のドレインバスラインDBD1,DBD2,…およびDBE01,DB
E02,…に対して直交するように複数のゲートバスライン
GB1,GB2,…が配置されている。
【０００９】ところで、画素をインライン型に配置する
場合は、通常、色の３原色を混合することになるため、
画素配列は縦（薄膜トランジスタマトリクスの場合はド
レインバス側）と横（薄膜トランジスタマトリクスの場
合はゲートバス側）の長さの比は３対１となる。具体的
に、各画素電極Ｐ (Ｐ11,Ｐ21) は、例えば、 100μm
× 300μm のサイズとして形成されており、横方向が１
００μｍ程度のピッチとされている。
場合は、通常、色の３原色を混合することになるため、
画素配列は縦（薄膜トランジスタマトリクスの場合はド
レインバス側）と横（薄膜トランジスタマトリクスの場
合はゲートバス側）の長さの比は３対１となる。具体的
に、各画素電極Ｐ (Ｐ11,Ｐ21) は、例えば、 100μm
× 300μm のサイズとして形成されており、横方向が１
００μｍ程度のピッチとされている。
【００１０】また、液晶表示パネルにおいて、複数の画
素を制御する各配線（ドレインバスラインDBD1,DBD2,
…; DBE01,DBE02,…およびゲートバスラインGB1,GB2,
…) にはそれぞれボンディングパッドを設ける必要があ
り、このボンディングパッドは、隣接するボンディング
パッドとの間隙（ピッチ）を約80μm 程度にする必要が
ある。そのため、図１０に示す液晶表示パネルのレイア
ウトパターンは、現在の技術では駆動回路の実装が困難
なものとなっている。
素を制御する各配線（ドレインバスラインDBD1,DBD2,
…; DBE01,DBE02,…およびゲートバスラインGB1,GB2,
…) にはそれぞれボンディングパッドを設ける必要があ
り、このボンディングパッドは、隣接するボンディング
パッドとの間隙（ピッチ）を約80μm 程度にする必要が
ある。そのため、図１０に示す液晶表示パネルのレイア
ウトパターンは、現在の技術では駆動回路の実装が困難
なものとなっている。
【００１１】本発明は、上述した従来の液晶表示パネル
が有する課題に鑑み、画素電極を２つの表示電極に分割
して薄膜トランジスタのチャネル部の容量に起因して生
じる書き込み電圧のレベルシフトを補償するようにした
液晶表示パネルの実装を可能とすることを目的とする。
が有する課題に鑑み、画素電極を２つの表示電極に分割
して薄膜トランジスタのチャネル部の容量に起因して生
じる書き込み電圧のレベルシフトを補償するようにした
液晶表示パネルの実装を可能とすることを目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、薄膜ト
ランジスタT1,T2,該薄膜トランジスタT1,T2 のソースに
接続される画素電極Ｐ, ゲート電極同志を接続するゲー
トバスラインGB1,GB2,…, および, ドレイン電極同志を
接続するドレインバスラインDBD1,DBD2,…; DBE1,DBE2,
…が形成された絶縁性の薄膜トランジスタマトリクス基
板と、該薄膜トランジスタマトリクス基板に液晶層を挟
んで対向して配置される透光性の対向電極P0: P10,P20
が形成された対向基板とを有する液晶表示パネルにおい
て、前記薄膜トランジスタマトリクス基板上の各画素電
極Ｐは、同一のゲートバスラインGB1,GB2,…に接続され
た２つの薄膜トランジスタT1,T2 の内の第１の薄膜トラ
ンジスタT1のソース電極に接続された第１の表示電極P
11,および, 第２の薄膜トランジスタT2のソース電極に
接続された第２の表示電極P21 により構成され、前記第
１の薄膜トランジスタT1のドレイン電極はデータ電圧が
印加される第１のドレインバスラインDBD1,DBD2,…に接
続され、前記第２の薄膜トランジスタT2のドレイン電極
はアース電位に保持される第２のドレインバスラインDB
E1,DBE2,…に接続され、該第１の表示電極P11 および該
第２の表示電極P21 に液晶層を介して対向する対向基板
上の対向電極P0: P10,P20 は、前記画素電極毎に電気的
に分離して形成された液晶表示パネルであって、前記第
２のドレインバスラインDBE1,DBE 2,…を、前記ゲートバ
スラインGB1,GB2,…と平行するようにして形成し、該第
２のドレインバスラインDBE1,DBE2,…に対してアース電
位を該ゲートバスラインGB 1,GB2,…に平行する位置から
印加するようにしたことを特徴とする液晶表示パネルが
提供される。
ランジスタT1,T2,該薄膜トランジスタT1,T2 のソースに
接続される画素電極Ｐ, ゲート電極同志を接続するゲー
トバスラインGB1,GB2,…, および, ドレイン電極同志を
接続するドレインバスラインDBD1,DBD2,…; DBE1,DBE2,
…が形成された絶縁性の薄膜トランジスタマトリクス基
板と、該薄膜トランジスタマトリクス基板に液晶層を挟
んで対向して配置される透光性の対向電極P0: P10,P20
が形成された対向基板とを有する液晶表示パネルにおい
て、前記薄膜トランジスタマトリクス基板上の各画素電
極Ｐは、同一のゲートバスラインGB1,GB2,…に接続され
た２つの薄膜トランジスタT1,T2 の内の第１の薄膜トラ
ンジスタT1のソース電極に接続された第１の表示電極P
11,および, 第２の薄膜トランジスタT2のソース電極に
接続された第２の表示電極P21 により構成され、前記第
１の薄膜トランジスタT1のドレイン電極はデータ電圧が
印加される第１のドレインバスラインDBD1,DBD2,…に接
続され、前記第２の薄膜トランジスタT2のドレイン電極
はアース電位に保持される第２のドレインバスラインDB
E1,DBE2,…に接続され、該第１の表示電極P11 および該
第２の表示電極P21 に液晶層を介して対向する対向基板
上の対向電極P0: P10,P20 は、前記画素電極毎に電気的
に分離して形成された液晶表示パネルであって、前記第
２のドレインバスラインDBE1,DBE 2,…を、前記ゲートバ
スラインGB1,GB2,…と平行するようにして形成し、該第
２のドレインバスラインDBE1,DBE2,…に対してアース電
位を該ゲートバスラインGB 1,GB2,…に平行する位置から
印加するようにしたことを特徴とする液晶表示パネルが
提供される。
【００１３】
【作用】本発明の液晶表示パネルによれば、第２のドレ
インバスラインDBE1,DBE2,…は、ゲートバスラインGB1,
GB2,…と平行するようにして形成され、該第２のドレイ
ンバスラインDBE1,DBE2,…に対してアース電位を該ゲー
トバスラインGB1,GB2,…に平行する位置から印加するよ
うになっている。
インバスラインDBE1,DBE2,…は、ゲートバスラインGB1,
GB2,…と平行するようにして形成され、該第２のドレイ
ンバスラインDBE1,DBE2,…に対してアース電位を該ゲー
トバスラインGB1,GB2,…に平行する位置から印加するよ
うになっている。
【００１４】すなわち、画素電極Ｐの長辺側において、
第２のドレインバスラインDBE1,DBE 2,…に対するアース
電位の印加を行うようになっている。これにより、薄膜
トランジスタのチャネル部の容量に起因して生じる書き
込み電圧のレベルシフトを画素電極を２つの表示電極に
分割して補償するようにした液晶表示パネルを、現在の
技術においても、実装可能とすることができる。
第２のドレインバスラインDBE1,DBE 2,…に対するアース
電位の印加を行うようになっている。これにより、薄膜
トランジスタのチャネル部の容量に起因して生じる書き
込み電圧のレベルシフトを画素電極を２つの表示電極に
分割して補償するようにした液晶表示パネルを、現在の
技術においても、実装可能とすることができる。
【００１５】
【実施例】以下、図面を参照して本発明に液晶表示パネ
ルの実施例を説明する。図１は本発明に係る液晶表示パ
ネルの一実施例を示すレイアウトパターン図である。図
１に示すレイアウトパターンは、前述した図１０のレイ
アウトパターンと同様に、図９に示す発明（特開平２−
242228号公報）を適用している。
ルの実施例を説明する。図１は本発明に係る液晶表示パ
ネルの一実施例を示すレイアウトパターン図である。図
１に示すレイアウトパターンは、前述した図１０のレイ
アウトパターンと同様に、図９に示す発明（特開平２−
242228号公報）を適用している。
【００１６】図１と図１０との比較から明らかなよう
に、本実施例の液晶表示パネルのレイアウトパターンで
は、データ側の複数のドレインバスラインDBD1,DBD2,…
に対して直交するように、アース側のドレインバスライ
ンDBE1,DBE2,…が配置されている。そして、全てのアー
ス側のドレインバスラインは共通接続され、ゲートバス
ラインGB1,GB2,…の間に位置するアース側のドレインバ
スラインDBE1,DBE2,…からアース電位を印加するように
なっている。
に、本実施例の液晶表示パネルのレイアウトパターンで
は、データ側の複数のドレインバスラインDBD1,DBD2,…
に対して直交するように、アース側のドレインバスライ
ンDBE1,DBE2,…が配置されている。そして、全てのアー
ス側のドレインバスラインは共通接続され、ゲートバス
ラインGB1,GB2,…の間に位置するアース側のドレインバ
スラインDBE1,DBE2,…からアース電位を印加するように
なっている。
【００１７】ここで、図１から明らかなように、本実施
例のレイアウトパターンにおいても、全ての画素電極Ｐ
における他方の表示電極Ｐ21に接続された薄膜トランジ
スタＴ2 のドレインを共通接続するアース側のドレイン
バスライン（図１０におけるアース側のドレインバスラ
インDBE01,DBE02,…に相当）が設けられているが、該ア
ース側のバスラインは液晶表示パネルの画素マトリクス
内部にだけ設けられている。すなわち、データ側のドレ
インバスラインDBD1,DBD2,…と平行するアース側のドレ
インバスラインには、図１０におけるアース側のドレイ
ンバスラインDBE01,DBE02,…のように、アース電位を印
加するためのボンディングパッドが設けられることはな
く、該アース電位を印加するためのボンディングパッド
は、ゲートバスラインGB1,GB2,…に対して平行なアース
側のドレインバスラインDBE1,DBE 2,…に設けられること
になる。
例のレイアウトパターンにおいても、全ての画素電極Ｐ
における他方の表示電極Ｐ21に接続された薄膜トランジ
スタＴ2 のドレインを共通接続するアース側のドレイン
バスライン（図１０におけるアース側のドレインバスラ
インDBE01,DBE02,…に相当）が設けられているが、該ア
ース側のバスラインは液晶表示パネルの画素マトリクス
内部にだけ設けられている。すなわち、データ側のドレ
インバスラインDBD1,DBD2,…と平行するアース側のドレ
インバスラインには、図１０におけるアース側のドレイ
ンバスラインDBE01,DBE02,…のように、アース電位を印
加するためのボンディングパッドが設けられることはな
く、該アース電位を印加するためのボンディングパッド
は、ゲートバスラインGB1,GB2,…に対して平行なアース
側のドレインバスラインDBE1,DBE 2,…に設けられること
になる。
【００１８】前述したように、本実施例の液晶表示パネ
ルは、図９に示されるように、薄膜トランジスタマトリ
クス基板（図８中のガラス基板１１に相当）上に形成さ
れる１つの画素電極Ｐを２つの表示電極Ｐ11およびＰ21
で構成し、一方の表示電極Ｐ 11をゲートバスラインGB1,
GB2,…に接続された一方の薄膜トランジスタＴ1 のソー
スＳ1 に接続し、また、他方の表示電極Ｐ21をゲートバ
スラインGB1,GB2,…に接続された他方の薄膜トランジス
タＴ2 のソースＳ2 に接続する。ここで、２つの表示電
極Ｐ11およびＰ21に対して液晶層を介して対向する対向
基板（図８中のガラス基板１４に相当）上の透光性の電
極Ｐ0(Ｐ10, Ｐ20) は、各画素毎に電気的に分離される
ようになっている（図１中の破線で示す）。また、一方
の薄膜トランジスタＴ1 のドレインＤ1 はデータ電圧が
印加されるドレインバスライン（データ側) DBD1,DBD2,
…に接続され、そして、他方の薄膜トランジスタＴ2 の
ドレインＤ2 はアース電位に保持されたドレインバスラ
インに接続されている。そして、該アース側のドレイン
バスラインは全て共通接続され、アース電位がドレイン
バスラインDBE1,DBE2,…から印加されるようになってい
る。
ルは、図９に示されるように、薄膜トランジスタマトリ
クス基板（図８中のガラス基板１１に相当）上に形成さ
れる１つの画素電極Ｐを２つの表示電極Ｐ11およびＰ21
で構成し、一方の表示電極Ｐ 11をゲートバスラインGB1,
GB2,…に接続された一方の薄膜トランジスタＴ1 のソー
スＳ1 に接続し、また、他方の表示電極Ｐ21をゲートバ
スラインGB1,GB2,…に接続された他方の薄膜トランジス
タＴ2 のソースＳ2 に接続する。ここで、２つの表示電
極Ｐ11およびＰ21に対して液晶層を介して対向する対向
基板（図８中のガラス基板１４に相当）上の透光性の電
極Ｐ0(Ｐ10, Ｐ20) は、各画素毎に電気的に分離される
ようになっている（図１中の破線で示す）。また、一方
の薄膜トランジスタＴ1 のドレインＤ1 はデータ電圧が
印加されるドレインバスライン（データ側) DBD1,DBD2,
…に接続され、そして、他方の薄膜トランジスタＴ2 の
ドレインＤ2 はアース電位に保持されたドレインバスラ
インに接続されている。そして、該アース側のドレイン
バスラインは全て共通接続され、アース電位がドレイン
バスラインDBE1,DBE2,…から印加されるようになってい
る。
【００１９】すなわち、各画素電極Ｐは、画素をインラ
イン型に配置する場合、例えば、 100μm × 300μm の
サイズとして形成されるが、この画素電極Ｐの長辺側に
おいて、アース側のドレインバスラインDBE1,DBE2,…に
対するアース電位の印加を行うようになっている。これ
により、薄膜トランジスタのチャネル部の容量に起因し
て生じる書き込み電圧のレベルシフトを画素電極を２つ
の表示電極に分割して補償するようにした液晶表示パネ
ルを、現在の技術においても、実装可能とすることがで
きる。すなわち、画素電極Ｐの長辺側の長さは、例え
ば、 300μm 程度なので、各ゲートバスラインGB1,GB2,
…用のボンディングパッドの間に、アース側のドレイン
バスラインDBE1,DBE2,…用のボンディングパッドを設け
ることが可能となり、現在の実装技術でも駆動回路の実
装が可能となる。
イン型に配置する場合、例えば、 100μm × 300μm の
サイズとして形成されるが、この画素電極Ｐの長辺側に
おいて、アース側のドレインバスラインDBE1,DBE2,…に
対するアース電位の印加を行うようになっている。これ
により、薄膜トランジスタのチャネル部の容量に起因し
て生じる書き込み電圧のレベルシフトを画素電極を２つ
の表示電極に分割して補償するようにした液晶表示パネ
ルを、現在の技術においても、実装可能とすることがで
きる。すなわち、画素電極Ｐの長辺側の長さは、例え
ば、 300μm 程度なので、各ゲートバスラインGB1,GB2,
…用のボンディングパッドの間に、アース側のドレイン
バスラインDBE1,DBE2,…用のボンディングパッドを設け
ることが可能となり、現在の実装技術でも駆動回路の実
装が可能となる。
【００２０】図２は本発明の液晶表示パネルの他の実施
例を示すレイアウトパターン図である。前述した図１の
レイアウトパターンでは、ゲートバスラインGB1,GB2,…
に対して平行に設けたアース側のドレインバスラインDB
E1,DBE2,…の全てからアース電位を印加するようになっ
ているが、該ゲートバスラインGB1,GB2,…に対して平行
に設けたアース側のドレインバスラインDBE1,DBE2,…
は、各画素列（各列の表示電極）に対して、それぞれ１
本ずつ設ける必要はなく、例えば、図２に示すように、
１列目だけ、或いは、数列に対して１本ずつアース側の
ドレインバスライン(DBE1)を設け、該ドレインバスライ
ンからアース電位を印加するように構成してもよい。こ
のように、例えば、ゲートバスラインGB1,GB2,…に対し
て平行に設けるアース側のドレインバスラインを数列に
対して１本ずつにすると、該ドレインバスラインの本数
を低減して画素電極Ｐの実装密度を向上させることがで
きる。
例を示すレイアウトパターン図である。前述した図１の
レイアウトパターンでは、ゲートバスラインGB1,GB2,…
に対して平行に設けたアース側のドレインバスラインDB
E1,DBE2,…の全てからアース電位を印加するようになっ
ているが、該ゲートバスラインGB1,GB2,…に対して平行
に設けたアース側のドレインバスラインDBE1,DBE2,…
は、各画素列（各列の表示電極）に対して、それぞれ１
本ずつ設ける必要はなく、例えば、図２に示すように、
１列目だけ、或いは、数列に対して１本ずつアース側の
ドレインバスライン(DBE1)を設け、該ドレインバスライ
ンからアース電位を印加するように構成してもよい。こ
のように、例えば、ゲートバスラインGB1,GB2,…に対し
て平行に設けるアース側のドレインバスラインを数列に
対して１本ずつにすると、該ドレインバスラインの本数
を低減して画素電極Ｐの実装密度を向上させることがで
きる。
【００２１】図３は本発明の液晶表示パネルのさらに他
の実施例を示すレイアウトパターン図である。図３にお
いて、３列目のゲートバスラインGB3は、１列目のゲー
トバスラインGB1 に対応し、縦方向において同一のパタ
ーンが繰り返されるようになっている。図３に示す液晶
表示パネルは、ゲートバスラインGB1,GB2,…に対して平
行に設けた（横方向の）アース側のドレインバスライン
DBE0が２つの画素列の薄膜トランジスタ（Ｔ2)に対して
設けられるようになっている。そして、１本のドレイン
バスライン(DBE0)に対しては、両側に対称的に画素電極
が設けられるようになっている。すなわち、横方向のド
レインバスラインDBE0を線対称の軸として対称的に画素
電極Ｐa(P11a,P21a)およびＰb(P11b,P21b)が設けられる
ようになっている。これにより、図１の液晶表示パネル
に比較して、横方向のドレインバスラインDBE0の数を半
分に減少させて、画素電極Ｐの実装密度を向上させるこ
とができる。
の実施例を示すレイアウトパターン図である。図３にお
いて、３列目のゲートバスラインGB3は、１列目のゲー
トバスラインGB1 に対応し、縦方向において同一のパタ
ーンが繰り返されるようになっている。図３に示す液晶
表示パネルは、ゲートバスラインGB1,GB2,…に対して平
行に設けた（横方向の）アース側のドレインバスライン
DBE0が２つの画素列の薄膜トランジスタ（Ｔ2)に対して
設けられるようになっている。そして、１本のドレイン
バスライン(DBE0)に対しては、両側に対称的に画素電極
が設けられるようになっている。すなわち、横方向のド
レインバスラインDBE0を線対称の軸として対称的に画素
電極Ｐa(P11a,P21a)およびＰb(P11b,P21b)が設けられる
ようになっている。これにより、図１の液晶表示パネル
に比較して、横方向のドレインバスラインDBE0の数を半
分に減少させて、画素電極Ｐの実装密度を向上させるこ
とができる。
【００２２】図４は本発明の液晶表示パネルの動作を説
明するための等価回路図であり、図５は本発明の液晶表
示パネルを駆動するための駆動電圧波形図である。図４
および図５に示されるように、従来のマトリクスでは、
正および負のフレームとも負方向の電圧シフトが生じる
が、本発明によると、正フレームでは負方向の電圧シフ
トが起こり、負のフレームでは正方向の電圧シフトが起
こる。すなわち、図４(a) に示されるように、正フレー
ムにおいて、薄膜トランジスタがオフとなると、負のシ
フト電圧Ｖ+ ＝−Ｃg ／（ＣLC＋Ｃg ）・ＶD が発生
し、また、図４(b) に示されるように、負フレームにお
いて、薄膜トランジスタがオフとなると、正のシフト電
圧Ｖ- ＝Ｃg ／（ＣLC＋Ｃg ）・ＶD が発生する。そし
て、各画素は分離されているため、直流電圧成分は各画
素毎に完全に補償されることになる。（特開平２−2422
28号公報参照）。
明するための等価回路図であり、図５は本発明の液晶表
示パネルを駆動するための駆動電圧波形図である。図４
および図５に示されるように、従来のマトリクスでは、
正および負のフレームとも負方向の電圧シフトが生じる
が、本発明によると、正フレームでは負方向の電圧シフ
トが起こり、負のフレームでは正方向の電圧シフトが起
こる。すなわち、図４(a) に示されるように、正フレー
ムにおいて、薄膜トランジスタがオフとなると、負のシ
フト電圧Ｖ+ ＝−Ｃg ／（ＣLC＋Ｃg ）・ＶD が発生
し、また、図４(b) に示されるように、負フレームにお
いて、薄膜トランジスタがオフとなると、正のシフト電
圧Ｖ- ＝Ｃg ／（ＣLC＋Ｃg ）・ＶD が発生する。そし
て、各画素は分離されているため、直流電圧成分は各画
素毎に完全に補償されることになる。（特開平２−2422
28号公報参照）。
【００２３】ここで、図５に示されるように、各画素に
印加されるデータ電圧（ドレイン電圧）ＶD は、一定の
値で低めに入力するようになっているので、該データ電
圧Ｖ D を予め補正しておくことにより、本来書き込みた
いデータを各画素に入力することができる。すなわち、
本実施例では、データ側のドレインバスラインDBD1,DBD
2,…に印加する信号電圧（データ電圧ＶD ）を、薄膜ト
ランジスタのチャネル容量に起因するデータ電圧の変化
を補正する電圧レベルとして予め補正するようになって
いる。
印加されるデータ電圧（ドレイン電圧）ＶD は、一定の
値で低めに入力するようになっているので、該データ電
圧Ｖ D を予め補正しておくことにより、本来書き込みた
いデータを各画素に入力することができる。すなわち、
本実施例では、データ側のドレインバスラインDBD1,DBD
2,…に印加する信号電圧（データ電圧ＶD ）を、薄膜ト
ランジスタのチャネル容量に起因するデータ電圧の変化
を補正する電圧レベルとして予め補正するようになって
いる。
【００２４】
【発明の効果】以上、詳述したように、本発明の液晶表
示パネルによれば、画素電極を２つの表示電極に分割し
て薄膜トランジスタのチャネル部の容量に起因して生じ
る書き込み電圧のレベルシフトを補償するようにした液
晶表示パネルの実装が可能となる。
示パネルによれば、画素電極を２つの表示電極に分割し
て薄膜トランジスタのチャネル部の容量に起因して生じ
る書き込み電圧のレベルシフトを補償するようにした液
晶表示パネルの実装が可能となる。
【図１】本発明に係る液晶表示パネルの一実施例を示す
レイアウトパターン図である。
レイアウトパターン図である。
【図２】本発明の液晶表示パネルの他の実施例を示すレ
イアウトパターン図である。
イアウトパターン図である。
【図３】本発明の液晶表示パネルのさらに他の実施例を
示すレイアウトパターン図である。
示すレイアウトパターン図である。
【図４】本発明の液晶表示パネルの動作を説明するため
の等価回路図である。
の等価回路図である。
【図５】本発明の液晶表示パネルを駆動するための駆動
電圧波形図である。
電圧波形図である。
【図６】従来の液晶表示パネルの等価回路図である。
【図７】従来の液晶表示パネルを駆動するための駆動電
圧波形図である。
圧波形図である。
【図８】従来の蓄積容量を付加した薄膜トランジスタの
構造を概略的に示す図である。
構造を概略的に示す図である。
【図９】従来発明に係る液晶表示パネルの等価回路を示
す図である。
す図である。
【図１０】図９に示す発明を適用した関連技術としての
液晶表示パネルのレイアウトパターン図である。
液晶表示パネルのレイアウトパターン図である。
Ｐ…画素電極 Ｐ0 …対向電極 Ｐ11…第１の表示電極 Ｐ21…第２の表示電極 Ｔ1 …第１の薄膜トランジスタ Ｔ2 …第２の薄膜トランジスタ DBD1,DBD2,DBD3…第１のドレインバスライン DBE0,DBE1,DBE2,DBE3 …第２のドレインバスライン GB1,GB2,GB3 …ゲートバスライン
Claims (4)
- 【請求項１】 薄膜トランジスタ(T1,T2),該薄膜トラン
ジスタのソースに接続される画素電極(P),ゲート電極同
志を接続するゲートバスライン (GB1,GB2,…),および,
ドレイン電極同志を接続するドレインバスライン (DB
D1,DBD2,…; DBE1,DBE2,…) が形成された絶縁性の薄膜
トランジスタマトリクス基板と、該薄膜トランジスタマ
トリクス基板に液晶層を挟んで対向して配置される透光
性の対向電極(P0: P10,P20) が形成された対向基板とを
有する液晶表示パネルにおいて、前記薄膜トランジスタ
マトリクス基板上の各画素電極(P) は、同一のゲートバ
スライン (GB1,GB2,…) に接続された２つの薄膜トラン
ジスタ(T1,T2) の内の第１の薄膜トランジスタ(T1)のソ
ース電極に接続された第１の表示電極(P11),および, 第
２の薄膜トランジスタ(T2)のソース電極に接続された第
２の表示電極(P21) により構成され、前記第１の薄膜ト
ランジスタ(T1)のドレイン電極はデータ電圧が印加され
る第１のドレインバスライン (DBD1,DBD2,…) に接続さ
れ、前記第２の薄膜トランジスタ(T2)のドレイン電極は
アース電位に保持される第２のドレインバスライン (DB
E1,DBE2,…) に接続され、該第１の表示電極(P11) およ
び該第２の表示電極(P21) に液晶層を介して対向する対
向基板上の対向電極(P0: P10,P20) は、前記画素電極毎
に電気的に分離して形成された液晶表示パネルであっ
て、 前記第２のドレインバスライン (DBE1,DBE2,…) を、前
記ゲートバスライン (GB1,GB2,…) と平行するようにし
て形成し、該第２のドレインバスラインに対してアース
電位を該ゲートバスラインに平行する位置から印加する
ようにしたことを特徴とする液晶表示パネル。 - 【請求項２】 前記第２のドレインバスライン (DBE1,D
BE2,…) は、全て共通に接続され、少なくとも１個所か
らアース電位を印加するようにしたことを特徴とする請
求項１記載の液晶表示パネル。 - 【請求項３】 前記第１および第２の表示電極(P11,
P21) を、該第１および第２の表示電極に接続された第
１および第２の薄膜トランジスタ(T1,T2) が前記ゲート
バスライン (GB1,GB2,…) と平行に形成された前記第２
のドレインバスライン (DBE1,DBE2,…) を挟んで隣接す
るようにして配置し、該第２のドレインバスライン (DB
E1,DBE2,…) を２つの薄膜トランジスタの列で共通に使
用するようにしたことを特徴とする請求項１の液晶表示
パネル。 - 【請求項４】 前記第１のドレインバスライン (DBD1,D
BD2,…) に印加するデータ電圧を、前記薄膜トランジス
タのチャネル容量に起因するデータ電圧の変化を補正す
る電圧レベルとしたことを特徴とする請求項１の液晶表
示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496091A JP3119686B2 (ja) | 1991-09-13 | 1991-09-13 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496091A JP3119686B2 (ja) | 1991-09-13 | 1991-09-13 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572554A true JPH0572554A (ja) | 1993-03-26 |
| JP3119686B2 JP3119686B2 (ja) | 2000-12-25 |
Family
ID=16978956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23496091A Expired - Lifetime JP3119686B2 (ja) | 1991-09-13 | 1991-09-13 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119686B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048051A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 液晶表示装置 |
| US8810606B2 (en) | 2004-11-12 | 2014-08-19 | Samsung Display Co., Ltd. | Display device and driving method thereof |
-
1991
- 1991-09-13 JP JP23496091A patent/JP3119686B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048051A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 液晶表示装置 |
| US8810606B2 (en) | 2004-11-12 | 2014-08-19 | Samsung Display Co., Ltd. | Display device and driving method thereof |
| US9058787B2 (en) | 2004-11-12 | 2015-06-16 | Samsung Display Co., Ltd. | Display device and driving method thereof |
| US9390669B2 (en) | 2004-11-12 | 2016-07-12 | Samsung Display Co., Ltd. | Display device and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119686B2 (ja) | 2000-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6292237B1 (en) | Active-matrix liquid-crystal display device and substrate therefor | |
| US8395744B2 (en) | Display device including dummy pixel region | |
| USRE40771E1 (en) | Liquid crystal display device and method of driving the same | |
| US7050038B2 (en) | Active-matrix substrate and display device | |
| KR100361626B1 (ko) | 액티브 매트릭스형 액정표시장치 | |
| US8179489B2 (en) | Display device | |
| JP4029802B2 (ja) | 電気光学装置の駆動回路、電気光学装置及び電子機器 | |
| KR20010066254A (ko) | 액정표시장치 | |
| US5654731A (en) | Shielded pixel structure for liquid crystal displays | |
| KR100531388B1 (ko) | 표시 장치 | |
| US5369512A (en) | Active matrix liquid crystal display with variable compensation capacitor | |
| US6198516B1 (en) | LCD having TFT formed at an intersection of data and capacitor lines | |
| JP2003280036A (ja) | 液晶表示装置 | |
| US6917407B2 (en) | Liquid crystal display device and method of fabricating the same | |
| JPH09113933A (ja) | 薄膜トランジスタ液晶表示素子 | |
| JP3656179B2 (ja) | アクティブマトリックス型液晶表示素子及びその駆動方法 | |
| JP2003075869A (ja) | 平面表示素子 | |
| JPH04318512A (ja) | 薄膜トランジスタ型液晶表示装置 | |
| JP3119686B2 (ja) | 液晶表示パネル | |
| JP3316335B2 (ja) | 液晶表示装置 | |
| JP4617861B2 (ja) | 液晶表示装置 | |
| JP2523587B2 (ja) | アクテイブマトリツクス型液晶表示素子 | |
| CN110426900A (zh) | 阵列基板、显示面板及显示装置 | |
| JPH0915646A (ja) | アクティブマトリクス液晶表示素子 | |
| JPH05224239A (ja) | アクティブマトリクス液晶表示ディスプレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000905 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071013 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |