JPH0572298A - Romコードチエツク回路 - Google Patents
Romコードチエツク回路Info
- Publication number
- JPH0572298A JPH0572298A JP3235787A JP23578791A JPH0572298A JP H0572298 A JPH0572298 A JP H0572298A JP 3235787 A JP3235787 A JP 3235787A JP 23578791 A JP23578791 A JP 23578791A JP H0572298 A JPH0572298 A JP H0572298A
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- JP
- Japan
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- transistor
- rom code
- output
- transistors
- type transistor
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Abstract
(57)【要約】
【目的】ROMコード番号データをデータバスにより読
み出すことを可能にする。 【構成】外部に読み出せるデータバス9に直列に接続し
た第1のトランジスタ群11と、第1のトランジスタ群
11の各々に直列接続した第2のトランジスタ群12,
13を有し、所定の読み出し信号によりオン・オフ制御
される第1のトランジスタ群11を介して、製造工程で
選択的にしきい値電圧を変化させてある第2のトランジ
スタ群12,13の各出力電圧をROMコード番号デー
タとして読み出すことができるようになした。
み出すことを可能にする。 【構成】外部に読み出せるデータバス9に直列に接続し
た第1のトランジスタ群11と、第1のトランジスタ群
11の各々に直列接続した第2のトランジスタ群12,
13を有し、所定の読み出し信号によりオン・オフ制御
される第1のトランジスタ群11を介して、製造工程で
選択的にしきい値電圧を変化させてある第2のトランジ
スタ群12,13の各出力電圧をROMコード番号デー
タとして読み出すことができるようになした。
Description
【0001】
【産業上の利用分野】本発明はROM(リード・オンリ
・メモリ)コードチェック回路に関する。
・メモリ)コードチェック回路に関する。
【0002】
【従来の技術】従来のROMコードのチェック回路は、
図3に示すように、先のとがった導通針20を針立てパ
ッド21に立て、ICチップ24のGND端子25より
接地を取り、電源16に所定の電圧を加え、電源16か
ら抵抗17,導通線19,針立てパッド21,デプレッ
ション型トランジスタ22(又はエンハンスメント型ト
ランジスタ23)を通ってGND間に電圧を加える。こ
のとき、抵抗17と導通線19の中間の出力点18をモ
ニターする。デプレッション型トランジスタ22が入っ
ている場合は、デプレッション型トランジスタ22がO
N状態である為、電源16からGNDに電流が流れ、前
記出力点18の電圧レベルは、抵抗17対デプレッショ
ン型トランジスタ22の比によってきまるが、あらかじ
めデプレッション型トランジスタ23より大きい値の抵
抗を取り付けるので、出力点18にはGNDレベル
“0”が出力される。
図3に示すように、先のとがった導通針20を針立てパ
ッド21に立て、ICチップ24のGND端子25より
接地を取り、電源16に所定の電圧を加え、電源16か
ら抵抗17,導通線19,針立てパッド21,デプレッ
ション型トランジスタ22(又はエンハンスメント型ト
ランジスタ23)を通ってGND間に電圧を加える。こ
のとき、抵抗17と導通線19の中間の出力点18をモ
ニターする。デプレッション型トランジスタ22が入っ
ている場合は、デプレッション型トランジスタ22がO
N状態である為、電源16からGNDに電流が流れ、前
記出力点18の電圧レベルは、抵抗17対デプレッショ
ン型トランジスタ22の比によってきまるが、あらかじ
めデプレッション型トランジスタ23より大きい値の抵
抗を取り付けるので、出力点18にはGNDレベル
“0”が出力される。
【0003】又、エンハンスメント型トランジスタ23
の場合は、このエンハンスメント型トランジスタ23が
OFF状態なので電源とGND間は切り離され、出力点
18には電源レベル“1”が出力される。
の場合は、このエンハンスメント型トランジスタ23が
OFF状態なので電源とGND間は切り離され、出力点
18には電源レベル“1”が出力される。
【0004】このようにして、ROMコードごとにデプ
レッション型トランジスタ22,エンハンスメント型ト
ランジスタ23の位置を変えることによって、ROMコ
ードの識別を行なっていた。
レッション型トランジスタ22,エンハンスメント型ト
ランジスタ23の位置を変えることによって、ROMコ
ードの識別を行なっていた。
【0005】尚図3において、点線で囲まれた領域30
は、ICチィップ24上の領域30′部分を拡大して回
路図として示されている。
は、ICチィップ24上の領域30′部分を拡大して回
路図として示されている。
【0006】
【発明が解決しようとする課題】前述した従来のROM
コードチェックの構成では、ICチップ24の中に針2
0を立てる為、操作に熟知するまで時間がかかり、熟知
しても針20の操作ミスにより、ICチップ24にキズ
を付けて、これをこわすおそれがあるという欠点があ
る。
コードチェックの構成では、ICチップ24の中に針2
0を立てる為、操作に熟知するまで時間がかかり、熟知
しても針20の操作ミスにより、ICチップ24にキズ
を付けて、これをこわすおそれがあるという欠点があ
る。
【0007】又、ICチップ24を樹脂で封入してしま
うと、樹脂をはがさなければならないという欠点もあ
る。
うと、樹脂をはがさなければならないという欠点もあ
る。
【0008】1つのICチップ24を測定するのに時間
を要し、大量のICチップをチェックすることはできな
いという欠点もある。
を要し、大量のICチップをチェックすることはできな
いという欠点もある。
【0009】本発明の目的は、前記諸欠点を解決し、I
Cチップを破損する心配がなく、すみやかに電気的測定
試験ができるようにしたROMコードチェック回路を提
供することにある。
Cチップを破損する心配がなく、すみやかに電気的測定
試験ができるようにしたROMコードチェック回路を提
供することにある。
【0010】
【課題を解決するための手段】本発明のROMコードチ
ェック回路の構成は、外部に読み出せるデータバスに直
列に接続した第1のトランジスタ群と、前記第1のトラ
ンジスタ群の各々のトランジスタに直列接続した第2の
トランジスタ群とを有し、所定の読み出し信号によりオ
ン・オフ制御される前記第1のトランジスタ群を介し
て、選択的にしきい値電圧を変化させた第2のトランジ
スタ群の各トランジスタの出力電圧をROMコード番号
データとして読み出すようになしたことを特徴とする。
ェック回路の構成は、外部に読み出せるデータバスに直
列に接続した第1のトランジスタ群と、前記第1のトラ
ンジスタ群の各々のトランジスタに直列接続した第2の
トランジスタ群とを有し、所定の読み出し信号によりオ
ン・オフ制御される前記第1のトランジスタ群を介し
て、選択的にしきい値電圧を変化させた第2のトランジ
スタ群の各トランジスタの出力電圧をROMコード番号
データとして読み出すようになしたことを特徴とする。
【0011】
【実施例】図1は本発明の一実施例のマイクロコンピュ
ータに内蔵されたROMコードチェック用回路の要部の
ブロック図である。
ータに内蔵されたROMコードチェック用回路の要部の
ブロック図である。
【0012】図2は図1の各部の波形を示すタイミング
図である。
図である。
【0013】図2において、図1に関する命令発生回路
5から出力されるROMコード読み出し命令信号3の波
形,およびタイミング発生回路4から出力されるタイミ
ング信号1の波形,タイミング信号2の波形およびデー
タバス9の波形である。
5から出力されるROMコード読み出し命令信号3の波
形,およびタイミング発生回路4から出力されるタイミ
ング信号1の波形,タイミング信号2の波形およびデー
タバス9の波形である。
【0014】図1において、タイミング発生回路4から
出力されるタイミング信号1とタイミング信号2とは、
マイクロコンピュータの1命令サイクル14(図2)ご
とに“1”の読み出しを繰り返し出力している。命令発
生回路5より、ROMコード読み出し命令信号3から
“1”が出力されると、インバータ8の出力は“0”と
なり、プルアップトランジスタ10をONする。プルア
ップトランジスタ10がONすると、データバス9は電
源レベルになる。
出力されるタイミング信号1とタイミング信号2とは、
マイクロコンピュータの1命令サイクル14(図2)ご
とに“1”の読み出しを繰り返し出力している。命令発
生回路5より、ROMコード読み出し命令信号3から
“1”が出力されると、インバータ8の出力は“0”と
なり、プルアップトランジスタ10をONする。プルア
ップトランジスタ10がONすると、データバス9は電
源レベルになる。
【0015】又、ROMコード読み出し命令信号3から
“1”が出力され、かつタイミング信号1が“1”の時
AND回路6の出力は“1”になる。
“1”が出力され、かつタイミング信号1が“1”の時
AND回路6の出力は“1”になる。
【0016】又、ROMコード読み出し命令信号3とタ
イミング信号2とが“1”の時は、AND回路7の出力
も“1”が出力される。
イミング信号2とが“1”の時は、AND回路7の出力
も“1”が出力される。
【0017】AND回路6,7の出力が“1”になるこ
とにより、エンハンスメント型トランジスタ11はON
する。エンハンスメント型トランジスタ11がONする
と、エンハンスメント型トランジスタ11に接続されて
いるトランジスタがデプレッション型トランジスタ13
(以下デプレッションTr)の場合は、デプレッション
Trは常時ON状態である為、読み出し期間15(図
2)ではプルアップトランジスタ10とエンハンスメン
ト型トランジスタ11,デプレッションTrを通して、
電源からGNDに電流が流れ、前記の中間点にあるDA
TAバス9の出力レベルは、プルアップトランジスタ1
0対エンハンスメント型トランジスタ11,デプレッシ
ョンTrのON抵抗比によってきまるものである。
とにより、エンハンスメント型トランジスタ11はON
する。エンハンスメント型トランジスタ11がONする
と、エンハンスメント型トランジスタ11に接続されて
いるトランジスタがデプレッション型トランジスタ13
(以下デプレッションTr)の場合は、デプレッション
Trは常時ON状態である為、読み出し期間15(図
2)ではプルアップトランジスタ10とエンハンスメン
ト型トランジスタ11,デプレッションTrを通して、
電源からGNDに電流が流れ、前記の中間点にあるDA
TAバス9の出力レベルは、プルアップトランジスタ1
0対エンハンスメント型トランジスタ11,デプレッシ
ョンTrのON抵抗比によってきまるものである。
【0018】しかしあらかじめプルアップトランジスタ
10とエンハンスメント型トランジスタ11,デプレッ
ションTrのON抵抗比は、プルアップトランジスタ1
0のON抵抗の方が大きく作られており、DATAバス
9の出力レベルは、“0”が出力される。又、エンハン
スメント型トランジスタ11に接続されているトランジ
スタがエンハンスメント型トランジスタ12(以下通常
Trとする)の場合は、通常TrはOFF状態である
為、読み出し期間15では、エンハンスメント型トラン
ジスタ11がONしても電源からGNDに電流は流れ
ず、DATAバス9には、プルアップトランジスタ10
を通って“1”が出力される。
10とエンハンスメント型トランジスタ11,デプレッ
ションTrのON抵抗比は、プルアップトランジスタ1
0のON抵抗の方が大きく作られており、DATAバス
9の出力レベルは、“0”が出力される。又、エンハン
スメント型トランジスタ11に接続されているトランジ
スタがエンハンスメント型トランジスタ12(以下通常
Trとする)の場合は、通常TrはOFF状態である
為、読み出し期間15では、エンハンスメント型トラン
ジスタ11がONしても電源からGNDに電流は流れ
ず、DATAバス9には、プルアップトランジスタ10
を通って“1”が出力される。
【0019】前記タイミングのDATAバス9を外部か
らモニターすることにより、ROMコード番号のDAT
Aを読み取ることが可能になる。又、1つのROMコー
ドごとにデプレッションTrと通常Trの位置を変える
ことにより、DATAバス9よりROMコード別のDA
TAが出力されるので、ROMコード別の選別が可能に
なる。前記素子を複数個使用することにより、より多く
のROMコード出力が可能になる。
らモニターすることにより、ROMコード番号のDAT
Aを読み取ることが可能になる。又、1つのROMコー
ドごとにデプレッションTrと通常Trの位置を変える
ことにより、DATAバス9よりROMコード別のDA
TAが出力されるので、ROMコード別の選別が可能に
なる。前記素子を複数個使用することにより、より多く
のROMコード出力が可能になる。
【0020】
【発明の効果】以上説明したように、本発明は、ROM
コードを容易に外部から確認できる様にする事でROM
コード別に選別が可能となり、1ウェハー上でも多種類
のROMコードを入力することができ、少量多品種の生
産が可能になり、過剰生産が少なくなり、チップコスト
を下げることが可能となるという効果がある。
コードを容易に外部から確認できる様にする事でROM
コード別に選別が可能となり、1ウェハー上でも多種類
のROMコードを入力することができ、少量多品種の生
産が可能になり、過剰生産が少なくなり、チップコスト
を下げることが可能となるという効果がある。
【図1】本発明の一実施例のROMコードチェック回路
を示すブロック図である。
を示すブロック図である。
【図2】図1の回路の命令発生回路の出力信号波形、タ
イミング発生回路の出力信号の波形,DATAバスの波
形,プリチャージ信号の波形を示すタイミング図であ
る。
イミング発生回路の出力信号の波形,DATAバスの波
形,プリチャージ信号の波形を示すタイミング図であ
る。
【図3】従来のROMコードチェック回路を示すブロッ
ク図である。
ク図である。
1 タイミング信号 2 タイミング信号 3 ROMコード読み出し命令信号 4 タイミング発生回路 5 命令発生回路 6,7 AND回路 8 インバータ 9 DATAバス 10 プルアップトランジスタ 11,12,23 エンハンスメント型トランジスタ 13,22 デプレッション型トランジスタ 14 1命令サイクル 15 読み出し期間 16 電源 17 抵抗 18 出力点 19 導通線 20 先のとがった導通針 21 針立て用パッド 24 ICチップ 25 GND端子
Claims (1)
- 【請求項1】 外部に読み出せるデータバスに直列に接
続した第1のトランジスタ群と、前記第1のトランジス
タ群の各々のトランジスタに直列接続した第2のトラン
ジスタ群とを有し、所定の読み出し信号によりオン・オ
フ制御される前記第1のトランジスタ群を介して、選択
的にしきい値電圧を変化させた第2のトランジスタ群の
各トランジスタの出力電圧をROMコード番号データと
して読み出すようになしたことを特徴とするROMコー
ドチェック回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235787A JP2806656B2 (ja) | 1991-09-17 | 1991-09-17 | Romコードチェック回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235787A JP2806656B2 (ja) | 1991-09-17 | 1991-09-17 | Romコードチェック回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0572298A true JPH0572298A (ja) | 1993-03-23 |
JP2806656B2 JP2806656B2 (ja) | 1998-09-30 |
Family
ID=16991251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3235787A Expired - Lifetime JP2806656B2 (ja) | 1991-09-17 | 1991-09-17 | Romコードチェック回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2806656B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
-
1991
- 1991-09-17 JP JP3235787A patent/JP2806656B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
Also Published As
Publication number | Publication date |
---|---|
JP2806656B2 (ja) | 1998-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980707 |