JPH0572298A - Ｒｏｍコードチエツク回路 - Google Patents
Ｒｏｍコードチエツク回路Info
- Publication number
- JPH0572298A JPH0572298A JP3235787A JP23578791A JPH0572298A JP H0572298 A JPH0572298 A JP H0572298A JP 3235787 A JP3235787 A JP 3235787A JP 23578791 A JP23578791 A JP 23578791A JP H0572298 A JPH0572298 A JP H0572298A
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- JP
- Japan
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- transistor
- rom code
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- transistors
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Abstract
(57)【要約】
【目的】ＲＯＭコード番号データをデータバスにより読
み出すことを可能にする。 【構成】外部に読み出せるデータバス９に直列に接続し
た第１のトランジスタ群１１と、第１のトランジスタ群
１１の各々に直列接続した第２のトランジスタ群１２，
１３を有し、所定の読み出し信号によりオン・オフ制御
される第１のトランジスタ群１１を介して、製造工程で
選択的にしきい値電圧を変化させてある第２のトランジ
スタ群１２，１３の各出力電圧をＲＯＭコード番号デー
タとして読み出すことができるようになした。
み出すことを可能にする。 【構成】外部に読み出せるデータバス９に直列に接続し
た第１のトランジスタ群１１と、第１のトランジスタ群
１１の各々に直列接続した第２のトランジスタ群１２，
１３を有し、所定の読み出し信号によりオン・オフ制御
される第１のトランジスタ群１１を介して、製造工程で
選択的にしきい値電圧を変化させてある第２のトランジ
スタ群１２，１３の各出力電圧をＲＯＭコード番号デー
タとして読み出すことができるようになした。
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭ（リード・オンリ
・メモリ）コードチェック回路に関する。
・メモリ）コードチェック回路に関する。
【０００２】
【従来の技術】従来のＲＯＭコードのチェック回路は、
図３に示すように、先のとがった導通針２０を針立てパ
ッド２１に立て、ＩＣチップ２４のＧＮＤ端子２５より
接地を取り、電源１６に所定の電圧を加え、電源１６か
ら抵抗１７，導通線１９，針立てパッド２１，デプレッ
ション型トランジスタ２２（又はエンハンスメント型ト
ランジスタ２３）を通ってＧＮＤ間に電圧を加える。こ
のとき、抵抗１７と導通線１９の中間の出力点１８をモ
ニターする。デプレッション型トランジスタ２２が入っ
ている場合は、デプレッション型トランジスタ２２がＯ
Ｎ状態である為、電源１６からＧＮＤに電流が流れ、前
記出力点１８の電圧レベルは、抵抗１７対デプレッショ
ン型トランジスタ２２の比によってきまるが、あらかじ
めデプレッション型トランジスタ２３より大きい値の抵
抗を取り付けるので、出力点１８にはＧＮＤレベル
“０”が出力される。
図３に示すように、先のとがった導通針２０を針立てパ
ッド２１に立て、ＩＣチップ２４のＧＮＤ端子２５より
接地を取り、電源１６に所定の電圧を加え、電源１６か
ら抵抗１７，導通線１９，針立てパッド２１，デプレッ
ション型トランジスタ２２（又はエンハンスメント型ト
ランジスタ２３）を通ってＧＮＤ間に電圧を加える。こ
のとき、抵抗１７と導通線１９の中間の出力点１８をモ
ニターする。デプレッション型トランジスタ２２が入っ
ている場合は、デプレッション型トランジスタ２２がＯ
Ｎ状態である為、電源１６からＧＮＤに電流が流れ、前
記出力点１８の電圧レベルは、抵抗１７対デプレッショ
ン型トランジスタ２２の比によってきまるが、あらかじ
めデプレッション型トランジスタ２３より大きい値の抵
抗を取り付けるので、出力点１８にはＧＮＤレベル
“０”が出力される。
【０００３】又、エンハンスメント型トランジスタ２３
の場合は、このエンハンスメント型トランジスタ２３が
ＯＦＦ状態なので電源とＧＮＤ間は切り離され、出力点
１８には電源レベル“１”が出力される。
の場合は、このエンハンスメント型トランジスタ２３が
ＯＦＦ状態なので電源とＧＮＤ間は切り離され、出力点
１８には電源レベル“１”が出力される。
【０００４】このようにして、ＲＯＭコードごとにデプ
レッション型トランジスタ２２，エンハンスメント型ト
ランジスタ２３の位置を変えることによって、ＲＯＭコ
ードの識別を行なっていた。
レッション型トランジスタ２２，エンハンスメント型ト
ランジスタ２３の位置を変えることによって、ＲＯＭコ
ードの識別を行なっていた。
【０００５】尚図３において、点線で囲まれた領域３０
は、ＩＣチィップ２４上の領域３０′部分を拡大して回
路図として示されている。
は、ＩＣチィップ２４上の領域３０′部分を拡大して回
路図として示されている。
【０００６】
【発明が解決しようとする課題】前述した従来のＲＯＭ
コードチェックの構成では、ＩＣチップ２４の中に針２
０を立てる為、操作に熟知するまで時間がかかり、熟知
しても針２０の操作ミスにより、ＩＣチップ２４にキズ
を付けて、これをこわすおそれがあるという欠点があ
る。
コードチェックの構成では、ＩＣチップ２４の中に針２
０を立てる為、操作に熟知するまで時間がかかり、熟知
しても針２０の操作ミスにより、ＩＣチップ２４にキズ
を付けて、これをこわすおそれがあるという欠点があ
る。
【０００７】又、ＩＣチップ２４を樹脂で封入してしま
うと、樹脂をはがさなければならないという欠点もあ
る。
うと、樹脂をはがさなければならないという欠点もあ
る。
【０００８】１つのＩＣチップ２４を測定するのに時間
を要し、大量のＩＣチップをチェックすることはできな
いという欠点もある。
を要し、大量のＩＣチップをチェックすることはできな
いという欠点もある。
【０００９】本発明の目的は、前記諸欠点を解決し、Ｉ
Ｃチップを破損する心配がなく、すみやかに電気的測定
試験ができるようにしたＲＯＭコードチェック回路を提
供することにある。
Ｃチップを破損する心配がなく、すみやかに電気的測定
試験ができるようにしたＲＯＭコードチェック回路を提
供することにある。
【００１０】
【課題を解決するための手段】本発明のＲＯＭコードチ
ェック回路の構成は、外部に読み出せるデータバスに直
列に接続した第１のトランジスタ群と、前記第１のトラ
ンジスタ群の各々のトランジスタに直列接続した第２の
トランジスタ群とを有し、所定の読み出し信号によりオ
ン・オフ制御される前記第１のトランジスタ群を介し
て、選択的にしきい値電圧を変化させた第２のトランジ
スタ群の各トランジスタの出力電圧をＲＯＭコード番号
データとして読み出すようになしたことを特徴とする。
ェック回路の構成は、外部に読み出せるデータバスに直
列に接続した第１のトランジスタ群と、前記第１のトラ
ンジスタ群の各々のトランジスタに直列接続した第２の
トランジスタ群とを有し、所定の読み出し信号によりオ
ン・オフ制御される前記第１のトランジスタ群を介し
て、選択的にしきい値電圧を変化させた第２のトランジ
スタ群の各トランジスタの出力電圧をＲＯＭコード番号
データとして読み出すようになしたことを特徴とする。
【００１１】
【実施例】図１は本発明の一実施例のマイクロコンピュ
ータに内蔵されたＲＯＭコードチェック用回路の要部の
ブロック図である。
ータに内蔵されたＲＯＭコードチェック用回路の要部の
ブロック図である。
【００１２】図２は図１の各部の波形を示すタイミング
図である。
図である。
【００１３】図２において、図１に関する命令発生回路
５から出力されるＲＯＭコード読み出し命令信号３の波
形，およびタイミング発生回路４から出力されるタイミ
ング信号１の波形，タイミング信号２の波形およびデー
タバス９の波形である。
５から出力されるＲＯＭコード読み出し命令信号３の波
形，およびタイミング発生回路４から出力されるタイミ
ング信号１の波形，タイミング信号２の波形およびデー
タバス９の波形である。
【００１４】図１において、タイミング発生回路４から
出力されるタイミング信号１とタイミング信号２とは、
マイクロコンピュータの１命令サイクル１４（図２）ご
とに“１”の読み出しを繰り返し出力している。命令発
生回路５より、ＲＯＭコード読み出し命令信号３から
“１”が出力されると、インバータ８の出力は“０”と
なり、プルアップトランジスタ１０をＯＮする。プルア
ップトランジスタ１０がＯＮすると、データバス９は電
源レベルになる。
出力されるタイミング信号１とタイミング信号２とは、
マイクロコンピュータの１命令サイクル１４（図２）ご
とに“１”の読み出しを繰り返し出力している。命令発
生回路５より、ＲＯＭコード読み出し命令信号３から
“１”が出力されると、インバータ８の出力は“０”と
なり、プルアップトランジスタ１０をＯＮする。プルア
ップトランジスタ１０がＯＮすると、データバス９は電
源レベルになる。
【００１５】又、ＲＯＭコード読み出し命令信号３から
“１”が出力され、かつタイミング信号１が“１”の時
ＡＮＤ回路６の出力は“１”になる。
“１”が出力され、かつタイミング信号１が“１”の時
ＡＮＤ回路６の出力は“１”になる。
【００１６】又、ＲＯＭコード読み出し命令信号３とタ
イミング信号２とが“１”の時は、ＡＮＤ回路７の出力
も“１”が出力される。
イミング信号２とが“１”の時は、ＡＮＤ回路７の出力
も“１”が出力される。
【００１７】ＡＮＤ回路６，７の出力が“１”になるこ
とにより、エンハンスメント型トランジスタ１１はＯＮ
する。エンハンスメント型トランジスタ１１がＯＮする
と、エンハンスメント型トランジスタ１１に接続されて
いるトランジスタがデプレッション型トランジスタ１３
（以下デプレッションＴｒ）の場合は、デプレッション
Ｔｒは常時ＯＮ状態である為、読み出し期間１５（図
２）ではプルアップトランジスタ１０とエンハンスメン
ト型トランジスタ１１，デプレッションＴｒを通して、
電源からＧＮＤに電流が流れ、前記の中間点にあるＤＡ
ＴＡバス９の出力レベルは、プルアップトランジスタ１
０対エンハンスメント型トランジスタ１１，デプレッシ
ョンＴｒのＯＮ抵抗比によってきまるものである。
とにより、エンハンスメント型トランジスタ１１はＯＮ
する。エンハンスメント型トランジスタ１１がＯＮする
と、エンハンスメント型トランジスタ１１に接続されて
いるトランジスタがデプレッション型トランジスタ１３
（以下デプレッションＴｒ）の場合は、デプレッション
Ｔｒは常時ＯＮ状態である為、読み出し期間１５（図
２）ではプルアップトランジスタ１０とエンハンスメン
ト型トランジスタ１１，デプレッションＴｒを通して、
電源からＧＮＤに電流が流れ、前記の中間点にあるＤＡ
ＴＡバス９の出力レベルは、プルアップトランジスタ１
０対エンハンスメント型トランジスタ１１，デプレッシ
ョンＴｒのＯＮ抵抗比によってきまるものである。
【００１８】しかしあらかじめプルアップトランジスタ
１０とエンハンスメント型トランジスタ１１，デプレッ
ションＴｒのＯＮ抵抗比は、プルアップトランジスタ１
０のＯＮ抵抗の方が大きく作られており、ＤＡＴＡバス
９の出力レベルは、“０”が出力される。又、エンハン
スメント型トランジスタ１１に接続されているトランジ
スタがエンハンスメント型トランジスタ１２（以下通常
Ｔｒとする）の場合は、通常ＴｒはＯＦＦ状態である
為、読み出し期間１５では、エンハンスメント型トラン
ジスタ１１がＯＮしても電源からＧＮＤに電流は流れ
ず、ＤＡＴＡバス９には、プルアップトランジスタ１０
を通って“１”が出力される。
１０とエンハンスメント型トランジスタ１１，デプレッ
ションＴｒのＯＮ抵抗比は、プルアップトランジスタ１
０のＯＮ抵抗の方が大きく作られており、ＤＡＴＡバス
９の出力レベルは、“０”が出力される。又、エンハン
スメント型トランジスタ１１に接続されているトランジ
スタがエンハンスメント型トランジスタ１２（以下通常
Ｔｒとする）の場合は、通常ＴｒはＯＦＦ状態である
為、読み出し期間１５では、エンハンスメント型トラン
ジスタ１１がＯＮしても電源からＧＮＤに電流は流れ
ず、ＤＡＴＡバス９には、プルアップトランジスタ１０
を通って“１”が出力される。
【００１９】前記タイミングのＤＡＴＡバス９を外部か
らモニターすることにより、ＲＯＭコード番号のＤＡＴ
Ａを読み取ることが可能になる。又、１つのＲＯＭコー
ドごとにデプレッションＴｒと通常Ｔｒの位置を変える
ことにより、ＤＡＴＡバス９よりＲＯＭコード別のＤＡ
ＴＡが出力されるので、ＲＯＭコード別の選別が可能に
なる。前記素子を複数個使用することにより、より多く
のＲＯＭコード出力が可能になる。
らモニターすることにより、ＲＯＭコード番号のＤＡＴ
Ａを読み取ることが可能になる。又、１つのＲＯＭコー
ドごとにデプレッションＴｒと通常Ｔｒの位置を変える
ことにより、ＤＡＴＡバス９よりＲＯＭコード別のＤＡ
ＴＡが出力されるので、ＲＯＭコード別の選別が可能に
なる。前記素子を複数個使用することにより、より多く
のＲＯＭコード出力が可能になる。
【００２０】
【発明の効果】以上説明したように、本発明は、ＲＯＭ
コードを容易に外部から確認できる様にする事でＲＯＭ
コード別に選別が可能となり、１ウェハー上でも多種類
のＲＯＭコードを入力することができ、少量多品種の生
産が可能になり、過剰生産が少なくなり、チップコスト
を下げることが可能となるという効果がある。
コードを容易に外部から確認できる様にする事でＲＯＭ
コード別に選別が可能となり、１ウェハー上でも多種類
のＲＯＭコードを入力することができ、少量多品種の生
産が可能になり、過剰生産が少なくなり、チップコスト
を下げることが可能となるという効果がある。
【図１】本発明の一実施例のＲＯＭコードチェック回路
を示すブロック図である。
を示すブロック図である。
【図２】図１の回路の命令発生回路の出力信号波形、タ
イミング発生回路の出力信号の波形，ＤＡＴＡバスの波
形，プリチャージ信号の波形を示すタイミング図であ
る。
イミング発生回路の出力信号の波形，ＤＡＴＡバスの波
形，プリチャージ信号の波形を示すタイミング図であ
る。
【図３】従来のＲＯＭコードチェック回路を示すブロッ
ク図である。
ク図である。
１ タイミング信号 ２ タイミング信号 ３ ＲＯＭコード読み出し命令信号 ４ タイミング発生回路 ５ 命令発生回路 ６，７ ＡＮＤ回路 ８ インバータ ９ ＤＡＴＡバス １０ プルアップトランジスタ １１，１２，２３ エンハンスメント型トランジスタ １３，２２ デプレッション型トランジスタ １４ １命令サイクル １５ 読み出し期間 １６ 電源 １７ 抵抗 １８ 出力点 １９ 導通線 ２０ 先のとがった導通針 ２１ 針立て用パッド ２４ ＩＣチップ ２５ ＧＮＤ端子
Claims (1)
- 【請求項１】 外部に読み出せるデータバスに直列に接
続した第１のトランジスタ群と、前記第１のトランジス
タ群の各々のトランジスタに直列接続した第２のトラン
ジスタ群とを有し、所定の読み出し信号によりオン・オ
フ制御される前記第１のトランジスタ群を介して、選択
的にしきい値電圧を変化させた第２のトランジスタ群の
各トランジスタの出力電圧をＲＯＭコード番号データと
して読み出すようになしたことを特徴とするＲＯＭコー
ドチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235787A JP2806656B2 (ja) | 1991-09-17 | 1991-09-17 | Ｒｏｍコードチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235787A JP2806656B2 (ja) | 1991-09-17 | 1991-09-17 | Ｒｏｍコードチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572298A true JPH0572298A (ja) | 1993-03-23 |
| JP2806656B2 JP2806656B2 (ja) | 1998-09-30 |
Family
ID=16991251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235787A Expired - Lifetime JP2806656B2 (ja) | 1991-09-17 | 1991-09-17 | Ｒｏｍコードチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806656B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
| JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
-
1991
- 1991-09-17 JP JP3235787A patent/JP2806656B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317176A (ja) * | 2004-04-28 | 2005-11-10 | Hynix Semiconductor Inc | 識別情報を有するメモリ装置 |
| JP2007183188A (ja) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806656B2 (ja) | 1998-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980707 |