JPH0572297A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0572297A JPH0572297A JP3235820A JP23582091A JPH0572297A JP H0572297 A JPH0572297 A JP H0572297A JP 3235820 A JP3235820 A JP 3235820A JP 23582091 A JP23582091 A JP 23582091A JP H0572297 A JPH0572297 A JP H0572297A
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- JP
- Japan
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- signal
- circuit
- level
- test
- semiconductor integrated
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- Pending
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Abstract
(57)【要約】
【目的】消費電流を増大させることなく、待機状態でも
テストを行うとができ、また、テスト状態でも併用して
いる信号入出力端子を、信号の入出力に使えるようにす
る。 【構成】チップイネーブル信号CEbが能動レベルのと
きは検知信号DTのそのまま出力し、非能動レベルにな
るとこの非能動レベルになる直前の検知信号DTのレベ
ルを保持し出力する保持回路2を設ける。
テストを行うとができ、また、テスト状態でも併用して
いる信号入出力端子を、信号の入出力に使えるようにす
る。 【構成】チップイネーブル信号CEbが能動レベルのと
きは検知信号DTのそのまま出力し、非能動レベルにな
るとこの非能動レベルになる直前の検知信号DTのレベ
ルを保持し出力する保持回路2を設ける。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部からの信号によりテスト状態を設定しテストを
実施する回路を備えた半導体集積回路に関する。
特に外部からの信号によりテスト状態を設定しテストを
実施する回路を備えた半導体集積回路に関する。
【0002】
【従来の技術】従来、この種の半導体集積回路は、図5
(A),(B)に示すように、トランジスタT1〜T6
を備え、インバータIV1を介して入力されるチップイ
ネーブル信号CEbが能動レベルのとき、信号入出力端
子TMに電源電圧Vccより高い電圧のテスト要求信号
TRが印加されると高レベルの検知信号DTを出力する
テスト要求検知回路1を有し、この検知信号DTをその
ままテスト設定信号TSとして使用し、各種テストを実
施していた。
(A),(B)に示すように、トランジスタT1〜T6
を備え、インバータIV1を介して入力されるチップイ
ネーブル信号CEbが能動レベルのとき、信号入出力端
子TMに電源電圧Vccより高い電圧のテスト要求信号
TRが印加されると高レベルの検知信号DTを出力する
テスト要求検知回路1を有し、この検知信号DTをその
ままテスト設定信号TSとして使用し、各種テストを実
施していた。
【0003】次にこの半導体集積回路の動作について説
明する。
明する。
【0004】チップイネーブル信号CEbが低レベルの
能動レベルのときは、半導体集積回路全体が動作状態に
あり、テスト要求検知回路1もトランジスタT5が導通
状態となって活性化した状態となっている。
能動レベルのときは、半導体集積回路全体が動作状態に
あり、テスト要求検知回路1もトランジスタT5が導通
状態となって活性化した状態となっている。
【0005】また、チップイネーブル信号CEbが高レ
ベルの非能動レベルのときは、半導体集積回路全体が待
機状態となっており、テスト要求検知回路1は非活性化
状態となっている。
ベルの非能動レベルのときは、半導体集積回路全体が待
機状態となっており、テスト要求検知回路1は非活性化
状態となっている。
【0006】ここで、信号入出力端子TMは、通常動作
時には制御信号等を入力のに使用され、テスト動作時に
はテスト要求信号TRを入力するのに使用される。
時には制御信号等を入力のに使用され、テスト動作時に
はテスト要求信号TRを入力するのに使用される。
【0007】チップイネーブル信号CEbが能動レベル
のとき、信号入出力端子TMに電源電圧Vccより高い
電圧のテスト要求信号TRが印加されると、テスト要求
検知回路1によりこの高電圧が検出され、高レベルの検
知信号DTが出力される。この高レベルの検知信号DT
がそのままテスト設定信号として使用され、半導体集積
回路はテスト状態に入る。
のとき、信号入出力端子TMに電源電圧Vccより高い
電圧のテスト要求信号TRが印加されると、テスト要求
検知回路1によりこの高電圧が検出され、高レベルの検
知信号DTが出力される。この高レベルの検知信号DT
がそのままテスト設定信号として使用され、半導体集積
回路はテスト状態に入る。
【0008】チップイネーブル信号CEbが非能動レベ
ルになるとテスト要求検知回路1は非活性化し、高電圧
のテスト要求信号TRが入力されていても検知信号DT
すなわちテスト設定信号TSは低レベルとなり、テスト
ができない状態となる。
ルになるとテスト要求検知回路1は非活性化し、高電圧
のテスト要求信号TRが入力されていても検知信号DT
すなわちテスト設定信号TSは低レベルとなり、テスト
ができない状態となる。
【0009】この高電圧検知型のテスト要求検知回路1
では、活性化状態では直流電流を消費する為、半導体集
積回路全体の待機状態時には、パワーカットする為に、
トランジスタT5を設けチップイネーブル信号CEbで
活性,非活性を制御している。
では、活性化状態では直流電流を消費する為、半導体集
積回路全体の待機状態時には、パワーカットする為に、
トランジスタT5を設けチップイネーブル信号CEbで
活性,非活性を制御している。
【0010】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、チップイネーブル信号CEbが非能動レベ
ルの待機状態のとき、テスト要求検知回路1の消費電流
をなくすため、このテスト要求検知回路1を非活性化状
態とする構成となっているので、待機状態のときのテス
トができないという欠点があり、また、信号入出力端子
TMをテスト要求信号TRと通常動作の制御信号等とで
使用しているので、テスト状態のときはこの信号入出力
端子TMを通常の制御信号等の入出力に使用することが
できないという問題点があった。
集積回路は、チップイネーブル信号CEbが非能動レベ
ルの待機状態のとき、テスト要求検知回路1の消費電流
をなくすため、このテスト要求検知回路1を非活性化状
態とする構成となっているので、待機状態のときのテス
トができないという欠点があり、また、信号入出力端子
TMをテスト要求信号TRと通常動作の制御信号等とで
使用しているので、テスト状態のときはこの信号入出力
端子TMを通常の制御信号等の入出力に使用することが
できないという問題点があった。
【0011】本発明の目的は、消費電流を増大させるこ
となく待機状態でもテストを行うことができ、またテス
ト状態でも併用している信号入出力端子を、信号の入出
力に使用することができる半導体集積回路を提供するこ
とにある。
となく待機状態でもテストを行うことができ、またテス
ト状態でも併用している信号入出力端子を、信号の入出
力に使用することができる半導体集積回路を提供するこ
とにある。
【0012】
【課題を解決するための手段】本発明の半導体集積回路
は、制御信号により活性化し特定の信号入出力端子に通
常の動作電圧範囲を越えるレベルのテスト要求信号が印
加されると能動レベルの検知信号を出力するテスト要求
検知回路と、前記検知信号のレベルを所定のタイミング
で取込み保持して出力する保持回路とを有している。
は、制御信号により活性化し特定の信号入出力端子に通
常の動作電圧範囲を越えるレベルのテスト要求信号が印
加されると能動レベルの検知信号を出力するテスト要求
検知回路と、前記検知信号のレベルを所定のタイミング
で取込み保持して出力する保持回路とを有している。
【0013】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0014】図1は本発明の第1の実施例を示すブロッ
ク図である。
ク図である。
【0015】この実施例が図5(A)に示された従来の
半導体集積回路を相違する点は、チップイネーブル信号
CEbが能動レベルのときは検知信号DTをそのまま出
力し、非能動レベルになるとこの非能動レベルになる直
前の検知信号DTのレベルを保持し出力する保持回路2
を設けた点にある。
半導体集積回路を相違する点は、チップイネーブル信号
CEbが能動レベルのときは検知信号DTをそのまま出
力し、非能動レベルになるとこの非能動レベルになる直
前の検知信号DTのレベルを保持し出力する保持回路2
を設けた点にある。
【0016】図2はこの実施例の保持回路2の具体的を
示す回路図である。また図3はこの実施例の各部信号の
タイミング波形図である。
示す回路図である。また図3はこの実施例の各部信号の
タイミング波形図である。
【0017】次に、図1〜図3を参照してこの実施例の
動作について説明する。
動作について説明する。
【0018】チップイネーブル信号CEbが低レベルの
能動レベルのときは、保持回路2のトランジスタT8が
オン、トランジスタT7がオフとなっているので、信号
入出力端子TMに高電圧のテスト要求信号TRが印加さ
れると高レベルの検知信号DTが、トランジスタT8,
インバータIV3,IV4を径由してテスト設定信号T
Sとして出力される。
能動レベルのときは、保持回路2のトランジスタT8が
オン、トランジスタT7がオフとなっているので、信号
入出力端子TMに高電圧のテスト要求信号TRが印加さ
れると高レベルの検知信号DTが、トランジスタT8,
インバータIV3,IV4を径由してテスト設定信号T
Sとして出力される。
【0019】チップイネーブル信号CEbが高レベルの
非能動レベルになると、トランジスタT8がオフ、トラ
ンジスタT7がオンとなるので、保持回路2はチップイ
ネーブル信号CEbが非能動レベルになる直前の検知信
号DTのレベルを保持しテスト設定信号TSとして出力
する。従って、チップイネーブル信号CEbが非能動レ
ベル、すなわち待機状態でテストを行うには、まず、チ
ップイネーブル信号CEbを能動レベルにしておいて信
号入出力端子TMに高電圧のテスト要求信号TRを印加
し、その後、チップイネーブル信号CEbを非能動レベ
ルにすればよい。
非能動レベルになると、トランジスタT8がオフ、トラ
ンジスタT7がオンとなるので、保持回路2はチップイ
ネーブル信号CEbが非能動レベルになる直前の検知信
号DTのレベルを保持しテスト設定信号TSとして出力
する。従って、チップイネーブル信号CEbが非能動レ
ベル、すなわち待機状態でテストを行うには、まず、チ
ップイネーブル信号CEbを能動レベルにしておいて信
号入出力端子TMに高電圧のテスト要求信号TRを印加
し、その後、チップイネーブル信号CEbを非能動レベ
ルにすればよい。
【0020】また、テスト設定信号TSの高レベルは保
持回路2に保持されているので、信号入出力端子TMへ
の高電圧のテスト要求信号TRの印加をやめ、この信号
入出力端子TMにより通常の制御信号等を入出力するこ
とができる。更に、保持回路2は、レベル変化時に電流
が流れるだけであるので消費電流の増大は殆どない。
持回路2に保持されているので、信号入出力端子TMへ
の高電圧のテスト要求信号TRの印加をやめ、この信号
入出力端子TMにより通常の制御信号等を入出力するこ
とができる。更に、保持回路2は、レベル変化時に電流
が流れるだけであるので消費電流の増大は殆どない。
【0021】図4(A),(B)はそれぞれ本発明の第
2の実施例を示すブロック図及び各部信号のタイミング
波形図である。
2の実施例を示すブロック図及び各部信号のタイミング
波形図である。
【0022】この実施例は、保持回路2aの出力信号、
すなわちテスト設定信号TSの反転信号を、チップイネ
ーブル信号CEbの代りにテスト要求検知回路1に供給
すると共に、電源が投入されると1パルスを発生するパ
ワーオンパルス発生回路3を設け、保持回路2aを、パ
ワーオンパルス発生回路3の出力パルスにより検知信号
DTのレベルを取込み保持する回路としたものである。
すなわちテスト設定信号TSの反転信号を、チップイネ
ーブル信号CEbの代りにテスト要求検知回路1に供給
すると共に、電源が投入されると1パルスを発生するパ
ワーオンパルス発生回路3を設け、保持回路2aを、パ
ワーオンパルス発生回路3の出力パルスにより検知信号
DTのレベルを取込み保持する回路としたものである。
【0023】テスト設定信号TSが高レベルになりテス
ト状態になると、テスト要求検知回路2は直ちに非活性
化状態となるので、更に消費電流を低減することができ
る。
ト状態になると、テスト要求検知回路2は直ちに非活性
化状態となるので、更に消費電流を低減することができ
る。
【0024】また、チップイネーブル信号CEbのレベ
ルに関係なく、すなわち動作状態,待機状態に関係な
く、電源を投入したときに、信号入出力端子TMに高電
圧のテスト要求信号TRが印加されているかにより、テ
スト状態とするか否かが決定される。
ルに関係なく、すなわち動作状態,待機状態に関係な
く、電源を投入したときに、信号入出力端子TMに高電
圧のテスト要求信号TRが印加されているかにより、テ
スト状態とするか否かが決定される。
【0025】
【発明の効果】以上説明したように本発明は、特定の信
号入出力端子に印加される高電圧のテスト要求信号を検
知して保持回路により保持する構成とすることにより、
待機状態でのテスト状態設定が、消費電流の増加なしで
実現でき、またテスト状態設定後、全信号入出力端子を
通常の動作状態と同様に使用できるという効果がある。
号入出力端子に印加される高電圧のテスト要求信号を検
知して保持回路により保持する構成とすることにより、
待機状態でのテスト状態設定が、消費電流の増加なしで
実現でき、またテスト状態設定後、全信号入出力端子を
通常の動作状態と同様に使用できるという効果がある。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】図1に示された実施例の保持回路の具体例を示
す回路図である。
す回路図である。
【図3】図1に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図4】本発明の第2の実施例を示すブロック図及び各
部信号のタイミング波形図である。
部信号のタイミング波形図である。
【図5】従来の半導体集積回路の一例を示す回路図及び
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
1 テスト要求検知回路 2,2a 保持回路 3 パワーオンパルス発生回路 IV1〜IV4 インバータ T1〜T8 トランジスタ
Claims (3)
- 【請求項1】 制御信号により活性化し特定の信号入出
力端子に通常の動作電圧範囲を越えるレベルのテスト要
求信号が印加されると能動レベルの検知信号を出力する
テスト要求検知回路と、前記検知信号のレベルを所定の
タイミングで取込み保持して出力する保持回路とを有す
るこを特徴とする半導体集積回路。 - 【請求項2】 テスト設定信号の反転信号をテスト要求
検知回路への制御信号とする請求項1記載の半導体集積
回路。 - 【請求項3】 電源が投入されると1パルスを発生する
パワーオンパルス発生回路を設け、保持回路を、前記パ
ワーオンパルス発生回路の出力パルスにより検知信号の
レベルを取込み保持する回路とした請求項1記載の半導
体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235820A JPH0572297A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235820A JPH0572297A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0572297A true JPH0572297A (ja) | 1993-03-23 |
Family
ID=16991743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3235820A Pending JPH0572297A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0572297A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07198803A (ja) * | 1993-12-29 | 1995-08-01 | Nec Corp | 半導体装置のテストモード信号発生回路 |
JPH09166648A (ja) * | 1995-12-13 | 1997-06-24 | Nec Corp | 半導体集積装置 |
JP2008164601A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 半導体装置 |
-
1991
- 1991-09-17 JP JP3235820A patent/JPH0572297A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07198803A (ja) * | 1993-12-29 | 1995-08-01 | Nec Corp | 半導体装置のテストモード信号発生回路 |
JPH09166648A (ja) * | 1995-12-13 | 1997-06-24 | Nec Corp | 半導体集積装置 |
JP2008164601A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 半導体装置 |
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