JPH057127A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH057127A JPH057127A JP3154753A JP15475391A JPH057127A JP H057127 A JPH057127 A JP H057127A JP 3154753 A JP3154753 A JP 3154753A JP 15475391 A JP15475391 A JP 15475391A JP H057127 A JPH057127 A JP H057127A
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- delay
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- variable delay
- delay circuit
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Abstract
(57)【要約】
【目的】 任意に遅延量を選択可能な可変遅延回路にお
いて、遅延素子数を減少させIC化したときのチップ面
積を小さくする。 【構成】 複数の遅延素子の遅延量を基本遅延量をdと
したときにd×2n (n=0、1、2、3…)とする。
この結果、例えば遅延量は1d、2d、4d、8d…と
なり、これらを直並列に全組合せでスイッチング素子に
より結合する。この結果、スイッチング素子の選択によ
って、より少ない遅延素子によりd刻みで広範囲の遅延
量を選択することができる。この可変遅延回路はFIR
フィルタ及びテレビ受信装置のゴーストキャンセラなど
を利用され素子数の極めて小さい小型の装置を提供す
る。
いて、遅延素子数を減少させIC化したときのチップ面
積を小さくする。 【構成】 複数の遅延素子の遅延量を基本遅延量をdと
したときにd×2n (n=0、1、2、3…)とする。
この結果、例えば遅延量は1d、2d、4d、8d…と
なり、これらを直並列に全組合せでスイッチング素子に
より結合する。この結果、スイッチング素子の選択によ
って、より少ない遅延素子によりd刻みで広範囲の遅延
量を選択することができる。この可変遅延回路はFIR
フィルタ及びテレビ受信装置のゴーストキャンセラなど
を利用され素子数の極めて小さい小型の装置を提供す
る。
Description
【0001】
【産業上の利用分野】本発明は可変遅延回路、特に複数
の予め定められた所定遅延量を有する遅延素子を用いて
所望の遅延量を作り出す可変遅延回路及びこの可変遅延
回路を用いて乗算器と組み合せることによって得られた
FIRフィルタそして可変遅延回路をデジタルフィルタ
と組み合せて用いたゴーストキャンセラの改良に関す
る。
の予め定められた所定遅延量を有する遅延素子を用いて
所望の遅延量を作り出す可変遅延回路及びこの可変遅延
回路を用いて乗算器と組み合せることによって得られた
FIRフィルタそして可変遅延回路をデジタルフィルタ
と組み合せて用いたゴーストキャンセラの改良に関す
る。
【0002】
【従来の技術】電気的な信号処理において、遅延回路が
広範囲に用いられており、特にデジタル画像処理その他
においては広い適応領域を有する。これらの遅延回路は
その遅延量を任意に選択可能であることが好ましく、可
変遅延回路として実用化され、特に所定のあるいは任意
に選択された乗算係数をもった乗算器と組み合せること
によってFIRフィルタを構成することができ、またこ
のような可変遅延回路の具体的な応用例としては、テレ
ビ受信信号内のゴーストを除去するためのゴーストキャ
ンセラが周知であり、ゴースト遅れ時間を可変遅延回路
によって作り出し、ゴーストの逆極性信号をテレビ受信
信号に加えることによって所望のゴーストキャンセラが
構成可能である。
広範囲に用いられており、特にデジタル画像処理その他
においては広い適応領域を有する。これらの遅延回路は
その遅延量を任意に選択可能であることが好ましく、可
変遅延回路として実用化され、特に所定のあるいは任意
に選択された乗算係数をもった乗算器と組み合せること
によってFIRフィルタを構成することができ、またこ
のような可変遅延回路の具体的な応用例としては、テレ
ビ受信信号内のゴーストを除去するためのゴーストキャ
ンセラが周知であり、ゴースト遅れ時間を可変遅延回路
によって作り出し、ゴーストの逆極性信号をテレビ受信
信号に加えることによって所望のゴーストキャンセラが
構成可能である。
【0003】周知のように、遅延素子としては従来より
ディレーラインなどが広く用いられていたが、近年にお
いては、このような可変遅延回路を複数の遅延素子とこ
れらの遅延素子を任意に選択するトランスファゲートな
どのスイッチング素子群とを組み合せてIC化した可変
遅延素子が広範囲に用いられるようになっており、IC
化によるコスト低減と相まってその利用範囲が拡大して
いる。
ディレーラインなどが広く用いられていたが、近年にお
いては、このような可変遅延回路を複数の遅延素子とこ
れらの遅延素子を任意に選択するトランスファゲートな
どのスイッチング素子群とを組み合せてIC化した可変
遅延素子が広範囲に用いられるようになっており、IC
化によるコスト低減と相まってその利用範囲が拡大して
いる。
【0004】
【発明が解決しようとする課題】しかしながら、従来に
おいて、このようにIC化された遅延素子は所望の遅延
量(遅延時間)を作り出すために、比較的大面積の半導
体領域を必要とし、この結果可変遅延回路における遅延
量を幅広くかつ細かく設定可能とするためには必然的に
IC面積が大きくなり、同一のウェハから採れるICチ
ップの数が減少し、歩留り低下あるは価格上昇などの問
題が生じるという課題があった。
おいて、このようにIC化された遅延素子は所望の遅延
量(遅延時間)を作り出すために、比較的大面積の半導
体領域を必要とし、この結果可変遅延回路における遅延
量を幅広くかつ細かく設定可能とするためには必然的に
IC面積が大きくなり、同一のウェハから採れるICチ
ップの数が減少し、歩留り低下あるは価格上昇などの問
題が生じるという課題があった。
【0005】図3には従来における可変遅延回路を用い
たFIRフィルタの一例が示されている。従来におい
て、各遅延素子10はそれぞれ一定の基本遅延量dを有
しており、通常これらの遅延素子10は直列に配置さ
れ、各遅延素子10の後段にそれぞれ所定の乗算係数を
有する乗算器11が接続され、さらに全乗算器11の出
力を順次加算器12によって加算することによって所望
のFIRフィルタが構成されている。このような従来の
FIRフィルタにおいては、入力端子13から所定の入
力信号が供給され、前記直列接続された各遅延素子10
の遅延量とこれに対応して予め設定されている乗算係数
により所定のFIR伝達関数に基づいた演算が行われ、
出力端子14から濾波出力が得られる。
たFIRフィルタの一例が示されている。従来におい
て、各遅延素子10はそれぞれ一定の基本遅延量dを有
しており、通常これらの遅延素子10は直列に配置さ
れ、各遅延素子10の後段にそれぞれ所定の乗算係数を
有する乗算器11が接続され、さらに全乗算器11の出
力を順次加算器12によって加算することによって所望
のFIRフィルタが構成されている。このような従来の
FIRフィルタにおいては、入力端子13から所定の入
力信号が供給され、前記直列接続された各遅延素子10
の遅延量とこれに対応して予め設定されている乗算係数
により所定のFIR伝達関数に基づいた演算が行われ、
出力端子14から濾波出力が得られる。
【0006】従って、従来の図3に示した遅延回路ある
いはそれを用いたFIRフィルタでは広範囲にかつ細か
く遅延量を設定するためには遅延素子10を直列に多数
個接続する必要があり、この結果ゲート数が著しく増大
し、またIC化したときの必要面積を大きくしなければ
ならないという問題が生じていた。
いはそれを用いたFIRフィルタでは広範囲にかつ細か
く遅延量を設定するためには遅延素子10を直列に多数
個接続する必要があり、この結果ゲート数が著しく増大
し、またIC化したときの必要面積を大きくしなければ
ならないという問題が生じていた。
【0007】また、前述したFIRフィルタに用いた場
合においては、実際上、各遅延素子10の後段に接続さ
れる乗算器11はそれらの乗算係数が「0」の場合が多
く、このためにICチップの面積を有効に利用できず、
いたずらに大型化してしまうという問題も生じていた。
合においては、実際上、各遅延素子10の後段に接続さ
れる乗算器11はそれらの乗算係数が「0」の場合が多
く、このためにICチップの面積を有効に利用できず、
いたずらに大型化してしまうという問題も生じていた。
【0008】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、小型簡単な構造によって広範囲
の可変遅延量を得ることができ、IC化する場合におい
てもチップ面積を増大させることなく歩留り及びコスト
を著しく改善可能な可変遅延回路そしてこの可変遅延回
路を用いたFIRフィルタ及びゴーストキャンセラを提
供することにある。
のであり、その目的は、小型簡単な構造によって広範囲
の可変遅延量を得ることができ、IC化する場合におい
てもチップ面積を増大させることなく歩留り及びコスト
を著しく改善可能な可変遅延回路そしてこの可変遅延回
路を用いたFIRフィルタ及びゴーストキャンセラを提
供することにある。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、複数の遅延素子はそれぞれ遅延
量が基本遅延量をdとした場合d×2n (n=0、1、
2、3…)とし、これらの遅延素子をトランスファゲー
トなどのスイッチング素子群によって全ての直並列組合
せに接続し、任意の遅延量設定を可能としたことを特徴
とする。
に、本発明においては、複数の遅延素子はそれぞれ遅延
量が基本遅延量をdとした場合d×2n (n=0、1、
2、3…)とし、これらの遅延素子をトランスファゲー
トなどのスイッチング素子群によって全ての直並列組合
せに接続し、任意の遅延量設定を可能としたことを特徴
とする。
【0010】
【作用】従って、本発明によれば、最低個数の遅延素子
で広範囲に選択可能な遅延量を設定できるので、IC化
した場合においても小さいチップ面積で十分に所望の遅
延量を選択できるという利点がある。
で広範囲に選択可能な遅延量を設定できるので、IC化
した場合においても小さいチップ面積で十分に所望の遅
延量を選択できるという利点がある。
【0011】また、本発明によれば、このような可変遅
延回路を用いることによって、小型小面積のFIRフィ
ルタそしてテレビ受信信号のゴーストキャンセラを得る
ことができ、特に乗算器を遅延回路の後段に一括した素
子として配置することにより、IC化したときのチップ
面積を著しく減少可能である。
延回路を用いることによって、小型小面積のFIRフィ
ルタそしてテレビ受信信号のゴーストキャンセラを得る
ことができ、特に乗算器を遅延回路の後段に一括した素
子として配置することにより、IC化したときのチップ
面積を著しく減少可能である。
【0012】
【実施例】以下図面に基づいて本発明の好適な実施例を
説明する。
説明する。
【0013】図1には本発明に好適な4素子可変遅延回
路が示されており、実施例において4個の遅延素子2
1、22、23、24が設けられている。実施例におい
て、基本遅延量をdとすると、遅延素子21はこの基本
遅延量dに設定されている。そして、他の遅延素子2
2、23、24はそれぞれ順次前述した基本遅延量dに
対して2n (n=1、2、3…)となるようにそれぞれ
の遅延量が設定されている。すなわち、遅延素子22は
2×d、遅延素子23は4×dそして遅延素子24は8
×dの遅延量を有する。
路が示されており、実施例において4個の遅延素子2
1、22、23、24が設けられている。実施例におい
て、基本遅延量をdとすると、遅延素子21はこの基本
遅延量dに設定されている。そして、他の遅延素子2
2、23、24はそれぞれ順次前述した基本遅延量dに
対して2n (n=1、2、3…)となるようにそれぞれ
の遅延量が設定されている。すなわち、遅延素子22は
2×d、遅延素子23は4×dそして遅延素子24は8
×dの遅延量を有する。
【0014】従って、これらの遅延素子を任意に組み合
わせることが可能であるならば、遅延量は0〜15dま
での範囲でd刻みに与えられることとなる。
わせることが可能であるならば、遅延量は0〜15dま
での範囲でd刻みに与えられることとなる。
【0015】図1において、このような任意の組合せを
可能とするためにトランスファゲートなどからなるIC
化されたスイッチング素子群が設けられ、図1におい
て、14個のスイッチング素子30が用いられている。
IC化された可変遅延回路はこれらのトランスファゲー
トスイッチング素子30の各制御入力を遅延設定端子と
して外部に引き出し、この遅延設定端子に所定の制御信
号を供給することによって、前記4個の遅延素子21、
22、23、24を任意に組合せ接続し、所望の遅延量
を設定することができる。
可能とするためにトランスファゲートなどからなるIC
化されたスイッチング素子群が設けられ、図1におい
て、14個のスイッチング素子30が用いられている。
IC化された可変遅延回路はこれらのトランスファゲー
トスイッチング素子30の各制御入力を遅延設定端子と
して外部に引き出し、この遅延設定端子に所定の制御信
号を供給することによって、前記4個の遅延素子21、
22、23、24を任意に組合せ接続し、所望の遅延量
を設定することができる。
【0016】このような可変遅延回路の入力端子31に
は任意の入力信号が供給され、また実施例において出力
端子32の前段には乗算器33が接続され、この乗算器
33の乗算係数を予め所定値に設定することにより、本
発明に係る可変遅延回路を遅延増幅器あるいは遅延リミ
タとして用いることが可能となる。前述した従来の図3
と比較して明らかなように、図1の実施例では、確かに
スイッチング素子30の個数が増加するが、このスイッ
チング素子30自体は前述したようにトランスファゲー
トとしてIC内に一体形成可能であり、このようなトラ
ンスファゲートは周知のように極めて小面積で製作可能
であり、一方において大チップ面積を必要とする遅延素
子21、22、23、24はわずかに本実施例において
も4個のみで済み、全体としてICチップ面積を著しく
縮小した可変遅延回路を提供可能である。
は任意の入力信号が供給され、また実施例において出力
端子32の前段には乗算器33が接続され、この乗算器
33の乗算係数を予め所定値に設定することにより、本
発明に係る可変遅延回路を遅延増幅器あるいは遅延リミ
タとして用いることが可能となる。前述した従来の図3
と比較して明らかなように、図1の実施例では、確かに
スイッチング素子30の個数が増加するが、このスイッ
チング素子30自体は前述したようにトランスファゲー
トとしてIC内に一体形成可能であり、このようなトラ
ンスファゲートは周知のように極めて小面積で製作可能
であり、一方において大チップ面積を必要とする遅延素
子21、22、23、24はわずかに本実施例において
も4個のみで済み、全体としてICチップ面積を著しく
縮小した可変遅延回路を提供可能である。
【0017】また、図1に示した可変遅延素子は必要に
応じてFIRフィルタとして用いることができ、このと
きには遅延量及び乗算係数を所望のフィルタ特性に合せ
て予め設定すれば良く、また図1の1個で示した乗算器
33を複数に分割して所定位置に分散させることも可能
である。
応じてFIRフィルタとして用いることができ、このと
きには遅延量及び乗算係数を所望のフィルタ特性に合せ
て予め設定すれば良く、また図1の1個で示した乗算器
33を複数に分割して所定位置に分散させることも可能
である。
【0018】さらに、本発明において、前述した遅延回
路はテレビ受信信号のゴーストキャンセラとしても利用
可能であり、図2にはこのようなゴーストキャンセラの
一例が示されている。
路はテレビ受信信号のゴーストキャンセラとしても利用
可能であり、図2にはこのようなゴーストキャンセラの
一例が示されている。
【0019】周知の如くテレビ受像機にて受信された例
えばNTSC方式の標準受信信号はチユーナ、フロント
エンド及びイコライザなどを通って所定の信号処理が施
された後、端子40から本実施例におけるゴーストキャ
ンセラに入力される。本実施例におけるノイズキャンセ
ラは複数の可変遅延回路41−1、41−2…41−m
を含み、これら各可変遅延回路41は前述した図1の回
路構成と同一である。従って、このような複数のIC化
された可変遅延回路41を用いて、それらの遅延設定端
子に制御信号を供給することによって、テレビ受信信号
に含まれるゴースト毎の遅延時間をそれぞれ与えること
が可能となる。実際上、テレビ受信信号に含まれるゴー
ストは通常の場合複数種存在し、これに合せて図2にお
いても複数の遅延可変回路41が設けられ、これによっ
て各ゴースト毎に所望の逆極性ノイズ打消し信号を作り
出すことが可能となり、実施例においてこのような複数
の遅延回路41は10〜16個程度設けることが好まし
い。
えばNTSC方式の標準受信信号はチユーナ、フロント
エンド及びイコライザなどを通って所定の信号処理が施
された後、端子40から本実施例におけるゴーストキャ
ンセラに入力される。本実施例におけるノイズキャンセ
ラは複数の可変遅延回路41−1、41−2…41−m
を含み、これら各可変遅延回路41は前述した図1の回
路構成と同一である。従って、このような複数のIC化
された可変遅延回路41を用いて、それらの遅延設定端
子に制御信号を供給することによって、テレビ受信信号
に含まれるゴースト毎の遅延時間をそれぞれ与えること
が可能となる。実際上、テレビ受信信号に含まれるゴー
ストは通常の場合複数種存在し、これに合せて図2にお
いても複数の遅延可変回路41が設けられ、これによっ
て各ゴースト毎に所望の逆極性ノイズ打消し信号を作り
出すことが可能となり、実施例においてこのような複数
の遅延回路41は10〜16個程度設けることが好まし
い。
【0020】前述した各可変遅延回路41の後段にはそ
れぞれデジタルフィルタ実施例においてはFIRフィル
タ42−1〜42−mが接続されており、実施例におい
てそれぞれ各フィルタ42は7〜16タップのフィルタ
からなる。従って、このFIRフィルタのフィルタ特性
を各ゴースト毎に選択すれば、極めて除去特性の良好な
装置を得ることができ、また実施例において前記FIR
フィルタ42自体も前述した本発明に係る可変遅延回路
を利用することも可能である。
れぞれデジタルフィルタ実施例においてはFIRフィル
タ42−1〜42−mが接続されており、実施例におい
てそれぞれ各フィルタ42は7〜16タップのフィルタ
からなる。従って、このFIRフィルタのフィルタ特性
を各ゴースト毎に選択すれば、極めて除去特性の良好な
装置を得ることができ、また実施例において前記FIR
フィルタ42自体も前述した本発明に係る可変遅延回路
を利用することも可能である。
【0021】各FIRフィルタ42の出力は加算器43
にて順次加算され入力信号と加算された後出力端子44
から周知の色分離回路に供給される。
にて順次加算され入力信号と加算された後出力端子44
から周知の色分離回路に供給される。
【0022】従って、本発明によれば、テレビ受像機内
のゴーストキャンセラを簡単かつ小型の回路構造にて提
供することができ、これまで高級機種にしか用いられな
かったゴーストキャンセラを安価に供給することが可能
となる。
のゴーストキャンセラを簡単かつ小型の回路構造にて提
供することができ、これまで高級機種にしか用いられな
かったゴーストキャンセラを安価に供給することが可能
となる。
【0023】
【発明の効果】以上説明したように、本発明によれば、
少ない数の遅延素子を有効に用いて広範囲の遅延量を設
定可能な可変遅延回路を提供することができ、またこれ
を用いたFIRフィルタあるいはゴーストキャンセラと
しても極めて有用である。
少ない数の遅延素子を有効に用いて広範囲の遅延量を設
定可能な可変遅延回路を提供することができ、またこれ
を用いたFIRフィルタあるいはゴーストキャンセラと
しても極めて有用である。
【0024】また、本発明によれば、このような可変遅
延回路をIC化するときのチップ面積を著しく減少さ
せ、小型かつ低価格の素子を提供できるという利点があ
る。
延回路をIC化するときのチップ面積を著しく減少さ
せ、小型かつ低価格の素子を提供できるという利点があ
る。
【図1】本発明に係る可変遅延回路の好適な実施例を示
すブロック回路図。
すブロック回路図。
【図2】図1に示した可変遅延回路を用いたテレビ受信
信号用のゴーストキャンセラの一実施例を示すブロック
図。
信号用のゴーストキャンセラの一実施例を示すブロック
図。
【図3】従来における遅延回路を用いてFIRフィルタ
の概略構成を示すブロック図。
の概略構成を示すブロック図。
21、22、23、24 遅延素子
30 スイッチング素子
33 乗算器
41 可変遅延回路
42 FIRフィルタ
Claims (3)
- 【請求項1】 基本遅延量をdとし、それぞれの遅延量
がd×2n (nは0、1、2、3…)に設定されたn+
1個の遅延素子と、これらの各遅延素子を結合し、必要
に応じて所定の組合せで遅延時間を選択することのでき
るスイッチング素子群と、を含み、スイッチング素子群
の選択によって所望の遅延量を得ることのできる可変遅
延回路。 - 【請求項2】 遅延素子として、請求項1記載の可変遅
延回路を用いたFIRフィルタ。 - 【請求項3】 請求項1記載の可変遅延回路を複数並列
接続し、各可変遅延回路の出力にはそれぞれデジタルフ
ィルタが接続され、前記可変遅延回路の共通入力端子に
テレビ受信信号が供給され、前記複数の可変遅延回路の
遅延時間をテレビ受信信号のゴースト遅れ時間に設定
し、各デジタルフィルタの乗数をゴーストの強さに設定
することによってテレビ受信信号のゴーストを除去する
ゴーストキャンセラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3154753A JPH057127A (ja) | 1991-06-26 | 1991-06-26 | 可変遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3154753A JPH057127A (ja) | 1991-06-26 | 1991-06-26 | 可変遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH057127A true JPH057127A (ja) | 1993-01-14 |
Family
ID=15591158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3154753A Pending JPH057127A (ja) | 1991-06-26 | 1991-06-26 | 可変遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH057127A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07177388A (ja) * | 1993-03-19 | 1995-07-14 | Ind Technol Res Inst | ゴースト消去回路 |
US7098696B2 (en) | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
US7446587B2 (en) | 2003-07-31 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
JP2010161470A (ja) * | 2009-01-06 | 2010-07-22 | Nippon Telegr & Teleph Corp <Ntt> | トランスバーサルフィルタおよび等化器 |
KR20180124869A (ko) | 2016-03-17 | 2018-11-21 | 도쿄엘렉트론가부시키가이샤 | 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법 |
-
1991
- 1991-06-26 JP JP3154753A patent/JPH057127A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07177388A (ja) * | 1993-03-19 | 1995-07-14 | Ind Technol Res Inst | ゴースト消去回路 |
US7098696B2 (en) | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
US7446587B2 (en) | 2003-07-31 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
US7627773B2 (en) | 2003-07-31 | 2009-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
JP2010161470A (ja) * | 2009-01-06 | 2010-07-22 | Nippon Telegr & Teleph Corp <Ntt> | トランスバーサルフィルタおよび等化器 |
KR20180124869A (ko) | 2016-03-17 | 2018-11-21 | 도쿄엘렉트론가부시키가이샤 | 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법 |
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