JPH0568858B2 - - Google Patents
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、基板上に絶縁層と配線層とが相互に
複数層重り合う多層配線技術に関するものであ
り、特に、多層配線構造を備えた半導体集積回路
装置（以下、ICという）に適用して有効な技術
に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a multilayer wiring technology in which a plurality of insulating layers and wiring layers are stacked on top of each other on a substrate, and particularly relates to a semiconductor integrated circuit having a multilayer wiring structure. It relates to technology that is effective when applied to devices (hereinafter referred to as ICs).
ダイナミツク型ランダムアクセスメモリ〔以
下、DRAM（Ｄynamic Ｒandom Ａccess Ｍ
emory）という〕は、限定されたチツプ面積内に
多くの配線を集積させるために、多層配線構造を
採用している。この多層配線構造を備えた
DRAMにおいて、その動作時間を向上するため
に、メモリセルを構成する絶縁ゲート型電界効果
トランジスタ（以下、MISFETという）のゲー
ト電極と一体化されたワード線材料として、抵抗
値の小さな高融点金属材料、該高融点金属材料と
シリコン（Si）との化合物であるシリサイド材料
等を使用する傾向にある（日経エレクトロニク
ス、1982年８月30日号P147〜168）。
Dynamic random access memory ( hereinafter referred to as DRAM )
Emory] employs a multilayer wiring structure in order to integrate many wiring lines within a limited chip area. With this multilayer wiring structure
In DRAM, in order to improve the operating time, a high melting point metal material with a low resistance value is used as a word line material integrated with the gate electrode of an insulated gate field effect transistor (hereinafter referred to as MISFET) that constitutes a memory cell. There is a tendency to use silicide materials, which are compounds of the high melting point metal material and silicon (Si) (Nikkei Electronics, August 30, 1982 issue, pages 147-168).
しかしながら、メモリセルの容量素子の電極で
ある第１層目の導体層がその端部で急峻な段差形
状を有するために、その上部に形成される絶縁膜
上面にも急峻な段差形状を生じてしまう。このた
めに、その急峻な段差形状を有する絶縁膜上に、
前記高融点金属材料、シリサイド材料等からなる
ワード線を形成する場合において、急峻な段差部
におけるワード線材料の被着性が、極めて低下す
るという問題点があることが本発明者の検討によ
り判明した。 However, since the first conductive layer, which is the electrode of the capacitive element of the memory cell, has a steep step shape at its end, a steep step shape also occurs on the top surface of the insulating film formed on the top. Put it away. For this reason, on the insulating film with the steep step shape,
In the case of forming word lines made of the above-mentioned high melting point metal materials, silicide materials, etc., the inventor's studies have revealed that there is a problem in that the adhesion of the word line material at steep step portions is extremely reduced. did.
さらに、このため本発明者の実験ならびに検討
の結果、ワード線材料として高融点金属材料、シ
リサイド材料等用いた場合には多結晶シリコンか
らなるワード線の抵抗値に比べて１桁程度、すな
わち、３〜４〔Ω／口〕程度の低い抵抗値が得ら
れるはずであるのに、実際には前記急峻な段差部
におけるワード線の断面面積の縮小によつて十数
〔Ω／口〕程度になつてしまい、これ以下にする
ことが極めて困難であることが明らかにされた。 Furthermore, as a result of the inventor's experiments and studies, when a high-melting point metal material, a silicide material, etc. are used as the word line material, the resistance value is about one order of magnitude higher than that of a word line made of polycrystalline silicon. Although it should be possible to obtain a resistance value as low as 3 to 4 [Ω/portion], in reality the resistance value is reduced to about 10 or so [Ω/portion] due to the reduction in the cross-sectional area of the word line at the steep step portion. It became clear that it would be extremely difficult to reduce the amount below this level.
また、前記急峻な段差部におけるワード線材料
の被着性が極めて悪い場合においては、マイグレ
ーシヨンの増加、断線等の発生が極めて高く、多
層配線構造を備えたDRAMの信頼性を向上する
ことができなかつた。 Furthermore, if the adhesion of the word line material at the steep step portion is extremely poor, migration increases, disconnections, etc. occur extremely frequently, making it difficult to improve the reliability of DRAM with a multilayer wiring structure. I couldn't do it.
本発明の目的は、基板上に配線層と絶縁層とが
相互に重り合う多層配線技術において、下部配線
の有する急峻な段差形状を緩和し、絶縁膜を介し
てその上部に形成される上部配線材料の被着性を
向上することが可能な多層配線技術を提供するこ
とにある。
An object of the present invention is to alleviate the steep step shape of the lower wiring in multilayer wiring technology in which a wiring layer and an insulating layer overlap each other on a substrate, and to improve the structure of the upper wiring formed on the upper wiring through an insulating film. An object of the present invention is to provide a multilayer wiring technology that can improve the adhesion of materials.
本発明の他の目的は、前記目的を達成すること
により、動作時間を向上することが可能な多層配
線構造を備えたDRAMを提供することにある。 Another object of the present invention is to provide a DRAM with a multilayer wiring structure that can improve operating time by achieving the above object.
本発明の他の目的は、前記目的を達成すること
により、信頼性を向上することが可能な多層配線
構造を備えたDRAMを提供することにある。 Another object of the present invention is to provide a DRAM having a multilayer wiring structure capable of improving reliability by achieving the above object.
なお、本発明の前記ならびにその他の目的と新
規な特徴は、本明細書および添付図面によつて明
らかにされるであろう。 The above and other objects and novel features of the present invention will be made clear by the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
A brief overview of typical inventions disclosed in this application is as follows.
すなわち、基板上に設けられた第１層目の導電
層が有する急峻な段差形状を緩和することによつ
て、その上部に絶縁膜を介して形成される第２層
目の導電層の被着性を向上し、前記目的を達成す
ることにある。 That is, by relaxing the steep step shape of the first conductive layer provided on the substrate, the second conductive layer formed on top of the first conductive layer with an insulating film interposed therebetween can be adhered. The aim is to achieve the above objectives by improving performance.
以下、実施例とともに、本発明を詳細に説明す
る。
The present invention will be described in detail below along with examples.
本実施例では、多層配線構造を備えたDRAM
を用いて説明する。 In this example, a DRAM with a multilayer wiring structure is used.
Explain using.
第１図は、本発明の一実施例を説明するための
DRAMの概要を示すレイアウト図である。 FIG. 1 is a diagram for explaining one embodiment of the present invention.
FIG. 2 is a layout diagram showing an overview of DRAM.
なお、全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略す
る。 In all the figures, parts having the same functions are designated by the same reference numerals, and repeated explanations will be omitted.
第１図において、１は多層配線構造を備えた
DRAMであり、２はそれを構成するための半導
体基板ある。３Ａ，３Ｂ，３Ｃ，３Ｄは半導体基
板２の中央部に設けられたメモリアレイである。
本実施例は、４つのメモリアレイ３Ａ〜３Ｄによ
つて構成される、所謂、４マツト方式による
DRAMを採用している。４Ａはメモリアレイ３
Ａとメモリアレイ３Ｂとの間に設けられたＹデコ
ーダであり、４Ｂはメモリアレイ３Ｃとメモリア
レイ３Ｄとの間に設けられたＹデコーダである。
このＹデコーダ４Ａ，４Ｂから略垂直方向（以
下、行方向という）に所定のピツチを有する複数
本のビツト線が設けられており、そのビツト線が
それぞれのメモリアレイ３Ａ〜３Ｄ上部を延在す
るように設けられている。５はメモリアレイ３
Ａ，３Ｂとメモリアレイ３Ｃ，３Ｄとの間に設け
られたＸデコーダである。このＸデコーダ５から
略水平方向（以下、列方向という）に所定のピツ
チを有する複数本のワード線が設けられており、
そのワード線がそれぞれのメモリアレイ３Ａ〜３
Ｄ上部を前記ビツト線と交差して延在するように
設けられている。６Ａは半導体基板２の上部に設
けられた周辺回路であり、６Ｂは半導体基板２の
下部に設けられた周辺回路である。７は半導体基
板２の周辺部に複数個設けられた外部端子であ
る。 In Fig. 1, 1 has a multilayer wiring structure.
It is a DRAM, and 2 is a semiconductor substrate for configuring it. 3A, 3B, 3C, and 3D are memory arrays provided in the center of the semiconductor substrate 2.
This embodiment uses the so-called 4-mat system, which is configured by four memory arrays 3A to 3D.
It uses DRAM. 4A is memory array 3
A Y decoder is provided between A and memory array 3B, and 4B is a Y decoder provided between memory array 3C and memory array 3D.
A plurality of bit lines having a predetermined pitch are provided in a substantially vertical direction (hereinafter referred to as the row direction) from the Y decoders 4A, 4B, and the bit lines extend above the respective memory arrays 3A to 3D. It is set up like this. 5 is memory array 3
This is an X decoder provided between A and 3B and memory arrays 3C and 3D. A plurality of word lines having a predetermined pitch are provided from this X decoder 5 in a substantially horizontal direction (hereinafter referred to as column direction).
The word line corresponds to each memory array 3A to 3.
The upper portion of the bit line D is provided so as to extend across the bit line. 6A is a peripheral circuit provided on the upper part of the semiconductor substrate 2, and 6B is a peripheral circuit provided on the lower part of the semiconductor substrate 2. Reference numeral 7 denotes a plurality of external terminals provided on the periphery of the semiconductor substrate 2.
次に、本発明の一実施例の具体的な構造につい
て説明する。 Next, a specific structure of an embodiment of the present invention will be described.
第２図Ａは、本発明の一実施例の構造を説明す
るためのDRAMのメモリアレイ要部を示す平面
図であり、第２図Ｂは、第２図ＡのＸ線−Ｘ線に
おける断面図、第２図Ｃは第２図ＡのＹ−Ｙ線に
おける断面図である。 FIG. 2A is a plan view showing a main part of a DRAM memory array for explaining the structure of an embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along the line X-X of FIG. 2A. FIG. 2C is a sectional view taken along the line Y--Y in FIG. 2A.
第２図Ａ，Ｂにおいて、２はp-型シリコン半
導体基板である。８は半導体基板２の主面部であ
つて、一対に形成されかつ行列状に形成されたメ
モリセルＭ間に設けられたフイールド絶縁膜であ
り、メモリＭ間を電気的に分離するためのもので
ある。９はフイールド絶縁膜８下部の半導体基板
２内に設けられたｐ型チヤンネルストツパ領域で
ある。１０は半導体基板２主面上のメモリセルＭ
を構成する容量素子Ｃ部に設けられた第１絶縁膜
であり、前記容量素子Ｃを構成するためのもので
ある。１１は第１絶縁膜１０上部に設けられた本
発明の一実施例による第２絶縁膜であり、前記容
量素子Ｃを構成し、かつ、耐熱処理マスクとなる
ためのものである。１２は第２絶縁膜１１上部に
設けられた本発明の一実施例による第３絶縁膜で
あり、前記容量素子Ｃを構成するためのものであ
る。１６は第３絶縁膜１２上部に設けられた本発
明の一実施例による第１層目の導電層であり、前
記容量素子Ｃを構成するためのものである。この
第１層目の導電層１６は、その角部のエツチング
形状が、下地層に対して垂直ではなく、鋭角を持
つ傾斜形状がなつており角部における急峻な段差
形状が緩和される。この結果第２図Ｃに示すよう
に、この上部に形成される後述するワード線の被
着性が向上するようになつている。１７は第１層
目の導電層１６を覆うように設けられた第６絶縁
膜である。１８はMISFETQ部の半導体基板２主
面上に設けられた第７絶縁膜であり、主としてゲ
ート絶縁膜を構成するためのものである。２１は
第６絶縁膜１７、第７絶縁膜１８上部を所定のピ
ツチで列方向に延在するように設けられたワード
線である。このワード線２１は、例えば同図に示
すように、２層構造になつており、上層として
DRAMの動作時間を向上するようなモリブシリ
サイド（MoSi2）膜２０、下層としてモリブシリ
サイド膜２０の起伏部における被着性の低下を防
止し、かつ、それから放出されるDRAMの電気
的特性に影響を与える不純物を捕獲するような多
結晶シリコン膜１９を用いればよい。さらに、ワ
ード線２１は、MISFETQ部においては第７絶縁
膜１８上部を延在し、ゲート電極Ｇを構成するよ
うになつている。 In FIGS. 2A and 2B, 2 is a p - type silicon semiconductor substrate. Reference numeral 8 denotes a field insulating film on the main surface of the semiconductor substrate 2, which is provided between a pair of memory cells M formed in rows and columns, and is used to electrically isolate the memories M. be. Reference numeral 9 denotes a p-type channel stopper region provided in the semiconductor substrate 2 below the field insulating film 8. 10 is a memory cell M on the main surface of the semiconductor substrate 2
This is the first insulating film provided in the capacitive element C portion that constitutes the capacitive element C. Reference numeral 11 denotes a second insulating film according to an embodiment of the present invention provided on the first insulating film 10, which constitutes the capacitive element C and serves as a heat-resistant treatment mask. Reference numeral 12 denotes a third insulating film according to an embodiment of the present invention provided on the second insulating film 11, and is for forming the capacitive element C. Reference numeral 16 denotes a first conductive layer according to an embodiment of the present invention provided on the third insulating film 12, and is for forming the capacitive element C. The corners of the first conductive layer 16 are etched not perpendicularly to the underlying layer, but are inclined at acute angles, so that the sharp step shape at the corners is alleviated. As a result, as shown in FIG. 2C, the adhesion of the word line formed above this, which will be described later, is improved. 17 is a sixth insulating film provided to cover the first conductive layer 16. Reference numeral 18 denotes a seventh insulating film provided on the main surface of the semiconductor substrate 2 in the MISFETQ section, and is mainly used to constitute a gate insulating film. Reference numeral 21 denotes a word line provided above the sixth insulating film 17 and the seventh insulating film 18 so as to extend in the column direction at a predetermined pitch. For example, as shown in the figure, this word line 21 has a two-layer structure, with the upper layer being
A molyb silicide (MoSi 2 ) film 20 that improves the operating time of DRAM, which prevents the lower adhesion of the molyb silicide film 20 from deteriorating in the undulating parts and affects the electrical characteristics of the DRAM emitted from it. It is sufficient to use a polycrystalline silicon film 19 that captures impurities that give . Further, the word line 21 extends above the seventh insulating film 18 in the MISFETQ section and forms a gate electrode G.
このワード線２１は、第２図Ｃに示すように、
第１同電層１６の端部で被着性良く形成されてい
る。したがつて第１導電層１６の端部の段差に起
因する配線抵抗の増大、断線の可能性等を極めて
小さくしている。多結晶シリコン膜１９は段差部
においても被着性がよいので、下層の膜の形状す
なわちSiO2膜１７の形状に従つて全面に略同一
厚さに形成される。膜１１および１２は、図にお
いては便宜上厚く示してあるが、実際は極めて薄
く、第１導電層１６の端部の段差はほとんど大き
くならない。このため、急峻な段差部における被
着性の悪いモリブデンシリサイド膜２０の形成に
おいても段差形状が緩和されているので良好に形
成できる。これは、特に、第２図Ｃに示すような
構造を有する部分でのワード線の形状に有効であ
る。 This word line 21 is, as shown in FIG. 2C,
It is formed at the end of the first isoelectric layer 16 with good adhesion. Therefore, an increase in wiring resistance, a possibility of disconnection, etc. caused by a step at the end of the first conductive layer 16 is extremely minimized. Since the polycrystalline silicon film 19 has good adhesion even on stepped portions, it is formed to have substantially the same thickness over the entire surface according to the shape of the underlying film, that is, the shape of the SiO 2 film 17. Although the films 11 and 12 are shown thick in the figure for convenience, they are actually extremely thin, and the step difference at the end of the first conductive layer 16 is hardly large. Therefore, even when forming the molybdenum silicide film 20 with poor adhesion in a steep step portion, the step shape is relaxed, so that it can be formed satisfactorily. This is particularly effective for the shape of the word line in a portion having a structure as shown in FIG. 2C.
２２は前記ゲート電極Ｇ両側部の半導体基板２
主面部に設けられたn+型の半導体領域であり、
MISFETQのソース領域およびドレイン領域を構
成するためのものである。２３は全面を覆うよう
に設けられた第８絶縁膜である。２４は所定の半
導体領域２２上部の第７絶縁膜１８、第８絶縁膜
２３を除去して設けられた接続孔である。２５は
接続孔２４を介し、前記所定の半導体領域２２と
電気的に接続して行方向に所定のピツチで延在す
るように設けられたビツト線である。 22 is a semiconductor substrate 2 on both sides of the gate electrode G;
It is an n + type semiconductor region provided on the main surface,
It is used to configure the source and drain regions of MISFETQ. 23 is an eighth insulating film provided to cover the entire surface. Reference numeral 24 denotes a connection hole formed by removing the seventh insulating film 18 and the eighth insulating film 23 above a predetermined semiconductor region 22. Reference numeral 25 denotes a bit line electrically connected to the predetermined semiconductor region 22 through the connection hole 24 and extending in the row direction at a predetermined pitch.
次に、本発明の一実施例の具体的な製造方法に
ついて説明する。 Next, a specific manufacturing method according to an embodiment of the present invention will be described.
第３図Ａ、第４図〜第６図、第７図Ａ、第８図
Ａ、第９図Ａは、本発明の一実施例の製造方法を
説明するための各製造工程におけるDRAMのメ
モリアレイ要部を示す平面図及び断面図であり、
第３図Ｂは、第３図ＡのＸ−Ｘ線における断面
図、第７図Ｂは、第７図ＡのＸ−Ｘ線における断
面図、第８図Ｂは、第８図ＡのＸ−Ｘ線における
断面図、第９図Ｂは、第９図ＡのＸ−Ｘ線におけ
る断面図である。 3A, 4 to 6, 7A, 8A, and 9A are DRAM memories in each manufacturing process for explaining the manufacturing method of one embodiment of the present invention. FIG. 2 is a plan view and a cross-sectional view showing the main parts of the array;
3B is a sectional view taken along line X-X of FIG. 3A, FIG. 7B is a sectional view taken along line XX of FIG. 7A, and FIG. 8B is a sectional view taken along line X-X of FIG. 9B is a sectional view taken along line X--X of FIG. 9A.
まず、DRAMを構成するために、シリコン単
結晶からなり、低い不純物濃度を有するp-型シ
リコン半導体基板２を用意する。この半導体基板
２の主面部に絶縁膜を形成し、この後、メモリセ
ル間に、それらを電気的に分離するためのフイー
ルド絶縁膜８を形成する。さらに、フイールド絶
縁膜８の下部の半導体基板２内に、メモリセル間
をより電気的に分離するためのｐ型のチヤンネル
ストツパ領域９を形成する。そして、第３図Ａ，
Ｂに示すように、フイールド絶縁膜８以外の前記
絶縁膜を除去し、露出した基板２の表面の熱酸化
により該除去された部分にメモリセルの容量素子
を構成するための第１絶縁膜１０を形成する。こ
の絶縁膜１０は、例えば二酸化シリコン膜
（SiO2膜）を用い、その場合における膜厚は300
〔Å〕程度あればよい。 First, in order to configure a DRAM, a p - type silicon semiconductor substrate 2 made of silicon single crystal and having a low impurity concentration is prepared. An insulating film is formed on the main surface of the semiconductor substrate 2, and then a field insulating film 8 is formed between the memory cells to electrically isolate them. Further, a p-type channel stopper region 9 is formed in the semiconductor substrate 2 under the field insulating film 8 to further electrically isolate the memory cells. And Figure 3A,
As shown in B, the insulating film other than the field insulating film 8 is removed, and the exposed surface of the substrate 2 is thermally oxidized to form a first insulating film 10 for configuring the capacitive element of the memory cell in the removed portion. form. This insulating film 10 uses, for example, a silicon dioxide film (SiO 2 film), and the film thickness in that case is 300 mm.
It is sufficient if it is about [Å].
第３図Ａ，Ｂに示す工程の後に、メモリセルの
容量素子を構成するための本発明の一実施例によ
り第２絶縁膜１１を、CVD法（気相化学反応法）
によつて第１絶縁膜１０上部全面に形成する。こ
の第２絶縁膜１１は、後述する第１層目の導電層
に熱処理を施す際の耐熱処理マスクとなり、か
つ、第１層目の導電層に比べてエツチング速度が
異なり、さらに、前記容量素子に蓄積される情報
となる電荷量を向上させるような、例えばシリコ
ンナイトライド（Si3N4）膜を用い、その場合に
おける膜厚100〜200〔Å〕程度あればよい。この
後に、第４図に示すように、本発明の一実施例に
よる極めて薄い第３絶縁膜１２を、シリコンナイ
トライド膜１１の表面の熱酸化により第２絶縁膜
１１上部全面に形成する。この第３絶縁膜１２
は、シリコンナイトライド膜は二酸化シリコン膜
に比べてピンホールが多く存在するので、そのピ
ンホールを低減もしくは除去するために形成す
る。前記ピンホールは、エツチング溶液等を容易
に通過させやすく、DRAMの電気的特性上好ま
しくない。前記第３絶縁膜１２としては例えば二
酸化シリコン膜を用い、その場合における膜厚は
100〔Å〕程度あればよい。 After the steps shown in FIGS. 3A and 3B, the second insulating film 11 is formed by CVD (vapor phase chemical reaction method) according to an embodiment of the present invention for forming a capacitive element of a memory cell.
The first insulating film 10 is formed on the entire upper surface thereof by the above method. This second insulating film 11 serves as a heat-resistant treatment mask when heat-treating the first conductive layer, which will be described later, and has a different etching rate than the first conductive layer, and furthermore, For example, a silicon nitride (Si 3 N 4 ) film that improves the amount of charge that becomes information stored in the film may be used, and the film thickness in that case may be about 100 to 200 [Å]. Thereafter, as shown in FIG. 4, an extremely thin third insulating film 12 according to an embodiment of the present invention is formed on the entire upper surface of the second insulating film 11 by thermal oxidation of the surface of the silicon nitride film 11. This third insulating film 12
Since a silicon nitride film has more pinholes than a silicon dioxide film, it is formed to reduce or eliminate the pinholes. The pinholes allow an etching solution or the like to easily pass therethrough, which is unfavorable in view of the electrical characteristics of the DRAM. For example, a silicon dioxide film is used as the third insulating film 12, and the film thickness in that case is
Approximately 100 [Å] is sufficient.
第４図に示す工程の後に、モメリセルの容量素
子を構成するための第１層目の導電層（導体層）
１３を、CVD法により第３絶縁膜１２上部全面
に形成する。この第１層目の導電層１３として
は、例えば多結晶シリコン膜を用い、その場合に
おける膜厚は4000〔Å〕程度あればよい。多結晶
シリコン膜は、その形成後、導電性を得るため
に、ｎ型不純物であるリン(P)を熱拡散法で拡散す
る。この後に、第５図に示すように、メモリセル
の容量素子を構成するために、第１層目の導電層
１３の容量素子の形成領域の上部に、耐熱処理の
マスクとなる第４絶縁膜１４をCVD法により形
成する。この第４絶縁膜１４は、例えばシリコン
ナイトライド膜を用い、その場合における膜厚は
1000〔Å〕程度あればよい。 After the process shown in FIG. 4, the first conductive layer (conductor layer) for configuring the capacitive element of Momericell
13 is formed on the entire upper surface of the third insulating film 12 by CVD method. As this first conductive layer 13, a polycrystalline silicon film is used, for example, and the film thickness in this case may be about 4000 [Å]. After the polycrystalline silicon film is formed, phosphorus (P), which is an n-type impurity, is diffused by thermal diffusion in order to obtain conductivity. After this, as shown in FIG. 5, in order to configure the capacitive element of the memory cell, a fourth insulating film, which serves as a mask for heat-resistant treatment, is placed over the region where the capacitive element is formed in the first conductive layer 13. 14 is formed by CVD method. For example, a silicon nitride film is used as the fourth insulating film 14, and the film thickness in that case is
Approximately 1000 [Å] is sufficient.
第５図に示す工程の後に、前記第４絶縁膜１４
以外の露出している第１層目の導電層１３を、第
４絶縁膜１４および第２絶縁膜１１を耐熱処理の
ためのマスクとして用い、熱酸化する。この結
果、多結晶シリコンを二酸化シリコン（SiO2）
とし、第６図に示すように、選択的に第５絶縁膜
１５を形成する。同図に示すように、第５絶縁膜
１５は、その膜厚方向に絶縁膜１２に達するよう
にかつ膜厚が増大して形成されると同時に、第１
層目の導電層１３と第４絶縁膜１４との間を進行
するように横方向にも形成され、第１層目の導電
層１３との境界部分においてハードピーク形状を
得ることができる。前記熱処理は、例えば1000
〔℃〕程度のスチーム酸化によつて施せばよい。 After the step shown in FIG.
The other exposed first conductive layer 13 is thermally oxidized using the fourth insulating film 14 and the second insulating film 11 as a mask for heat-resistant treatment. As a result, polycrystalline silicon is converted into silicon dioxide (SiO 2 ).
Then, as shown in FIG. 6, a fifth insulating film 15 is selectively formed. As shown in the figure, the fifth insulating film 15 is formed so as to reach the insulating film 12 in the film thickness direction and to increase in film thickness.
It is also formed laterally so as to proceed between the conductive layer 13 of the first layer and the fourth insulating film 14, and a hard peak shape can be obtained at the boundary with the conductive layer 13 of the first layer. The heat treatment is performed for example at 1000
It may be applied by steam oxidation at a temperature of about [°C].
第６図に示す工程の後に、前記第４絶縁膜１４
を選択的に除去する。この後に、第７図Ａ，Ｂに
示すように、前記第５絶縁膜１５を選択的に除去
し、容量素子の一方の電極を構成し、かつ、バー
ドピークにそつてSiO2が除去されるために角部
における急峻な段差形状が緩和された本発明の一
実施例による第１層目の導電層１６を形成する。 After the step shown in FIG. 6, the fourth insulating film 14
selectively remove. After this, as shown in FIGS. 7A and 7B, the fifth insulating film 15 is selectively removed, forming one electrode of the capacitive element, and SiO 2 is removed along the bird's peak. Therefore, a first conductive layer 16 is formed according to an embodiment of the present invention in which the steep step shape at the corner portions is relaxed.
第７図Ａ，Ｂに示す工程の後に、第１層目の導
電層１６以外の部分の露出している第２絶縁膜１
１を耐熱処理のためのマスクとして用い、第１層
目の導電層１６の表面を熱酸化することにより、
これを覆うような第６絶縁膜１７を形成する。こ
の第６絶縁膜１７は、例えば二酸化シリコン膜
（SiO2膜）を用い、後の工程によつて形成される
ワード線と第１層目の導電層１６とが電気的に分
離するように、その膜厚を3000〔Å〕程度にすれ
ばよい。この後に、前記露出している絶縁膜１１
および１２を選択的に除去し、該除去された部分
にMISFETのゲート絶縁膜を構成するための第
７絶縁膜１８を形成する。その後に、MISFET
のゲート電極およびそれと電気的に接続して延在
するワード線を構成するために、第２層目の導電
層を全面に形成する。この第２層目の導電層は、
２層構造によつて形成されており、上層として例
えば低抵抗値のモリブデンシリサイド（MoSi2）
膜２０、下層として前記モリブデンシリサイド膜
２０の下層のゲート絶縁膜への被着性を向上し、
かつ、モリブデンシリサイド膜２０から放出され
るMISFETの電気的特性に影響を与える不純物
を捕獲するような例えば多結晶シリコン膜１９を
用いればよい。また、上層として前記モリブデン
シリサイド膜２０の他に、例えばモリブデン
（Mo）、タングステン(W)、チタン（Ti）、タンタ
ル（Ta）膜の高融点金属またはタングステンシ
リサイド（WSi2）、チタンシリサイド（TiSi2）、
タンタルシリサイド（TaSi2）膜のシリサイド等
の抵抵抗材料を用いてもよい。この低抵抗材料
は、DRAMの動作時間を向上するためには極め
て有利であるが、急峻な段差部における被着性が
悪く、配線を形成した場合に、その部分における
断面面積が縮小し、抵抗値が増加する。しかしな
がら、本発明の一実施例によつて、第１層目の導
電層１６の角部における急峻な段差形状が緩和さ
れ、さらに、第２層目の導電層である多結晶シリ
コン膜１９により、第２層目の導電層であるモリ
ブデンシリサイド膜２０の被着性は向上される。
前記第２層目の導電層にパターニングを施し、第
８図Ａ，Ｂに示すように、列方向に延在するワー
ド線２１を形成する。このワード線２１は、
MISFET部においてはゲート電極Ｇを構成する
ようになつている。従来、DRAMにおいては、
特に、矢印のＡ部分における第１層目の導電層の
急峻な段差形状によつてワード線の抵抗値を増大
していたが、本発明の一実施例による第１層目の
導電層１６においては、ワード線２１のモリブデ
ンシリサイド膜２０の被着性は良好であり、前記
従来のワード線に比べて抵抗値を低減することが
できる。 After the steps shown in FIGS. 7A and 7B, the second insulating film 1 is exposed in a portion other than the first conductive layer 16.
1 as a mask for heat-resistant treatment, by thermally oxidizing the surface of the first conductive layer 16,
A sixth insulating film 17 is formed to cover this. This sixth insulating film 17 is made of, for example, a silicon dioxide film (SiO 2 film), so that the word line to be formed in a later step and the first conductive layer 16 are electrically isolated. The film thickness may be set to about 3000 [Å]. After this, the exposed insulating film 11
and 12 are selectively removed, and a seventh insulating film 18 for configuring the gate insulating film of the MISFET is formed in the removed portion. After that, MISFET
A second conductive layer is formed over the entire surface to constitute a gate electrode and a word line extending electrically connected thereto. This second conductive layer is
It has a two-layer structure, and the upper layer is made of, for example, molybdenum silicide (MoSi 2 ) with a low resistance value.
The film 20, as a lower layer, improves the adhesion of the molybdenum silicide film 20 to the lower gate insulating film,
In addition, for example, a polycrystalline silicon film 19 may be used that captures impurities emitted from the molybdenum silicide film 20 that affect the electrical characteristics of the MISFET. In addition to the molybdenum silicide film 20, the upper layer may be made of a high melting point metal such as molybdenum (Mo), tungsten (W), titanium (Ti), or tantalum (Ta), or tungsten silicide (WSi 2 ) or titanium silicide (TiSi). 2 ),
A resistive material such as tantalum silicide (TaSi 2 ) film silicide may also be used. Although this low-resistance material is extremely advantageous for improving the operating time of DRAM, it has poor adhesion at steep step portions, and when wiring is formed, the cross-sectional area at that portion is reduced, resulting in resistance value increases. However, according to an embodiment of the present invention, the steep step shape at the corner of the first conductive layer 16 is alleviated, and furthermore, the polycrystalline silicon film 19, which is the second conductive layer, The adhesion of the molybdenum silicide film 20, which is the second conductive layer, is improved.
The second conductive layer is patterned to form word lines 21 extending in the column direction, as shown in FIGS. 8A and 8B. This word line 21 is
A gate electrode G is configured in the MISFET section. Conventionally, in DRAM,
In particular, the resistance value of the word line was increased due to the steep step shape of the first conductive layer at the part A of the arrow, but in the first conductive layer 16 according to an embodiment of the present invention, the resistance value of the word line was increased. The adhesion of the molybdenum silicide film 20 of the word line 21 is good, and the resistance value can be reduced compared to the conventional word line.
第８図Ａ，Ｂに示す工程の後に、MISFETを
構成するために、半導体基板２の主面部に自己整
合によつて選択的にソース領域およびドレイン領
域となるn+型の半導体領域２２を形成する。こ
の後に、全面に第８絶縁膜２３を形成する。この
第８絶縁膜２３は、多層化によつて生じる起伏部
を緩和し、かつ、DRAMの電気的特性に影響を
与える不純物を捕獲し得るような、例えば、フオ
スフオシリケートガラス（PSG）を用いればよ
い。この後、所定の前記半導体領域２２上部の第
７絶縁膜１８、第８絶縁膜２３を除去し、当該半
導体領域２２と後の工程によつて形成されるビツ
ト線との電気的な接続のための接続孔２４を形成
する。この接続孔２４を介して、前記半導体領域
２２と電気的に接続するような行状に延在するビ
ツト線２５を形成する。このビツト線２５は、
DRAMの動作時間を向上するような抵抗値の例
えばアルミニウム（Al）を用いればよい。 After the steps shown in FIGS. 8A and 8B, an n + -type semiconductor region 22 is selectively formed as a source region and a drain region on the main surface of the semiconductor substrate 2 by self-alignment in order to configure a MISFET. do. After this, an eighth insulating film 23 is formed on the entire surface. The eighth insulating film 23 is made of, for example, phosphorus silicate glass (PSG), which can alleviate the undulations caused by multilayering and capture impurities that affect the electrical characteristics of the DRAM. Bye. After that, the seventh insulating film 18 and the eighth insulating film 23 above the predetermined semiconductor region 22 are removed to establish electrical connection between the semiconductor region 22 and the bit line formed in a later step. A connecting hole 24 is formed. Bit lines 25 extending in rows are formed to be electrically connected to the semiconductor region 22 through the connection holes 24. This bit line 25 is
For example, aluminum (Al) having a resistance value that improves the operating time of the DRAM may be used.
これら一連の製造工程によつて、本実施例の
DRAMは完成する。なお、この後に、保護膜等
の処理を施してもよい。 Through these series of manufacturing steps, this example
DRAM is completed. Note that, after this, a treatment such as a protective film may be applied.
以上説明したように、本発明によれば、第１層
目の導電層１３を、その上部および下部に設けら
れた耐熱処理マスクとなる第２絶縁膜１１と第４
絶縁膜１４とによつて制御よく選択的に酸化を施
すことができ、該酸化された部分を選択的に除去
することによつて、角部の急峻な段差形状が緩和
され、かつ、所定の形状を有する第１層目の導電
層を得ることができる。これによつて、その上部
に形成される第２層目の導電層の被着性を向上す
ることができる。
As described above, according to the present invention, the first conductive layer 13 is connected to the second insulating film 11 which serves as a heat-resistant treatment mask provided on the upper and lower parts of the first conductive layer 13, and the fourth conductive layer 13.
The insulating film 14 allows selective oxidation to be carried out with good control, and by selectively removing the oxidized portions, the steep step shape at the corners is alleviated and a predetermined shape is achieved. A first conductive layer having a shape can be obtained. Thereby, the adhesion of the second conductive layer formed thereon can be improved.
さらに、第２層目の導電層の被着性を向上する
ことによつて、該第２層目の導電層からなるワー
ド線２１の断面面積の変動を低減し、断面面積の
縮小による抵抗値の増大を防止することができる
ので、DRAMの動作時間を向上することができ
る。 Furthermore, by improving the adhesion of the second conductive layer, fluctuations in the cross-sectional area of the word line 21 made of the second conductive layer can be reduced, and the resistance value due to the reduction in cross-sectional area can be reduced. Since it is possible to prevent an increase in DRAM, the operating time of the DRAM can be improved.
なお、本発明は、前記実施例に限定されること
なく、その要旨を変更しない範囲において、種々
変更し得ることは勿論である。 It should be noted that the present invention is not limited to the embodiments described above, and can of course be modified in various ways without changing the gist thereof.
第１図は、本発明の一実施例を説明するための
DRAMの概要を示すレイアウト図、第２図Ａは、
本発明の一実施例の構造を説明するための
DRAMのメモリアレイ要部を示す平面図、第２
図Ｂは、第２図ＡのＸ−Ｘ線における断面図、第
２図Ｃは、第２図ＢのＹ−Ｙ線における断面図、
第３図Ａ、第４図〜第６図、第７図Ａ、第８図
Ａ、第９図Ａは、本発明の一実施例の製造方法を
説明するための各製造工程におけるDRAMのメ
モリアレイ要部を示す平面図及び断面図、第３図
Ｂは、第３図ＡのＸ−Ｘ線における断面図、第７
図Ｂは、第７図ＡのＸ−Ｘ線における断面図、第
８図Ｂは、第８図ＡのＸ−Ｘ線における断面図、
第９図Ｂは、第９図ＡのＸ−Ｘ線における断面図
である。
図中、２……半導体基板、８……フイールド絶
縁膜、９……チヤンネルストツパ領域、１０……
第１絶縁膜、１１……第２絶縁膜、１２……第３
絶縁膜、１３，１６……第１層目の導電層、１４
……第４絶縁膜、１５……第５絶縁膜、１７……
第６絶縁膜、１８……第７絶縁膜、１９……多結
晶シリコン膜、２０……モリブデンシリサイド
膜、２１……ワード線、２２……半導体領域、２
３……第８絶縁膜、２４……接続孔、２５……ビ
ツト線である。
FIG. 1 is a diagram for explaining one embodiment of the present invention.
A layout diagram showing the outline of DRAM, Figure 2A, is
For explaining the structure of one embodiment of the present invention
Plan view showing main parts of DRAM memory array, 2nd
Figure B is a sectional view taken along line XX of Figure 2A, Figure 2C is a sectional view taken along line Y-Y of Figure 2B,
3A, 4 to 6, 7A, 8A, and 9A are DRAM memories in each manufacturing process for explaining the manufacturing method of one embodiment of the present invention. A plan view and a sectional view showing the main parts of the array, FIG. 3B is a sectional view taken along the line X-X in FIG.
Figure B is a sectional view taken along line XX in Figure 7A, Figure 8B is a sectional view taken along line XX in Figure 8A,
FIG. 9B is a sectional view taken along the line XX of FIG. 9A. In the figure, 2... semiconductor substrate, 8... field insulating film, 9... channel stopper region, 10...
first insulating film, 11... second insulating film, 12... third
Insulating film, 13, 16...first conductive layer, 14
...Fourth insulating film, 15...Fifth insulating film, 17...
6th insulating film, 18... Seventh insulating film, 19... Polycrystalline silicon film, 20... Molybdenum silicide film, 21... Word line, 22... Semiconductor region, 2
3...8th insulating film, 24... connection hole, 25... bit line.
Claims (1)
工程と、該第1Si3N4膜上に容量素子用電極とし
て用いられる酸化可能な第１導電層を形成する工
程と、該第１導電層上の一部の領域に第2Si3N4
膜を選択的に形成する工程と、前記第2Si3N4膜
を使用して前記第１導電層の他部の領域を選択的
に酸化し、前記第1Si3N4膜に達する酸化膜を選
択的に形成する工程と、該選択形成された酸化膜
を除去することにより角部における段差形状が緩
和された容量素子用電極としての第１導電層をパ
ターン成形する工程と、そのパターン成形された
第１導電層の角部をまたがるように絶縁膜を介し
て第２導電層をパターン成形する工程とを備えた
ことを特徴とする多層配線の製造方法。1. A step of forming a first Si 3 N 4 film on the main surface of a semiconductor substrate, a step of forming an oxidizable first conductive layer used as an electrode for a capacitive element on the first Si 3 N 4 film, and a step of forming the first Si 3 N 4 film on the main surface of the semiconductor substrate. 2nd Si 3 N 4 in some areas on the 1st conductive layer
selectively forming a film, and selectively oxidizing other regions of the first conductive layer using the second Si 3 N 4 film to form an oxide film that reaches the first Si 3 N 4 film. a step of selectively forming a first conductive layer as an electrode for a capacitor element whose step shape at a corner is relaxed by removing the selectively formed oxide film; A method for manufacturing a multilayer wiring, comprising the step of patterning a second conductive layer via an insulating film so as to straddle the corners of the first conductive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18671883A JPS6079747A (en) | 1983-10-07 | 1983-10-07 | Manufacture of multilayer interconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18671883A JPS6079747A (en) | 1983-10-07 | 1983-10-07 | Manufacture of multilayer interconnection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079747A JPS6079747A (en) | 1985-05-07 |
| JPH0568858B2 true JPH0568858B2 (en) | 1993-09-29 |
Family
ID=16193419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18671883A Granted JPS6079747A (en) | 1983-10-07 | 1983-10-07 | Manufacture of multilayer interconnection |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079747A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828734A (en) * | 1981-08-14 | 1983-02-19 | Leo Giken:Kk | Optical line drawing device |
-
1983
- 1983-10-07 JP JP18671883A patent/JPS6079747A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828734A (en) * | 1981-08-14 | 1983-02-19 | Leo Giken:Kk | Optical line drawing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6079747A (en) | 1985-05-07 |
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