JPH0568067A - Decoder - Google Patents

Abstract

PURPOSE:To simultaneously execute the time axis correction and deshuffling of information. CONSTITUTION:Information of 1ch is written in multi-port memories 1,2 by a 1ch write control section 5 and information of 2ch is written in multi-port memories 3,4 by a 2ch write control section 6. The information written in the multi-port memories 1,2,3,4 is transferred respectively to a serial access memory (SAM) in the inside of the multi-port memories 1,2,3,4 and a read control section 7 controls each SAM of the multi-port memories 1,2,3,4 and controls simultaneously a changeover switch 8 to output the information de-shuffled to that of the original information.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は復号装置に関し、特に情
報の最適な蓄積または伝送のために行なわれたシャッフ
リングを復号する復号装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding device, and more particularly to a decoding device for decoding shuffling performed for optimal storage or transmission of information.

【０００２】[0002]

【従来の技術】従来の復号装置について図面を参照して
説明する。2. Description of the Related Art A conventional decoding device will be described with reference to the drawings.

【０００３】図７は２チャンネルの同期式の伝送情報の
一例を示す図、図８は１チャンネルの従来の復号装置の
一例を示すブロック図、図９は従来の大容量ライン時間
軸補正装置の一例を示すブロック図、図１０は２チャン
ネルの従来の復号装置の一例を示すブロック図、図１１
は従来の時間軸補正可能範囲の一例を示す図である。FIG. 7 is a diagram showing an example of 2-channel synchronous transmission information, FIG. 8 is a block diagram showing an example of a conventional 1-channel decoding device, and FIG. 9 is a diagram showing a conventional large capacity line time base correction device. 11 is a block diagram showing an example, FIG. 10 is a block diagram showing an example of a conventional 2-channel decoding device, FIG.
FIG. 6 is a diagram showing an example of a conventional time axis correctable range.

【０００４】従来の復号装置は、図８に示すように１チ
ャンネル伝送を主としたものであり、多チャンネルに情
報を分割して伝送するには、相互の同期信号を意識して
同期信号同士の図７に示すようなジッタを少なくするよ
うに相互に同期をとりあいながら伝送していた。As shown in FIG. 8, the conventional decoding apparatus is mainly for one-channel transmission. To divide and transmit information in multiple channels, the synchronization signals should be conscious of each other. In order to reduce the jitter as shown in FIG. 7, the signals are transmitted while synchronizing with each other.

【０００５】１チャンネルの伝送の再生においては、図
８に示す如く数ラインの容量を持つＦＩＦＯメモリ２６
を用いて時間軸補正を行っていた。情報の並び戻し（デ
シャッフリング）は、ＦＩＦＯメモリ２６の後段に所要
の容量（フィールドあるいはフレーム）を持ったＲＡＭ
２８を配し、このＲＡＭ２８の書き込みと読み出しによ
り行っていた。In reproducing one-channel transmission, a FIFO memory 26 having a capacity of several lines as shown in FIG.
Was used to correct the time axis. Information rearrangement (deshuffling) is performed by a RAM having a required capacity (field or frame) in the subsequent stage of the FIFO memory 26.
28 is arranged, and the writing and reading of the RAM 28 are performed.

【０００６】１ラインの情報が多い時は図９に示す如く
２つのＲＡＭ２７を用い、１つ目のＲＡＭ２７に書き込
んでいる時はもう１つのＲＡＭ２７を読み出すフリップ
フロップ動作により実現しており、情報の並び戻し（デ
シャッフリング）を行なうためにＦＩＦＯメモリ２６を
用いた時と同様に更にフィールドあるいはフレームメモ
リ（ＲＡＭ）２８を用いていた。When there is a large amount of information on one line, two RAMs 27 are used as shown in FIG. 9, and when writing to the first RAM 27, the other RAM 27 is read by a flip-flop operation. Further, a field or frame memory (RAM) 28 is used as in the case of using the FIFO memory 26 to perform rearrangement (deshuffling).

【０００７】多チャンネルで伝送された情報を並び換え
る場合も、図１０が示す従来の復号装置のように、ＦＩ
ＦＯメモリ２６、あるいはＲＡＭ２８により時間軸補正
を行った後に、更に所要の容量（フィールドあるいはフ
レーム）を持ったＲＡＭ２８を配して、チャンネル毎に
自分割書き込みを行っていた。When rearranging the information transmitted on multiple channels, the FI is also required, as in the conventional decoding apparatus shown in FIG.
After the time axis correction is performed by the FO memory 26 or the RAM 28, the RAM 28 having a required capacity (field or frame) is further arranged to perform self-division writing for each channel.

【０００８】図１１に示す如く、上述した様な従来の復
号装置では、フィールド単位での時間軸補正もどの様に
してもフィールド同期信号の期間しか許容範囲がない。As shown in FIG. 11, in the conventional decoding apparatus as described above, the time axis correction for each field has a permissible range only for the period of the field synchronization signal.

【０００９】[0009]

【発明が解決しようとする課題】上述した従来の復号装
置では、多チャンネルの伝送には各チャンネルをＦＩＦ
Ｏメモリで時間軸補正を行なった後、改めて多チャンネ
ル伝送のためにエラー補償が可能なように行なわれたシ
ャッフリングを戻す処理を大容量のメモリを用いて行う
構成となっているので、伝送経路などによるジッタ成分
の発生をＦＩＦＯメモリの容量以下に収めなければなら
ないという問題がある。In the above-mentioned conventional decoding apparatus, each channel is used as a FIFO for multi-channel transmission.
After the time axis correction is performed in the O memory, the shuffling processing that is performed again so that error compensation can be performed for multi-channel transmission is performed by using a large-capacity memory. There is a problem that the generation of the jitter component due to the above must be kept within the capacity of the FIFO memory.

【００１０】また、１チャンネルの伝送においては、ジ
ッタ成分の吸収量はＦＩＦＯメモリで決まる数ライン程
度と少なく、ライン周波数変動に対する時間軸変動吸収
量もジッタと同一の吸収方法であるため、許容範囲が極
めて少ないという問題がある。In the case of 1-channel transmission, the absorption amount of the jitter component is as small as several lines determined by the FIFO memory, and the time-axis fluctuation absorption amount for the line frequency fluctuation is the same absorption method as the jitter. There is a problem that there are very few.

【００１１】更に、１ラインの情報が多い時に２つのＲ
ＡＭを用いてフリップフロップ動作させて時間軸補正を
行うと、時間軸補正の許容量が同期信号の時間しかとれ
なくなるという問題がある。Further, when there is much information on one line, two R
When the flip-flop operation is performed using the AM to perform the time axis correction, there is a problem that the allowable amount of the time axis correction is only the time of the synchronization signal.

【００１２】また、デシャッフリング（並び戻し）する
ＲＡＭへの書き込みと読み出しのポートが同じである
為、ＲＡＭのアクセスタイミングの設計が厳しくなり、
しかも速いアクセス速度が要求されるという問題もあ
る。Further, since the write and read ports to the RAM for deshuffling (rearranging) are the same, the design of the access timing of the RAM becomes strict.
Moreover, there is a problem that a high access speed is required.

【００１３】[0013]

【課題を解決するための手段】本発明の復号装置は、複
数のチャンネルによって分割され、且つ同期信号を含む
ラインにより情報が管理され、１ラインに１つのあるい
は複数の情報群が内包され、且つ前記情報群が単一のま
たは別別のシャッフリング方法によりシャッフリングさ
れた複数の情報を元の情報列に戻す復号装置において、
前記チャンネル別に前記情報を蓄積する複数のマルチポ
ートメモリと、前記チャンネル毎に前記マルチポートメ
モリに情報を書き込むための書き込みアドレスを発生す
る第１のアドレス発生手段と、前記元の情報の並びに対
応した読み出しアドレスを発生する第２のアドレス発生
手段とを有し、または更に別個にシャッフリングされた
前記複数の情報群を並び換えるラインメモリと、前記ラ
インメへ情報を書き込むための書き込みアドレスを発生
する第３のアドレス発生手段と、前記情報群毎に元の情
報の並びに対応した読み出しアドレスを発生する第４の
アドレス発生手段とを有している。A decoding device of the present invention is divided into a plurality of channels, information is managed by a line including a synchronization signal, and one or a plurality of information groups are included in one line, and In a decoding device for returning a plurality of information shuffled by a single or another shuffling method to the original information sequence,
A plurality of multi-port memories for accumulating the information for each channel, a first address generating unit for generating a write address for writing information in the multi-port memory for each channel, and an arrangement of the original information are provided. A line memory having a second address generating means for generating a read address or further rearranging the shuffled plurality of information groups, and a third memory for generating a write address for writing information to the line memory. Address generating means and fourth address generating means for generating read addresses corresponding to the original information for each information group.

【００１４】[0014]

【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【００１５】図１は本発明の第１の実施例を示し、
（ａ）は本第１の実施例のブロック図、（ｂ）は１ｃｈ
の１ラインの入力情報の一例を示す図、（ｃ）は２ｃｈ
の１ラインの入力情報の一例を示す図である。図２は本
第１の実施例における伝送情報信号のライン周期変動の
最大値を示す図である。図３は本第１の実施例における
セグメント分割信号である時のフィールド位相ずれの許
容範囲を示す図である。FIG. 1 shows a first embodiment of the present invention,
(A) is a block diagram of the first embodiment, (b) is 1ch
Showing an example of input information of one line of (2), (c) is 2ch
It is a figure which shows an example of the input information of 1 line. FIG. 2 is a diagram showing the maximum value of the line cycle variation of the transmission information signal in the first embodiment. FIG. 3 is a diagram showing the allowable range of the field phase shift when the signal is a segment division signal in the first embodiment.

【００１６】図１において、本第１の実施例は１ｃｈの
情報を蓄積するマルチポートメモリ１，２と、マルチポ
ートメモリ１，２に１ｃｈの情報を書き込むための書き
込みアドレスを発生する１ｃｈ書き込み制御部５と、２
ｃｈの情報を蓄積するマルチポートメモリ３，４と、マ
ルチポートメモリ３，４に２ｃｈの情報を書き込むため
の書き込みアドレスを発生する２ｃｈ書き込み制御部６
と、マルチポートメモリ１，２，３，４から１，２ｃｈ
の元の情報の並びに対応した読み出しアドレスを発生す
る読み出し制御部７と、読み出し制御部７によって制御
される読み出しマルチポートメモリ切り換え用の切り換
えスイッチ８とを有して構成し、マルチポートメモリ
１，２，３，４はそれぞれＲＡＭとシリアルアクセスメ
モリ（以下ＳＡＭ）とを含んで構成している。In FIG. 1, in the first embodiment, multi-channel memories 1 and 2 for accumulating 1-ch information, and 1-ch write control for generating a write address for writing 1-ch information in the multi-port memories 1 and 2 are controlled. Part 5 and 2
Multiport memories 3 and 4 for accumulating channel information, and a 2ch write controller 6 for generating a write address for writing 2ch information to the multiport memories 3 and 4.
And multi-port memory 1, 2, 3, 4 to 1ch
Of the original information, and a read control unit 7 for generating a read address corresponding to the original information and a changeover switch 8 for changing the read multiport memory controlled by the read control unit 7. Reference numerals 2, 3 and 4 each include a RAM and a serial access memory (hereinafter referred to as SAM).

【００１７】次に、本第１の実施例の動作について、図
１，図２および図３を用いて説明する。Next, the operation of the first embodiment will be described with reference to FIGS. 1, 2 and 3.

【００１８】各チャンネル（１ｃｈ，２ｃｈ）から入力
された情報は、それぞれのチャンネルに配置されるマル
チメモリ１，２，または３，４，のＲＡＭ部にライン
毎、あるいは情報群毎に１ｃｈあるいは２ｃｈ書き込み
制御部５，あるいは７，により並び戻しに最適なアドレ
スで書き込まれる。ここで、１ｃｈ，２ｃｈに入力され
る情報信号はそれぞれに同期しているとは限らない。こ
の為他のチャンネルのマルチメモリには情報を書き込め
ない。Information input from each channel (1ch, 2ch) is stored in the RAM section of the multi memories 1, 2 or 3, 4 arranged in each channel line by line or information group by 1ch or 2ch. The write control unit 5 or 7 writes at the optimum address for rearrangement. Here, the information signals input to 1ch and 2ch are not always synchronized with each other. Therefore, information cannot be written in the multi-memory of other channels.

【００１９】このマルチポートメモリ１，２，３，４の
ＲＡＭに書き込まれた情報は、マルチポートメモリ１，
２，３，４内の転送機能を用いてＳＡＭに１ライン分の
情報が瞬時に転送される。情報の取り出しは読み出し制
御部７，により適当な順番とタイミングで各マルチポー
トメモリ１，２，３，４のＳＡＭの出力を制御し、同時
に切り換えスイッチ８，でＳＡＭを切り換えて並び戻し
た情報を取り出す。この読み出し操作により異なるチャ
ンネル間での並びまで正しくする。The information written in the RAMs of the multiport memories 1, 2, 3 and 4 is stored in the multiport memories 1 and 2.
Information for one line is instantaneously transferred to the SAM by using the transfer functions in 2, 3, and 4. Information is taken out by controlling the output of the SAM of each multiport memory 1, 2, 3, 4 by the read control unit 7 in an appropriate order and timing, and at the same time switching the SAM by the changeover switch 8 and rearranging the information. Take it out. This read operation corrects the arrangement between different channels.

【００２０】転送はマルチポートメモリ１，２，３，４
の構造により最適な方を選べば良いが、情報の書き込み
側または読み出し側の１ラインの前あるいは後で行う。
ここでは書き込み側の１ラインの前で転送を行なうとす
る。図２に本第１の実施例における入力信号の最大ライ
ン周期を示している。伝送されてきた情報信号は、情報
の蓄積装置や伝送路の影響によいクロック単位でのジッ
タやライン周期の変動を引き起こされている。ＶＴＲな
どのテープ記録装置（ヘリカルスキャン記録型）では、
早送り再生や巻戻し再生によりライン周期は大きく変化
するが、元のライン周期の倍になることはほとんど無
い。Transfer is performed by multiport memories 1, 2, 3, 4
The optimum one may be selected depending on the structure of (1), but it is performed before or after one line on the information writing side or the information reading side.
Here, it is assumed that the transfer is performed before one line on the writing side. FIG. 2 shows the maximum line period of the input signal in the first embodiment. The transmitted information signal is subject to jitter and line period fluctuation in clock units, which are good for the influence of the information storage device and the transmission path. In tape recording devices (helical scan recording type) such as VTR,
The line cycle changes greatly due to fast-forward reproduction and rewind reproduction, but it is almost never double the original line cycle.

【００２１】従って、本第１の実施例に示す１ｃｈに２
つのマルチポートメモリに交互に書き込み、システム内
の基準クロックで２チャンネル分のＳＡＭから順次読み
出す場合、基準クロックでの４ラインに１ライン読み出
し状態になれば良い。この為、読み出し状態を転送禁止
状態とすれば、入力可能な伝送信号の最大ライン周期は
基準クロックの３ライン分に相当する。つまり、入力さ
れる伝送信号のライン変動を最大２倍とすると、基準ク
ロックで読み出す信号の１．５ラインまでの冗調を伝送
信号に持たすことが可能となる。Therefore, 2 in 1ch shown in the first embodiment.
When alternately writing to one multi-port memory and sequentially reading from two channels of SAM with the reference clock in the system, one line may be read in every four lines of the reference clock. Therefore, if the read state is set to the transfer prohibited state, the maximum line period of the input transmittable signal corresponds to three lines of the reference clock. That is, if the line fluctuation of the input transmission signal is doubled at the maximum, it becomes possible to give the transmission signal a nuisance up to 1.5 lines of the signal read by the reference clock.

【００２２】情報のシャッフリングを行なっている範囲
を１フィールドとすると、フィールドの位相が入力伝送
信号とＳＡＭからの基準出力とでほぼ同期していれば１
フィールドずらして出力すればどの様なシャッフリング
に対しても正しい情報が取り出せる。しかし、フィール
ド内のラインをセグメント分割してセグメントの頭から
順次伝送入力されるならば、伝送信号入力と基準出力の
フィールド位相を±１セグメントまで変動することがで
きる。図３に本第１の実施例における１フィールドを３
セグメント化した場合のフィールド位相ずれの許容範囲
の一例を示している。If the range in which information shuffling is performed is one field, it is 1 if the phase of the field is substantially synchronized with the input transmission signal and the reference output from the SAM.
Correct information can be taken out for any shuffling by shifting the fields. However, if the lines in the field are divided into segments and sequentially transmitted and input from the beginning of the segments, the field phase of the transmission signal input and the reference output can be changed up to ± 1 segment. In FIG. 3, one field in the first embodiment is 3
An example of a permissible range of field phase shift when segmented is shown.

【００２３】図４は本発明の第２の実施例を示すブロッ
ク図である。図５は本第２の実施例におけるマルチポー
トメモリのＲＡＭの構成を示す図で、（ａ）は本第２の
実施例におけるマルチポートメモリのＲＡＭの書き込み
アドレスの割当の一例を示す図、（ｂ）は情報のライン
単位でのシャッフリングを行う範囲とその１ラインの構
成の一例を示す図である。図６は、本第２の実施例にお
けるラインメモリの操作により情報群の並び戻しの一例
を示す図である。FIG. 4 is a block diagram showing a second embodiment of the present invention. FIG. 5 is a diagram showing the configuration of the RAM of the multiport memory according to the second embodiment, and FIG. 5A is a diagram showing an example of allocation of write addresses of the RAM of the multiport memory according to the second embodiment. FIG. 6B is a diagram showing an example of a shuffled area of information in units of lines and a configuration of one line thereof. FIG. 6 is a diagram showing an example of rearranging the information groups by operating the line memory in the second embodiment.

【００２４】図４において、本第２の実施例は図１の
（ａ）に示す第１の実施例と同じ構成要件には同じ番号
が付与されて、異なる点は切り換えスイッチ８の出力側
に接続するＦＩＦＯ型のラインディレイメモリ１１，１
２，１３と、ラインディレイメモリ１１，１２，１３の
出力を読み出し制御部７によって制御される切り換えス
イッチ１４とを有する点である。In FIG. 4, in the second embodiment, the same constituent elements as those in the first embodiment shown in FIG. 1 (a) are designated by the same reference numerals, except that the output side of the changeover switch 8 is different. FIFO type line delay memories 11 and 1 to be connected
2 and 13 and the changeover switch 14 controlled by the read control unit 7 for reading the outputs of the line delay memories 11, 12, and 13.

【００２５】次に、本第２の実施例の動作について、図
４，図５，図６を用いて説明する。Next, the operation of the second embodiment will be described with reference to FIGS. 4, 5 and 6.

【００２６】図４に示す本第２の実施例においては、１
ライン中に２つの情報群が相対的に周期４でシャッフリ
ングされているとする。このシャンフリングが同一チャ
ンネルと異なるチャンネルとにクロスした形になってい
るとマルチポートメモリ１，２，３，４だけでは無駄が
増える。このためマルチポートメモリ１，２，３，４の
後段にラインディレイメモリ（ＦＩＦＯ型など）１１，
〜１３，を配し、ラインディレイメモリ１１，１２，１
３の出力を切り換えスイッチ１４で切り換えて所望の信
号群の並びを戻す。In the second embodiment shown in FIG. 4, 1
It is assumed that two information groups are shuffled in the line in a relative cycle 4. If this shuffle is crossed over the same channel and different channels, the waste increases only with the multiport memories 1, 2, 3, 4. Therefore, the line delay memory (FIFO type etc.) 11,
Line delay memories 11, 12 and 1 are arranged.
The output of No. 3 is switched by the changeover switch 14 to restore the desired arrangement of signal groups.

【００２７】マルチポートメモリ１，２，３，４のアド
レスの割当は、例えば図５の（ａ）に示すように、伝送
されてきた入力情報信号の同一ラインに対し、異なるシ
ャッフリングをされた信号群の数分（本第２の実施例で
は２）の切り換えが行なわれる。このラインメモリでの
情報群の並び戻しの操作の例を図６に示している。The addresses of the multiport memories 1, 2, 3 and 4 are assigned, for example, as shown in FIG. 5A, different shuffling signals for the same line of the transmitted input information signal. Switching is performed by the number of groups (2 in the second embodiment). FIG. 6 shows an example of the operation of rearranging the information groups in this line memory.

【００２８】[0028]

【発明の効果】以上説明したように本発明は、チャンネ
ル別に情報を蓄積する複数のマルチポートメモリと、チ
ャンネル毎にマルチポートメモリに情報を書き込むため
の書き込みアドレスを発生する第１のアドレス発生手段
と、元の情報の並びに対応した読み出しアドレスを発生
する第２のアドレス発生手段とを有し、または更に別個
にシャッフリングされた複数の情報群を並び換えるライ
ンメモリと、ラインメへ情報を書き込むための書き込み
アドレスを発生する第３のアドレス発生手段と、情報群
毎に元の情報の並びに対応した読み出しアドレスを発生
する第４のアドレス発生手段とを有することにより、大
容量のマルチポートメモリに伝送されてきた情報を直接
書き込むので、時間軸補正の許容範囲とアクセスタイミ
ングの設計がＲＡＭに比べて飛躍的に改善されるだけで
なく、時間軸補正のデシャッフリング（並び戻し）が同
時に行えるという効果を有している。As described above, according to the present invention, a plurality of multiport memories for storing information for each channel and a first address generating means for generating a write address for writing information in the multiport memory for each channel. And a second address generating means for generating read addresses corresponding to the original information, or a line memory for rearranging a plurality of separately shuffled information groups, and a line memory for writing information to the line memory. By having the third address generating means for generating the write address and the fourth address generating means for generating the read address corresponding to the original information for each information group, it is transmitted to the large capacity multi-port memory. Since the received information is directly written, the allowable range of time axis correction and the design of access timing are RA Not only dramatically improved compared to, de-shuffling (return line) of the time base correction has the effect of simultaneously performed.

【００２９】特に１チャンネルに複数のマルチポートメ
モリを配する構造により、ライン周波数の大きな変動に
対しても転送時間が確保でき、復号する事が可能になる
という効果を有する。In particular, the structure in which a plurality of multi-port memories are arranged in one channel has an effect that the transfer time can be secured and the decoding can be performed even when the line frequency largely changes.

【００３０】しかもフィールドをセグメント分割した伝
送情報であれば、さらに±１セグメントの位相ずれまで
許容できるという効果を有している。Moreover, the transmission information obtained by dividing the field into segments has the effect of allowing a phase shift of ± 1 segment.

【００３１】さらに１つのマルチポートメモリのＲＡＭ
の容量は、全部のマルチポートメモリで必要な容量の１
／（メモリの個数）で済むため非常に経済的に構成でき
るという効果を有している。Further, one multi-port memory RAM
Capacity is 1 of the capacity required for all multiport memories.
Since / (the number of memories) is sufficient, it has an effect that it can be constructed very economically.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示し、（ａ）は本第１
の実施例のブロック図、（ｂ）は１ｃｈの１ラインの入
力情報を一例を示す図、（ｃ）は２ｃｈの１ラインの入
力情報の一例を示す図である。FIG. 1 shows a first embodiment of the present invention, in which FIG.
3 is a block diagram of the embodiment of FIG. 1, (b) is a diagram showing an example of input information of 1 line of 1 ch, and (c) is a diagram showing an example of input information of 1 line of 2 ch.

【図２】本第１の実施例における伝送情報信号のライン
周期変動の最大値を示す図である。FIG. 2 is a diagram showing a maximum value of a line cycle variation of a transmission information signal in the first embodiment.

【図３】本第１の実施例におけるセグメント分割信号で
ある時のフィールド位相ずれの許容範囲を示す図であ
る。FIG. 3 is a diagram showing an allowable range of a field phase shift when a segment division signal is used in the first embodiment.

【図４】本発明の第２の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a second embodiment of the present invention.

【図５】本第２の実施例におけるマルチポートメモリの
ＲＡＭの構成を示す図で、（ａ）は本第２の実施例にお
けるマルチポートメモリのＲＡＭの書き込みアドレスの
割当ての一例を示す図、（ｂ）は情報のライン単位での
シャッフリングを行う範囲とその１ラインの構成の一例
を示す図である。FIG. 5 is a diagram showing a configuration of a RAM of a multiport memory according to the second embodiment, and FIG. 5A is a diagram showing an example of allocation of write addresses of the RAM of the multiport memory according to the second embodiment; (B) is a figure which shows the range which shuffles information by line unit, and an example of the structure of the one line.

【図６】本第２の実施例におけるラインメモリの操作に
より情報群の並び戻しの一例を示す図である。FIG. 6 is a diagram showing an example of rearrangement of an information group by operating a line memory in the second embodiment.

【図７】２ｃｈの同期式の伝送情報の一例を示す図であ
る。FIG. 7 is a diagram showing an example of synchronous transmission information of 2ch.

【図８】１ｃｈの従来の復号装置の一例を示す図であ
る。FIG. 8 is a diagram showing an example of a conventional 1ch decoding device.

【図９】従来の大容量ライン時間軸補正装置の一例を示
すブロック図である。FIG. 9 is a block diagram showing an example of a conventional large-capacity line time axis correction device.

【図１０】２ｃｈの従来の復号装置の一例を示すブロッ
ク図である。FIG. 10 is a block diagram showing an example of a conventional 2ch decoding device.

【図１１】従来の時間軸補正可能範囲の一例を示す図で
ある。FIG. 11 is a diagram showing an example of a conventional time axis correctable range.

【符号の説明】[Explanation of symbols]

１ １ｃｈ偶数ラインマルチポートメモリ ２ １ｃｈ奇数ラインマルチポートメモリ ３ ２ｃｈ偶数ラインマルチポートメモリ ４ ２ｃｈ奇数ラインマルチポートメモリ ５ １ｃｈ書き込み制御部（ＰＬＬを含む） ６ ２ｃｈ書き込み制御部（ＰＬＬを含む） ７ 読み出し制御部 ８ 切り換えスイッチ １１ ０ラインディレイメモリ（０Ｈ） １２ １ラインディレイメモリ（１Ｈ） １３ ２ラインディレイメモリ（２Ｈ） １４ 切り換えスイッチ ２１ 偶数フィールド偶数ライン書き込み領域 ２２ 奇数フィールド偶数ライン書き込み領域 ２３ 偶数フィールド奇数ライン書き込み領域 ２４ 奇数フィールド奇数ライン書き込み領域 ２５ 再生クロック用ＰＬＬ（ＰＬＬ） ２６ 時間軸補正用ＦＩＦＯメモリ（ＦＩＦＯ） ２７ 時間軸補正用ランダムアクセスメモリ（ＲＡ
Ｍ） ２８ デシャッフリング用ランダムアクセスメモリ
（ＲＡＭ）1 1ch even line multiport memory 2 1ch odd line multiport memory 3 2ch even line multiport memory 4 2ch odd line multiport memory 5 1ch write control unit (including PLL) 6 2ch write control unit (including PLL) 7 read Control unit 8 Changeover switch 11 0 line delay memory (0H) 12 1 line delay memory (1H) 13 2 line delay memory (2H) 14 Changeover switch 21 Even field even line writing area 22 Odd field Even line writing area 23 Even field odd number Line writing area 24 Odd field Odd line writing area 25 Playback clock PLL (PLL) 26 Time axis correction FIFO memory (FIFO) 27 Time axis correction random access Memory (RA
M) 28 Random access memory (RAM) for deshuffling

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【手続補正書】[Procedure amendment]

【提出日】平成４年９月１４日[Submission date] September 14, 1992

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】全図[Correction target item name] All drawings

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図７】 [Figure 7]

【図１】 [Figure 1]

【図８】 [Figure 8]

【図２】 [Fig. 2]

【図３】 [Figure 3]

【図４】 [Figure 4]

【図９】 [Figure 9]

【図５】 [Figure 5]

【図６】 [Figure 6]

【図１０】 [Figure 10]

【図１１】 FIG. 11

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 複数のチャンネルによって分割され、且
つ同期信号を含むラインにより情報が管理され、１ライ
ンに１つのあるいは複数の情報群が内包され、且つ前記
情報群が単一のまたは別別のシャッフリング方法により
シャッフリングされた複数の情報を元の情報列に戻す復
号装置において、前記チャンネル別に前記情報を蓄積す
る複数のマルチポートメモリと、前記チャンネル毎に前
記マルチポートメモリに情報を書き込むための書き込み
アドレスを発生する第１のアドレス発生手段と、前記元
の情報の並びに対応した読み出しアドレスを発生する第
２のアドレス発生手段とを有することを特徴とする復号
装置。1. Information is managed by a line which is divided by a plurality of channels and which contains a sync signal, and one or a plurality of information groups are included in one line, and the information group is a single or another. In a decoding device for returning a plurality of information shuffled by a shuffling method to an original information sequence, a plurality of multiport memories for accumulating the information for each channel, and a writing for writing information to the multiport memory for each channel A decoding device comprising: first address generating means for generating an address, and second address generating means for generating a read address corresponding to the original information. 【請求項２】 別個にシャッフリングされた前記複数の
情報群を並び換えるラインメモリと、前記ラインメへ情
報を書き込むための書き込みアドレスを発生する第３の
アドレス発生手段と、前記情報群毎に元の情報の並びに
対応した読み出しアドレスを発生する第４のアドレス発
生手段とを有することを特徴とする請求項１記載の復号
装置。2. A line memory for rearranging the plurality of information groups shuffled separately, a third address generating means for generating a write address for writing information to the line memory, and an original memory for each information group. 4. The decoding device according to claim 1, further comprising a fourth address generating means for generating a read address corresponding to the arrangement of information.