JPH0568013A - Digital signal multiplex communication system - Google Patents
Digital signal multiplex communication systemInfo
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- JPH0568013A JPH0568013A JP3226071A JP22607191A JPH0568013A JP H0568013 A JPH0568013 A JP H0568013A JP 3226071 A JP3226071 A JP 3226071A JP 22607191 A JP22607191 A JP 22607191A JP H0568013 A JPH0568013 A JP H0568013A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えばデジタル化さ
れた音声信号を多重化して伝送するデジタル信号多重通
信システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal multiplex communication system for multiplexing and transmitting, for example, digitized voice signals.
【０００２】[0002]
【従来の技術】従来では、複数のデジタルデータを多重
化して伝送する場合、送信側で多重化後の高次のデジタ
ルデータにフレーム同期符号を付加して伝送し、受信側
でフレーム同期符号を検出し、これを基準タイミングと
して低次のデジタルデータに分離する方法が採られてい
る。現在、衛星放送で使用されている２．０４８Ｍｂ／
ｓのデジタル音声を１２チャンネル多重化して伝送する
システムを例にとって、その内容を説明する。2. Description of the Related Art Conventionally, when a plurality of digital data are multiplexed and transmitted, a transmitting side adds a frame synchronization code to the multiplexed high-order digital data and transmits it, and a receiving side transmits the frame synchronization code. A method of detecting and separating this into low-order digital data is used as a reference timing. 2.048Mb / currently used in satellite broadcasting
The contents will be described by taking as an example a system that multiplexes 12 channels of s digital voice and transmits it.
【０００３】図６はそのシステム構成を示すものであ
る。送信側において、各チャンネルの音声信号はそれぞ
れ低次エンコーダ１１〜１１２の内部でＰＣＭ符号化さ
れた後、図７（ａ）に示すフォーマットの低次データに
符号化される。これらの低次データは、図７（ａ）に示
す順序で、低次エンコーダ１１〜１１２より多重化装置
２に送出される。送出される低次データのフレーム構成
を図７（ｂ）に示す。この低次データには、衛星放送受
信機に使用されているＰＣＭデコーダ用ＬＳＩをそのま
ま低次デコーダとして使用できるように、予め同期符号
（１６ビット）が付加されている。FIG. 6 shows the system configuration. On the transmission side, the audio signal of each channel is PCM-encoded inside the low-order encoders 11 to 112, and then encoded into low-order data in the format shown in FIG. 7A. These low-order data are sent from the low-order encoders 11 to 112 to the multiplexing device 2 in the order shown in FIG. The frame structure of the transmitted low-order data is shown in FIG. 7 (b). A synchronization code (16 bits) is added to this low-order data in advance so that the PCM decoder LSI used in the satellite broadcast receiver can be used as it is as a low-order decoder.
【０００４】上記多重化装置２は入力した１２チャンネ
ルの低次データをビット単位で多重して高次データ
（２．０４８Ｍｂ／ｓ×１２ＣＨ＝２４．５７６Ｍｂ／
ｓ）を生成する。この場合、単に各チャンネルの低次デ
ータをそれぞれビット単位で多重しただけでは、図８に
示すように、低次データの同期パターンが各チャンネル
で同一であることから、１２ビット単位で繰り返すパタ
ーンとなる。The multiplexer 2 multiplexes the input 12-channel low-order data bit by bit to obtain high-order data (2.048 Mb / s × 12 CH = 24.576 Mb /
s) is generated. In this case, if the low-order data of each channel is simply multiplexed in bit units, the synchronization pattern of low-order data is the same in each channel as shown in FIG. Become.
【０００５】このパターンをそのまま高次データの同期
符号として使用すると、同期符号長が１６ビット×１２
チャンネル＝１９２ビットと極めて長くなり、伝送効率
の上でも好ましくない。したがって、従来では、前記１
９２ビット中１６ビット分を多重化データの同期符号と
して使用し、残りの１９２−１６＝１７６ビットを他の
用途に当てている。図９に高次データのフォーマットを
示す。If this pattern is used as it is as a synchronization code for high-order data, the synchronization code length is 16 bits × 12.
Channel = 192 bits, which is extremely long, which is not preferable in terms of transmission efficiency. Therefore, in the conventional case,
16 bits out of 92 bits are used as a synchronization code for multiplexed data, and the remaining 192-16 = 176 bits are used for other purposes. FIG. 9 shows the format of high-order data.
【０００６】図１０は上記多重化装置２の具体的な構成
を示すもので、高次クロック発生器２１は２．０４８Ｍ
Ｈｚ×１２ＣＨ＝２４．５７６ＭＨｚの高次クロックを
発生する。このクロックは第１の分周器２２で１／１２
に分周され、これによって２．０４８ＭＨｚの低次クロ
ックが生成される。この低次クロックはさらに第２の分
周器２３で１／２０４８に分周され、これによってフレ
ームパルス（１ｋＨｚ）が生成される。これらの低次ク
ロックおよびフレームパルスは各低次エンコーダ１１〜
１１２に送られ、低次データの生成に供される。FIG. 10 shows a concrete structure of the multiplexer 2. The high-order clock generator 21 is 2.048M.
A high-order clock of Hz × 12CH = 24.576 MHz is generated. This clock is 1/12 in the first frequency divider 22.
To a low order clock of 2.048 MHz. This low-order clock is further divided into 1/2048 by the second frequency divider 23, whereby a frame pulse (1 kHz) is generated. These low-order clocks and frame pulses are transmitted to the low-order encoders 11 to 11 respectively.
It is sent to 112 and used for generation of low-order data.
【０００７】一方、Ｐ／Ｓ（パラレル入力／シリアル出
力）シフトレジスタ２４は、第１の分周器２２で得られ
た低次クロックに基づいて各チャンネルの低次データＣ
Ｈ１〜ＣＨ１２を２０４８ＭＨｚの速度でパラレル入力
し、これらを高次クロックに基づき１２倍の速度でシリ
アル出力するビット単位多重化回路として動作する。こ
のシフトレジスタ２４の出力データフォーマットは図８
に示したフォーマットと同一である。On the other hand, the P / S (parallel input / serial output) shift register 24, based on the low-order clock obtained by the first frequency divider 22, outputs the low-order data C of each channel.
It operates as a bit unit multiplexing circuit that inputs H1 to CH12 in parallel at a speed of 2048 MHz and serially outputs these at a speed of 12 times based on a high-order clock. The output data format of this shift register 24 is shown in FIG.
It is the same as the format shown in.
【０００８】そこで、高次同期符号発生器２５におい
て、第２の分周器２３の出力パルスを入力する毎に高次
クロックに基づき１６ビットの高次同期符号を生成す
る。この高次同期符号はＰ／Ｓシフトレジスタ２４のパ
ラレルデータ、高次独立データ生成器２６の出力データ
と共に３入力１出力のマルチプレクサ２７に送られる。Therefore, the high-order synchronization code generator 25 generates a 16-bit high-order synchronization code based on the high-order clock every time the output pulse of the second frequency divider 23 is input. This high-order synchronization code is sent to the 3-input 1-output multiplexer 27 together with the parallel data of the P / S shift register 24 and the output data of the high-order independent data generator 26.
【０００９】このマルチプレクサ２７の切換制御は切換
制御器２８からの切換制御信号によって行われる。この
切換制御信号は、例えば高次クロックを所定数カウント
することにより生成される。これにより、マルチプレク
サ２７からは、図９のａの期間には高次同期符号が導出
され、ｂの期間には高次独立データが導出され、ｃの期
間には多重化データが導出され、図９に示すフォーマッ
トの高次データが出力されるようになる。このようにし
て生成された高次データは、図６に示すように、変調器
／送信機３を経て送信信号となり、送信アンテナ４から
送出される。The switching control of the multiplexer 27 is performed by the switching control signal from the switching controller 28. This switching control signal is generated, for example, by counting a predetermined number of high-order clocks. As a result, from the multiplexer 27, the higher-order synchronization code is derived in the period a of FIG. 9, the higher-order independent data is derived in the period b, and the multiplexed data is derived in the period c. Higher-order data in the format shown in 9 will be output. As shown in FIG. 6, the high-order data generated in this way becomes a transmission signal through the modulator / transmitter 3, and is transmitted from the transmission antenna 4.
【００１０】一方、受信側において、受信アンテナ５で
得られた受信信号は受信機／復調器６を経てもとの高次
データに戻され、多重分離装置７に供給される。この多
重分離装置７に供給される高次データのフォーマットは
送信側の多重化装置２の出力（図９のフォーマットで構
成される高次データ）と同一である。また、高次データ
を再生するための高次クロックは復調器内部に配置され
たクロック再生回路により受信信号から抽出再生され、
多重分離装置７に供給される。On the other hand, on the receiving side, the received signal obtained by the receiving antenna 5 is returned to the original higher order data via the receiver / demodulator 6 and supplied to the demultiplexing device 7. The format of the high-order data supplied to this demultiplexer 7 is the same as the output of the multiplexer 2 on the transmission side (higher-order data configured in the format shown in FIG. 9). Further, the high-order clock for reproducing the high-order data is extracted and reproduced from the received signal by the clock reproduction circuit arranged inside the demodulator,
It is supplied to the demultiplexer 7.
【００１１】図１１に上記多重分離装置７の具体的な構
成を示す。高次同期符号検出器７１は、高次クロックに
基づき、入力した高次データからフレームフォーマット
の先頭に配置される高次同期符号を検出し、その検出タ
イミングをフレーム同期パルス発生器７２に与え、高次
データのフレームタイミングに同期したフレームパルス
を発生させる。このフレームパルスは１／１２分周器７
３のリセット信号として使用される。すなわち、この１
／１２分周器７３は、図１２に示すように、高次データ
内の低次データ位相と完全に同期した低次クロックを生
成する。FIG. 11 shows a specific configuration of the demultiplexing device 7. The high-order synchronization code detector 71 detects the high-order synchronization code arranged at the beginning of the frame format from the input high-order data based on the high-order clock, and supplies the detection timing to the frame synchronization pulse generator 72, A frame pulse synchronized with the frame timing of higher order data is generated. This frame pulse is a 1/12 divider 7
3 reset signal. That is, this 1
As shown in FIG. 12, the / 12 frequency divider 73 generates a low-order clock completely synchronized with the low-order data phase in the high-order data.
【００１２】一方、高次データはＳ／Ｐ（シリアル入力
／パラレル出力）シフトレジスタ７４に供給される。こ
のＳ／Ｐシフトレジスタ７４は高次クロックに基づいて
高次データをパラレル入力し、１／１２分周器７３で生
成された低次クロックに基づいてビット単位で１２系列
にパラレル出力する。すなわち、低次クロックはシフト
レジスタ７４のパラレル出力タイミングとして使用され
るため、シフトレジスタ７４のパラレル出力端子番号と
低次チャンネル番号とは１対１で対応する。つまり、Ｃ
Ｈ１の出力端子にはＣＨ１の低次データが出力される。On the other hand, the high-order data is supplied to the S / P (serial input / parallel output) shift register 74. The S / P shift register 74 inputs the high-order data in parallel based on the high-order clock, and outputs the parallel data in 12 series in bit units based on the low-order clock generated by the 1/12 frequency divider 73. That is, since the low-order clock is used as the parallel output timing of the shift register 74, the parallel output terminal number of the shift register 74 and the low-order channel number have a one-to-one correspondence. That is, C
The low-order data of CH1 is output to the output terminal of H1.
【００１３】このときのシフトレジスタ７４の出力デー
タフォーマットは、図１３に示すように、先頭第１ビッ
トが高次同期符号の一部、続く１５ビットが高次独立デ
ータ、第１７ビットから第２０４８ビットまでが送信側
の低次エンコーダ１１〜１１２の各出力となっている。
次段の低次デコーダ８１〜８１２は低次エンコーダ１１
〜１１２と対にして使用されるように設計されているた
め、図１３に示すフォーマットのデータがそのまま低次
デコーダ８１〜８１２に供給されても、低次のフレーム
同期再生ができない。In the output data format of the shift register 74 at this time, as shown in FIG. 13, the first bit at the beginning is a part of the higher-order synchronization code, the following 15 bits are higher-order independent data, and the 17th to 2048th bits. Up to bits are the outputs of the low-order encoders 11 to 112 on the transmission side.
The low-order decoders 81 to 812 in the next stage are the low-order encoder 11
Since they are designed to be used in pairs with .about.112, even if the data of the format shown in FIG. 13 is directly supplied to the low order decoders 81 to 812, low order frame synchronous reproduction cannot be performed.
【００１４】このようなことから、多重分離装置７の出
力段には、図１１に示すように、各チャンネル毎に低次
デコーダインターフェース回路７５１〜７５１２が付加
される。これらのインターフェース回路７５１〜７５１
２はそれぞれ低次同期符号発生器Ａ、２入力１出力のマ
ルチプレクサＢ及びこのマルチプレクサＢを切換制御す
る切換制御器Ｃを備えている。For this reason, as shown in FIG. 11, low-order decoder interface circuits 751 to 7512 are added to the output stage of the demultiplexer 7 for each channel. These interface circuits 751 to 751
2 includes a low-order synchronization code generator A, a 2-input 1-output multiplexer B, and a switching controller C for switching and controlling the multiplexer B.
【００１５】低次同期符号発生器Ａは１／１２分周器７
３からの低次クロックタイミングで低次同期符号を発生
する。切換制御器Ｃは、高次クロックに基づいて、図１
３のｄの期間には低次同期符号を導出し、ｅの期間には
分離データを導出するようにマルチプレクサＢを切換制
御する。これにより、各チャンネルにおいて、図７に示
したフォーマットの低次データが得られ、それぞれ図６
の低次デコーダ８１〜８１２に送られる。The low-order sync code generator A is a 1/12 frequency divider 7
The low-order synchronization code is generated at the low-order clock timing from 3. The switching controller C is based on the high-order clock, and
The multiplexer B is switch-controlled so as to derive the low-order synchronization code during the period d of 3 and derive the separated data during the period e. As a result, low-order data in the format shown in FIG. 7 is obtained in each channel, and the low-order data shown in FIG.
Of low order decoders 81 to 812.
【００１６】しかしながら、上記構成の従来のデジタル
信号多重通信システムでは、送信側において、低次同期
信号中の低次同期符号部分を除去して、新たに高次同期
符号を付加するため、多重化装置に高次同期符号発生
器、切換器（マルチプレクサ）、切換制御器が必要とな
る。また、受信側において、高次同期信号中の高次同期
符号部分及び高次独立データ部分を除去して、新たに低
次同期符号を付加するため、多重分離装置に低次デコー
ダインターフェース回路が低次チャンネル数だけ必要と
なり、システム全体が複雑かつ高価になっている。特
に、極めて多数の受信局をかかえる衛星通信ネットワー
クのような通信システムにおいては、受信局のコスト上
昇がシステムのコスト上昇にそのままつながり、好まし
くない。However, in the conventional digital signal multiplex communication system having the above-mentioned configuration, the transmitting side removes the low-order synchronization code part from the low-order synchronization signal and newly adds the high-order synchronization code, so that the multiplexing is performed. The apparatus requires a high-order synchronous code generator, a switch (multiplexer), and a switch controller. Further, on the receiving side, since the high-order sync code part and the high-order independent data part in the high-order sync signal are removed and a new low-order sync code is newly added, the low-order decoder interface circuit is low in the demultiplexer. Only the number of next channels is required, which makes the entire system complicated and expensive. In particular, in a communication system such as a satellite communication network having an extremely large number of receiving stations, the cost increase of the receiving stations directly leads to the cost increase of the system, which is not preferable.
【００１７】[0017]
【発明が解決しようとする課題】以上述べたように従来
のデジタル信号多重通信システムは、送信側では、多重
化に際して、低次同期信号中の低次同期符号部分を除去
して、新たに高次同期符号を付加するための装置が必要
となり、受信側では、多重分離に際して、高次同期信号
中の高次同期符号部分及び高次独立データ部分を除去し
て、新たに低次同期符号を付加するための装置が低次チ
ャンネル数だけ必要となり、全体が複雑かつ高価になっ
ている。As described above, in the conventional digital signal multiplex communication system, the transmitting side removes the low-order synchronization code part in the low-order synchronization signal and multiplexes a new high-order synchronization code. A device for adding the next-order synchronization code is required, and the receiving side removes the higher-order synchronization code part and the higher-order independent data part in the higher-order synchronization signal at the time of demultiplexing, and newly creates a lower-order synchronization code. A device for adding is required for a low number of channels, which makes the whole complicated and expensive.
【００１８】この発明は上記の問題を解決するためにな
されたもので、多重化、多重分離を簡易な構成で実現
し、これによってコストの低減が可能なデジタル信号多
重通信システムを提供することを目的とする。The present invention has been made to solve the above problems, and it is an object of the present invention to provide a digital signal multiplex communication system capable of realizing multiplexing and demultiplexing with a simple structure and thereby reducing costs. To aim.
【００１９】[0019]
【課題を解決するための手段】上記目的を達成するため
にこの発明は、In order to achieve the above object, the present invention provides
【００２０】送信側は、それぞれ被伝送デジタル信号か
ら同期信号を有する同一フォーマットの低次データを生
成するＮ（Ｎは自然数）チャンネルの低次エンコーダ
と、これらの低次エンコーダで生成された低次データを
順にビット単位で多重化して高次データを生成する多重
化装置と、この装置で生成された高次データを送出する
送信手段とを備え、受信側は前記送信手段で送信された
高次データを受信する受信手段と、この手段で得られた
高次データをＮチャンネルの低次データに多重分離する
多重分離装置と、それぞれ前記Ｎチャンネルの低次エン
コーダと対応して設けられ、前記多重分離装置で分離さ
れた低次データを入力してデジタル信号を再生するＮチ
ャンネルの低次デコーダとを備えるデジタル信号多重通
信システムにおいて、On the transmitting side, N (N is a natural number) low-order encoders for generating low-order data of the same format each having a synchronization signal from a transmitted digital signal, and low-order encoders generated by these low-order encoders. A multiplexing device for sequentially multiplexing the data bit by bit to generate high-order data and a transmission means for transmitting the high-order data generated by this device are provided, and the receiving side has the high-order data transmitted by the transmission means. Receiving means for receiving data, demultiplexing apparatus for demultiplexing high-order data obtained by this means into low-order data of N channels, and demultiplexing equipment provided respectively corresponding to the low-order encoders of N channels, In an N-channel low-order decoder for inputting low-order data separated by a separator and reproducing a digital signal, a digital signal multiplex communication system
【００２１】前記送信側は、前記Ｎチャンネルの低次エ
ンコーダのうちの任意の一つを選択して、他のチャンネ
ルとは異なるパターンの同期信号を有する低次データを
生成させ、その異なるパターンの同期信号を前記高次デ
ータのフレーム同期信号とする高次同期信号生成手段を
備え、The transmitting side selects any one of the N-channel low-order encoders to generate low-order data having a sync signal of a pattern different from those of the other channels, and to generate the low-order data of the different patterns. A high-order synchronization signal generation means for making a synchronization signal a frame synchronization signal of the high-order data,
【００２２】前記受信側は、前記異なるパターンの同期
信号を検出する同期信号検出手段と、この手段の検出タ
イミングに基づいて前記多重分離装置の分離出力チャン
ネルを調整し、低次エンコーダと低次デコーダのチャン
ネルを一致させるチャンネル調整手段とを備えることを
特徴とする。The receiving side adjusts the demultiplexing output channel of the demultiplexing device based on the detection timing of the synchronizing signal detecting means for detecting the synchronizing signals of the different patterns, and the low order encoder and the low order decoder. And channel adjusting means for matching the channels of.
【００２３】[0023]
【作用】上記構成によるデジタル信号多重通信システム
では、任意の一つのチャンネルの低次データにおける同
期信号を他チャンネルとは異ならせ、その異なるパター
ンの同期信号を多重化により生成される高次データのフ
レーム同期信号としているので、多重化装置で新たに高
次同期信号を生成し、これを多重化データに付加する必
要はなく、これによって多重化装置の構成が簡単にな
る。また受信側においても、その異なるパターンの同期
信号を検出することにより、分離出力チャンネルを調整
することができるので、多重分離装置の簡単化を図るこ
とができる。In the digital signal multiplex communication system having the above structure, the synchronization signal in the low-order data of any one channel is made different from that of the other channel, and the synchronization signals of the different patterns are multiplexed to generate the higher-order data. Since the frame synchronizing signal is used, it is not necessary to newly generate a high-order synchronizing signal by the multiplexer and add it to the multiplexed data, which simplifies the structure of the multiplexer. Also, on the receiving side, the demultiplexing device can be adjusted because the demultiplexing output channels can be adjusted by detecting the synchronization signals of the different patterns.
【００２４】[0024]
【実施例】以下、図１乃至図５を参照してこの発明の一
実施例を説明する。尚、ここでは図６に示した構成のシ
ステムにこの発明を適用した場合を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. Here, a case where the present invention is applied to the system having the configuration shown in FIG. 6 will be described.
【００２５】図１は送信側の低次エンコーダ（図６の１
１〜１１２）の概略構成を示すもので、１ａ，１ｂはそ
れぞれＬ，Ｒの音声信号をデジタル信号に変換するＡ／
Ｄ（アナログ／デジタル）変換器である。各Ａ／Ｄ変換
器１ａ，１ｂの出力は第１のマルチプレクサ１ｃで交互
に導出され、第２のマルチプレクサ１ｄに送出される。FIG. 1 shows a low-order encoder (1 in FIG. 6) on the transmission side.
1-112), 1a and 1b are A / A for converting L and R audio signals into digital signals, respectively.
It is a D (analog / digital) converter. The outputs of the A / D converters 1a and 1b are alternately derived by the first multiplexer 1c and sent to the second multiplexer 1d.
【００２６】一方、低次同期符号発生器１ｅは後段の多
重化装置２で生成される低次フレームパルスに基づいて
低次同期符号を発生するが、その符号パターンは第１チ
ャンネルＣＨ１のみ異なり、他のチャンネルＣＨ１〜Ｃ
Ｈ１２は同一となるように設定される。この低次同期符
号は第２のマルチプレクサ１ｄに供給される。この第２
のマルチプレクサ１ｄは切換制御器１ｆによって切換制
御される。その切換タイミングは、例えば後段の多重化
装置２で生成される低次クロックをカウントすることに
より決定され、これによりマルチプレクサ１ｄからは図
７に示したフォーマットの低次データが出力される。On the other hand, the low-order synchronization code generator 1e generates a low-order synchronization code based on the low-order frame pulse generated by the multiplexer 2 in the subsequent stage, but its code pattern is different only in the first channel CH1. Other channels CH1-C
H12 is set to be the same. This low-order synchronization code is supplied to the second multiplexer 1d. This second
The multiplexer 1d is switched and controlled by the switching controller 1f. The switching timing is determined, for example, by counting the low-order clocks generated by the multiplexer 2 in the subsequent stage, whereby the multiplexer 1d outputs low-order data in the format shown in FIG.
【００２７】図２は送信側の多重化装置２の構成を示す
もので、高次クロック発生器２ａは２．０４８ＭＨｚ×
１２ＣＨ＝２４．５７６ＭＨｚの高次クロックを発生す
る。このクロックは第１の分周器２ｂで１／１２に分周
され、これによって２．０４８ＭＨｚの低次クロックが
生成される。この低次クロックはさらに第２の分周器２
ｃで１／２０４８に分周され、これによって低次フレー
ムパルス（１ｋＨｚ）が生成される。これらの低次クロ
ック及びフレームパルスは各チャンネルの低次エンコー
ダ１１〜１１２に送られ、低次データの生成に供され
る。FIG. 2 shows the structure of the multiplexing device 2 on the transmission side. The high-order clock generator 2a is 2.048 MHz ×
It generates a high-order clock of 12CH = 24.576 MHz. This clock is divided into 1/12 by the first frequency divider 2b, whereby a low-order clock of 2.048 MHz is generated. This low-order clock is further used by the second frequency divider 2
It is divided by 1/2048 by c, and a low-order frame pulse (1 kHz) is generated by this. These low-order clocks and frame pulses are sent to the low-order encoders 11 to 112 of the respective channels and used for generating low-order data.
【００２８】一方、Ｐ／Ｓ（パラレル入力／シリアル出
力）シフトレジスタ２ｄは、第１の分周器２ｂで得られ
た低次クロックに基づいて各チャンネルの低次データＣ
Ｈ１〜ＣＨ１２を２．０４８ＭＨｚの速度でパラレル入
力し、これらを高次クロックに基づいて、その１２倍の
速度でシリアル出力するビット単位多重化回路として動
作する。On the other hand, the P / S (parallel input / serial output) shift register 2d is provided with the low-order data C of each channel based on the low-order clock obtained by the first frequency divider 2b.
It operates as a bit-by-bit multiplexing circuit that inputs H1 to CH12 in parallel at a speed of 2.048 MHz and serially outputs these at a speed 12 times higher than that of a higher-order clock.
【００２９】このシフトレジスタ２ｄの出力データフォ
ーマットは、図８に示したフォーマットとは異なり、図
３に示すように、先頭の１２×１６＝１９２ビット中に
１２ビットおきに他の１１ビットとは異なる符号パター
ンが現れる。このパターンは第１チャンネルＣＨ１の低
次エンコーダ１１の低次同期符号に一致し、他の１１ビ
ットのパターンは第２乃至第１２チャンネルＣＨ２〜Ｃ
Ｈ１２の低次エンコーダ１２〜１１２の低次同期符号パ
ターンに一致する。The output data format of the shift register 2d is different from the format shown in FIG. 8, and as shown in FIG. 3, every 12 bits in the first 12 × 16 = 192 bits is different from the other 11 bits. Different code patterns appear. This pattern matches the low-order sync code of the low-order encoder 11 of the first channel CH1, and the other 11-bit patterns are the second to twelfth channels CH2 to C.
It matches the low-order sync code patterns of the low-order encoders 12 to 112 of H12.
【００３０】図２と図１０を比較してわかるように、こ
の多重化装置２では高次同期符号発生器、マルチプレク
サ、切換制御器が省略されており、シフトレジスタ２ｄ
の出力データはそのまま高次データとして送出される。
図４は受信側の多重分離装置７及び各チャンネルの低次
デコーダ８１〜８１２の構成を示すものである。As can be seen by comparing FIG. 2 with FIG. 10, in this multiplexer 2, the high-order synchronous code generator, the multiplexer and the switching controller are omitted, and the shift register 2d is omitted.
Output data is sent as high-order data as it is.
FIG. 4 shows the structures of the demultiplexer 7 on the receiving side and the low-order decoders 81 to 812 of each channel.
【００３１】まず、多重分離装置７において、受信機／
復調器６からの高次データはＳ／Ｐシフトレジスタ７ａ
に供給され、高次クロックはＯＲゲート回路７ｂを介し
て１／１２分周器７ｃに供給される。１／１２分周器７
ｃは高次クロックを１／１２分周することにより低次ク
ロックを生成する。この低次クロックは上記シフトレジ
スタ７ａに供給されると共に、各チャンネルの低次デコ
ーダ８１〜８１２に供給される。上記シフトレジスタ７
ａは高次クロックのタイミングで高次データを取り込ん
で１２チャンネルに分離し、１／１２分周器７ｃで得ら
れたクロックのタイミングでパラレル出力する。First, in the demultiplexing device 7, the receiver /
The high-order data from the demodulator 6 is the S / P shift register 7a.
The high-order clock is supplied to the 1/12 frequency divider 7c via the OR gate circuit 7b. 1/12 frequency divider 7
c generates a low-order clock by dividing the high-order clock by 1/12. This low-order clock is supplied to the shift register 7a and the low-order decoders 81 to 812 of the respective channels. The shift register 7
a captures high-order data at the timing of the high-order clock, separates it into 12 channels, and outputs in parallel at the timing of the clock obtained by the 1/12 frequency divider 7c.
【００３２】次に、第１チャンネルの低次デコーダ８１
において、多重分離装置７からの低次データはデコーダ
８ａに供給されると共に、低次同期符号検出器８ｂにも
供給される。この低次同期符号検出器８ｂは低次データ
から予め設定された符号パターンを検出すると、同期検
出状態信号を出力すると共に、その同期検出タイミング
でリセット信号を発生する。同期検出状態信号は反転ゲ
ート回路８ｃで反転された後、ＡＮＤゲート回路８ｄに
供給される。尚、８１を除く各チャンネルの低次デコー
ダ８２〜８１２において、低次同期符号検出器８ｂの検
出パターンは低次エンコーダ１２〜１１２の符号パター
ンに対応しており、第１チャンネルのみそのパターンが
異なっている。Next, the low-order decoder 81 of the first channel
In, the low-order data from the demultiplexer 7 is supplied to the decoder 8a and also to the low-order sync code detector 8b. When the low-order synchronization code detector 8b detects a preset code pattern from the low-order data, it outputs a synchronization detection state signal and generates a reset signal at the synchronization detection timing. The synchronization detection state signal is inverted by the inverting gate circuit 8c and then supplied to the AND gate circuit 8d. In the low-order decoders 82 to 812 of each channel except 81, the detection pattern of the low-order synchronization code detector 8b corresponds to the code pattern of the low-order encoders 12 to 112, and the pattern is different only in the first channel. ing.
【００３３】一方、多重分離装置７からの低次クロック
は１／２０４８分周器８ｅで１／２０４８分周され、ビ
ットクロックとなる。このビットクロックはデコーダ８
ａに供給され、音声データ読出しに供されると共に、１
／４分周器８ｆにも供給される。尚、１／２０４８分周
器８ｅは低次同期符号検出器８ｂからのリセット信号に
よりその分周出力タイミングが初期設定される。On the other hand, the low-order clock from the demultiplexer 7 is divided by the 1/2048 frequency divider 8e by 1/2048 to become a bit clock. This bit clock is the decoder 8
a and is used for reading audio data, and 1
It is also supplied to the / 4 frequency divider 8f. The 1/2048 frequency divider 8e has its frequency division output timing initialized by a reset signal from the low-order synchronization code detector 8b.
【００３４】この１／４分周器８ｆは、通常の低次同期
符号検出回路が伝送中におけるデータ誤りに対してフレ
ーム同期を保護するため、前方保護、後方保護を行って
いるので、その期間はフレーム同期はずれと判定するこ
とができないことを考慮し、一定の間隔でフレーム同期
状態を監視するために設けられたものである。ここでは
１／４としたが、その分周比はフレーム同期の前方保
護、後方保護の長さに応じて変えればよい。The 1/4 frequency divider 8f performs forward protection and backward protection in order to protect the frame synchronization against data errors during transmission by the normal low-order synchronization code detection circuit. Is provided in order to monitor the frame synchronization state at regular intervals in consideration of the fact that it cannot be determined that the frame is out of synchronization. Although it is set to 1/4 here, the frequency division ratio may be changed according to the length of the front protection and the rear protection of the frame synchronization.
【００３５】上記１／４分周器８ｆの出力はＡＮＤゲー
ト回路８ｄに供給される。ＡＮＤゲート回路８ｄは１／
４分周されたビットクロック（以下、１／４クロック）
と同期検出状態反転信号との論理積をとり、その結果を
多重分離装置７のＯＲゲート回路７ｂに送出する。上記
デコーダ８ａで得られた音声データはＤ／Ａ（デジタル
／アナログ）変換器８ｇに供給され、Ｌ，Ｒの音声信号
に変換される。The output of the 1/4 frequency divider 8f is supplied to the AND gate circuit 8d. AND gate circuit 8d is 1 /
Bit clock divided by 4 (hereinafter, 1/4 clock)
And the sync detection state inversion signal are ANDed and the result is sent to the OR gate circuit 7b of the demultiplexing device 7. The audio data obtained by the decoder 8a is supplied to a D / A (digital / analog) converter 8g and converted into L and R audio signals.
【００３６】ところで、上記構成の多重分離装置７及び
低次デコーダ８１〜８１２では、電源投入時において、
１／１２分周器７ｃの初期状態の不確定性から、Ｓ／Ｐ
シフトレジスタ７ａのＣＨ１出力端にＣＨ１低次エンコ
ーダ１１の低次データが出力される保証はない。By the way, in the demultiplexer 7 and the low order decoders 81 to 812 having the above-mentioned configuration, when the power is turned on,
From the uncertainty of the initial state of the 1/12 frequency divider 7c, S / P
There is no guarantee that the low-order data of the CH1 low-order encoder 11 will be output to the CH1 output terminal of the shift register 7a.
【００３７】今、Ｓ／Ｐシフトレジスタ７ａのＣＨ１出
力端にＣＨ３の低次デコーダ８３に対する低次データが
得られると想定する。この場合、ＣＨ１低次デコーダ８
１に供給される低次データの同期符号パターンが設定パ
ターンと異なっているので、同期検出ができない。この
ため、同期検出状態信号は“０”となり、また１／２０
４８分周器８ｅにはリセット信号が出力される。よっ
て、ＡＮＤゲート回路８ｄの出力に４フレームに１回、
パルスが得られる。It is now assumed that low-order data for the CH3 low-order decoder 83 is available at the CH1 output terminal of the S / P shift register 7a. In this case, CH1 low order decoder 8
Since the sync code pattern of the low-order data supplied to 1 is different from the set pattern, sync detection cannot be performed. Therefore, the synchronization detection status signal becomes "0" and 1/20.
A reset signal is output to the 48-frequency divider 8e. Therefore, the output of the AND gate circuit 8d is once every four frames,
A pulse is obtained.
【００３８】このパルス信号は多重分離装置７のＯＲゲ
ート回路７ｂに印加されるので、１／１２分周器７ｃの
出力の２．０４８ＭＨｚのクロックは４フレームに１
回、高次クロックで１クロック分だけ位相が進む。した
がって、Ｓ／Ｐシフトレジスタ７ａのＣＨ１の出力端に
はＣＨ２の低次データが得られる。このＣＨ２の低次デ
ータにおける同期符号パターンもＣＨ１のそれと異なる
ので、上記の同じ動作が繰り返され、最終的にＳ／Ｐシ
フトレジスタ７ａのＣＨ１の出力端にはＣＨ１の低次デ
ータが得られるようになる。Since this pulse signal is applied to the OR gate circuit 7b of the demultiplexer 7, the 2.048 MHz clock output from the 1/12 frequency divider 7c is 1 in 4 frames.
Times, the phase advances by one clock with the high-order clock. Therefore, low-order data of CH2 is obtained at the CH1 output end of the S / P shift register 7a. Since the synchronization code pattern in the low-order data of CH2 is also different from that of CH1, the same operation described above is repeated, and finally the low-order data of CH1 is obtained at the output end of CH1 of the S / P shift register 7a. become.
【００３９】この時点で、ＣＨ１の低次デコーダ８１の
低次同期符号検出器８ｂで同期符号パターンが検出され
るので、同期検出状態信号が“１”となり、ＡＮＤゲー
ト回路８ｄの出力にパルスが現れなくなる。その結果、
１／１２分周器７ｃの出力クロック位相は一定となり、
Ｓ／Ｐシフトレジスタ７ａのＣＨ１出力端には連続して
ＣＨ１低次データが得られるようになり、同時にＣＨ２
〜ＣＨ１２の出力端にはそれぞれ対応したチャンネルの
低次データが得られるようになる。At this point, the low-order sync code detector 8b of the CH1 low-order decoder 81 detects the sync code pattern, so that the sync detection state signal becomes "1", and a pulse is output to the output of the AND gate circuit 8d. It will not appear. as a result,
The output clock phase of the 1/12 divider 7c becomes constant,
CH1 low-order data can be continuously obtained at the CH1 output terminal of the S / P shift register 7a, and at the same time CH2
The low-order data of the corresponding channels can be obtained at the output ends of CH12.
【００４０】したがって、上記構成によるシステムで
は、低次データ中に含まれる低次同期符号を多重分離回
路７の同期検出に利用しているので、高次多重化装置２
における高次同期符号の付加、高次多重分離装置７にお
ける高次同期符号の検出及び低次同期符号の付加を省略
することができ、これによって構成を簡単化し、コスト
低減を図ることができる。Therefore, in the system having the above configuration, since the low-order synchronization code included in the low-order data is used for the synchronization detection of the demultiplexing circuit 7, the high-order multiplexer 2
It is possible to omit the addition of the high-order synchronization code, the detection of the high-order synchronization code and the addition of the low-order synchronization code in the high-order demultiplexing device 7, thereby simplifying the structure and reducing the cost.
【００４１】尚、この発明は上記実施例に限定されるも
のではなく、例えば多重分離装置７を図５に示すように
構成することもできる。すなわち、図４に示した多重分
離装置７では、ＣＨ１の低次エンコーダ８１の低次同期
符号検出器８ｂを高次データの同期検出に利用したが、
図５に示す多重分離装置７は、ＣＨ１の低次データ同期
符号（図３参照）を高次データの状態で検出することを
特徴とする。The present invention is not limited to the above embodiment, and the demultiplexing device 7 may be constructed as shown in FIG. 5, for example. That is, in the demultiplexing device 7 shown in FIG. 4, the low-order synchronization code detector 8b of the CH1 low-order encoder 81 is used for synchronization detection of high-order data.
The demultiplexer 7 shown in FIG. 5 is characterized by detecting the low-order data synchronization code of CH1 (see FIG. 3) in the state of high-order data.
【００４２】図５において、高次同期符号検出器７ｄ
は、高次クロックに基づき、入力した高次データからフ
レームフォーマットの先頭に配置されるＣＨ１の低次デ
ータ同期符号を高次同期符号として検出し、その検出タ
イミングをフレーム同期パルス発生器７ｅに与え、高次
データのフレームタイミングに同期したフレームパルス
を発生させる。このフレームパルスは１／１２分周器７
ｆのリセット信号として使用される。この１／１２分周
器７ｆは高次データ内の低次データ位相と完全に同期し
た低次クロックを生成する。In FIG. 5, the high-order synchronization code detector 7d
Detects the low-order data synchronization code of CH1 arranged at the beginning of the frame format as the high-order synchronization code from the input high-order data based on the high-order clock, and supplies the detection timing to the frame synchronization pulse generator 7e. , Generates a frame pulse synchronized with the frame timing of higher order data. This frame pulse is a 1/12 divider 7
Used as a reset signal for f. The 1/12 frequency divider 7f generates a low-order clock completely synchronized with the low-order data phase in the high-order data.
【００４３】一方、高次データはＳ／Ｐシフトレジスタ
７ｇに供給される。このＳ／Ｐシフトレジスタ７ｇは高
次クロックに基づいて高次データをシリアル入力し、１
／１２分周器７ｆで生成された低次クロックに基づいて
ビット単位で１２系列にパラレル出力する。このとき、
低次クロックはシフトレジスタ７ｇのパラレル出力タイ
ミングとして使用されるため、シフトレジスタ７ｇのパ
ラレル出力端子番号と低次チャンネル番号とは１対１で
対応する。つまり、ＣＨ１の出力端子にはＣＨ１の低次
データが出力される。On the other hand, the high-order data is supplied to the S / P shift register 7g. The S / P shift register 7g serially inputs high-order data based on a high-order clock and outputs 1
Based on the low-order clock generated by the / 12 frequency divider 7f, parallel output is performed in 12 units in bit units. At this time,
Since the low-order clock is used as the parallel output timing of the shift register 7g, the parallel output terminal number of the shift register 7g and the low-order channel number have a one-to-one correspondence. That is, the low-order data of CH1 is output to the output terminal of CH1.
【００４４】このときのシフトレジスタ７ｇの出力は、
既に図７（ｂ）に示したフォーマットとなっている。よ
って、各チャンネル出力は、低次デコーダインターフェ
ース回路を経由させることなく、そのまま従来構成によ
る低次デコーダに供給すればよい。この実施例は、先に
説明した図５の実施例と比べ、高次同期符号検出器７ｄ
が必要となるが、低次デコーダ８１と多重分離装置７の
間の信号フィードバック（図４のＡＮＤゲート回路８ｄ
の出力）が不要となり、その間のタイミング調整が不要
となるという利点がある。The output of the shift register 7g at this time is
The format is already shown in FIG. 7 (b). Therefore, the output of each channel may be directly supplied to the low-order decoder having the conventional configuration without passing through the low-order decoder interface circuit. This embodiment is different from the embodiment of FIG. 5 described above in that it has a higher order synchronous code detector 7d.
However, signal feedback between the low-order decoder 81 and the demultiplexer 7 (AND gate circuit 8d in FIG. 4) is required.
Output) is unnecessary, and there is an advantage that timing adjustment during that time is unnecessary.
【００４５】尚、上記のいずれの実施例も、ＣＨ１の低
次エンコーダ１１の低次同期符号パターンを他のチャン
ネルのパターンと異ならせる場合について説明したが、
任意のチャンネルのパターンを他チャンネルのパターン
と異なるようにしても同様に実施可能である。その他、
この発明の要旨を逸脱しない範囲で種々変形しても、同
様に実施可能であることはいうまでもない。In each of the above embodiments, the case where the low-order synchronization code pattern of the low-order encoder 11 of CH1 is made different from the patterns of other channels has been described.
Even if the pattern of an arbitrary channel is made different from the patterns of other channels, the same operation can be performed. Other,
It goes without saying that various modifications can be made without departing from the scope of the present invention.
【００４６】[0046]
【発明の効果】以上のようにこの発明によれば、多重
化、多重分離を簡易な構成で実現し、これによってコス
トの低減が可能なデジタル信号多重通信システムを提供
することができる。As described above, according to the present invention, it is possible to provide a digital signal multiplex communication system capable of realizing multiplexing and demultiplexing with a simple structure and thereby reducing costs.
【図１】この発明に係るデジタル信号多重通信システム
の一実施例における低次エンコーダの構成を示すブロッ
ク図。FIG. 1 is a block diagram showing a configuration of a low-order encoder in an embodiment of a digital signal multiplex communication system according to the present invention.
【図２】同実施例の多重化装置の構成を示すブロック
図。FIG. 2 is a block diagram showing a configuration of a multiplexing device of the embodiment.
【図３】同実施例の多重化装置による高次データの出力
フォーマットを示す図。FIG. 3 is a diagram showing an output format of high-order data by the multiplexing device of the embodiment.
【図４】同実施例の多重分離装置及び低次デコーダの構
成を示すブロック図。FIG. 4 is a block diagram showing the configurations of a demultiplexer and a low-order decoder of the same embodiment.
【図５】この発明に係る他の実施例として多重分離装置
の構成を示すブロック回路図。FIG. 5 is a block circuit diagram showing the configuration of a demultiplexer as another embodiment according to the present invention.
【図６】この発明が適用されるデジタル信号多重通信シ
ステムの全体構成を示すブロック図。FIG. 6 is a block diagram showing an overall configuration of a digital signal multiplex communication system to which the present invention is applied.
【図７】上記システムにおける低次データの出力フォー
マットを示す図。FIG. 7 is a diagram showing an output format of low-order data in the system.
【図８】従来方式による高次データの初期段階における
出力フォーマットを示す図。FIG. 8 is a diagram showing an output format in the initial stage of high-order data according to the conventional method.
【図９】従来方式による高次データの最終的な出力フォ
ーマットを示す図。FIG. 9 is a diagram showing a final output format of high-order data according to the conventional method.
【図１０】従来の多重化装置の具体的な構成を示すブロ
ック図。FIG. 10 is a block diagram showing a specific configuration of a conventional multiplexing device.
【図１１】従来の多重分離装置の具体的な構成を示すブ
ロック図。FIG. 11 is a block diagram showing a specific configuration of a conventional demultiplexer.
【図１２】高次データと低次クロックの位相関係を示す
タイミングチャート。FIG. 12 is a timing chart showing the phase relationship between high-order data and low-order clocks.
【図１３】従来の多重化装置で生成される高次データの
出力フォーマットを示す図。FIG. 13 is a diagram showing an output format of high-order data generated by a conventional multiplexing device.
１１〜１１２…低次エンコーダ、１ａ，１ｂ…Ａ／Ｄ変
換器、１ｃ，１ｄ…マルチプレクサ、１ｅ…低次同期符
号発生器、１ｆ…切換制御器、２…多重化装置、２ａ…
高次クロック発生器、２ｂ…１／１２分周器、２ｃ…１
／２０４８分周器、２ｄ…Ｐ／Ｓシフトレジスタ、３…
変調器／送信機、４…送信アンテナ、５…受信アンテ
ナ、６…受信機／復調器、７…多重分離装置、７ａ…Ｓ
／Ｐシフトレジスタ、７ｂ…ＯＲゲート回路、７ｃ…１
／１２分周器、７ｄ…高次同期符号検出器、７ｅ…フレ
ーム同期パルス発生器、７ｆ…１／１２分周器、７ｇ…
Ｓ／Ｐシフトレジスタ、８１〜８１２…低次デコーダ、
８ａ…デコーダ、８ｂ…低次同期符号検出器、８ｃ…反
転ゲート回路、８ｄ…ＡＮＤゲート回路、８ｅ…１／２
０４８分周器、８ｆ…１／４分周器、８ｇ…Ｄ／Ａ変換
器。11-112 ... Low-order encoder, 1a, 1b ... A / D converter, 1c, 1d ... Multiplexer, 1e ... Low-order synchronous code generator, 1f ... Switching controller, 2 ... Multiplexing device, 2a ...
Higher-order clock generator, 2b ... 1/12 divider, 2c ... 1
/ 2048 divider, 2d ... P / S shift register, 3 ...
Modulator / transmitter, 4 ... Transmit antenna, 5 ... Receive antenna, 6 ... Receiver / demodulator, 7 ... Demultiplexer, 7a ... S
/ P shift register, 7b ... OR gate circuit, 7c ... 1
/ 12 frequency divider, 7d ... Higher-order synchronization code detector, 7e ... Frame synchronization pulse generator, 7f ... 1/12 frequency divider, 7g ...
S / P shift register, 81-812 ... Low-order decoder,
8a ... Decoder, 8b ... Low-order sync code detector, 8c ... Inversion gate circuit, 8d ... AND gate circuit, 8e ... 1/2
048 frequency divider, 8f ... 1/4 frequency divider, 8g ... D / A converter.
Claims (3)
から同期信号を有する同一フォーマットの低次データを
生成するＮ（Ｎは自然数）チャンネルの低次エンコーダ
と、これらの低次エンコーダで生成された低次データを
順にビット単位で多重化して高次データを生成する多重
化装置と、この装置で生成された高次データを送出する
送信手段とを備え、受信側は前記送信手段で送信された
高次データを受信する受信手段と、この手段で得られた
高次データをＮチャンネルの低次データに多重分離する
多重分離装置と、それぞれ前記Ｎチャンネルの低次エン
コーダと対応して設けられ、前記多重分離装置で分離さ
れた低次データを入力してデジタル信号を再生するＮチ
ャンネルの低次デコーダとを備えるデジタル信号多重通
信システムにおいて、 前記送信側は、前記Ｎチャンネルの低次エンコーダのう
ちの任意の一つを選択して、他のチャンネルとは異なる
パターンの同期信号を有する低次データを生成させ、そ
の異なるパターンの同期信号を前記高次データのフレー
ム同期信号とする高次同期信号生成手段を備え、 前記受信側は、前記異なるパターンの同期信号を検出す
る同期信号検出手段と、この手段の検出タイミングに基
づいて前記多重分離装置の分離出力チャンネルを調整
し、低次エンコーダと低次デコーダのチャンネルを一致
させるチャンネル調整手段とを備えるデジタル信号多重
通信システム。1. A low-order encoder of N (N is a natural number) channel that generates low-order data of the same format having a synchronization signal from a transmitted digital signal, and a low-order encoder of these low-order encoders. A multiplexing device for sequentially multiplexing low-order data bit by bit to generate high-order data, and a transmission means for transmitting the high-order data generated by this device, and the receiving side are transmitted by the transmission means. A receiving means for receiving high-order data, a demultiplexing device for demultiplexing the high-order data obtained by this means into N-channel low-order data, and a demultiplexing device respectively provided for the N-channel low-order encoder, A digital signal multiplex communication system comprising an N-channel low-order decoder for inputting low-order data separated by the demultiplexer and reproducing a digital signal. The transmitting side selects any one of the N-channel low-order encoders to generate low-order data having a sync signal having a pattern different from those of other channels, and the sync signal having the different pattern. Is provided as a frame synchronization signal of the higher-order data, and the receiving side includes a synchronization signal detecting means for detecting the synchronization signals of the different patterns, and the multiplex based on the detection timing of this means. A digital signal multiplex communication system comprising: a channel adjusting means for adjusting a separation output channel of a separation device so as to match the channels of a low-order encoder and a low-order decoder.
信号生成手段で選択されたチャンネルの低次デコーダに
設けられ、同期信号検出により当該チャンネルの低次デ
ータのフレーム同期に供すると共に検出信号を発生さ
せ、前記チャンネル調整手段は、前記検出信号が発生す
るまで多重分離装置に位相調整信号を送り、当該多重分
離装置のチャンネル位相を変化させるようにしたことを
特徴とする請求項１記載のデジタル信号多重通信システ
ム。2. The synchronization signal detection means is provided in a low-order decoder of the channel selected by the high-order synchronization signal generation means, and is used for frame synchronization of low-order data of the channel by detection of the synchronization signal and a detection signal. 2. The channel adjusting means sends the phase adjusting signal to the demultiplexing device until the detection signal is generated, thereby changing the channel phase of the demultiplexing device. Digital signal multiplex communication system.
装置に設けられ、Ｎビット間隔で前記異なるパターンの
同期信号を検出して検出信号を発生し、前記チャンネル
調整手段は、前記多重分離装置に設けられ、前記検出信
号により高次データのフレーム同期を行なった後に高次
データをＮチャンネルの低次データに分離出力させるよ
うにしたことを特徴とする請求項１記載のデジタル信号
多重通信システム。3. The synchronization signal detecting means is provided in the demultiplexing device, detects the synchronizing signals of the different patterns at N-bit intervals to generate a detection signal, and the channel adjusting means comprises the demultiplexing device. 2. The digital signal multiplex communication system according to claim 1, wherein the high-order data is separated from the N-channel low-order data and output after the high-order data is frame-synchronized by the detection signal. ..
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226071A JPH0568013A (en) | 1991-09-05 | 1991-09-05 | Digital signal multiplex communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226071A JPH0568013A (en) | 1991-09-05 | 1991-09-05 | Digital signal multiplex communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568013A true JPH0568013A (en) | 1993-03-19 |
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ID=16839359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226071A Pending JPH0568013A (en) | 1991-09-05 | 1991-09-05 | Digital signal multiplex communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568013A (en) |
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