JPH0567950A - Comparator - Google Patents

Abstract

PURPOSE:To realize the comparator with a small layout area when the comparator is integrated into an IC with low current consumption and at a fast response speed. CONSTITUTION:A noninverting output terminal and an inverting output terminal of a differential amplifier circuit 10 are connected respectively to gates of MOS transistors(TRs) 31, 32 through amplifier circuits 11, 12. The MOS TRs are connected to invert latch circuits comprising the cross connection of two inverters 13, 14 respectively.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、２つの入力電圧の電
位の大小を判定し、“０”または“１”の論理振幅の出
力信号を出力するコンパレータに関し、入力から出力ま
で完全に差動で動作するコンパレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator which judges the magnitude of the potentials of two input voltages and outputs an output signal having a logical amplitude of "0" or "1". It is related to the comparator that operates in.

【０００２】[0002]

【従来の技術】従来、２つの入力電圧の電位の大小を判
定するコンパレータにおいて、電源ノイズの影響を少な
くしたり、互いに反対の出力が必要な場合、例えば図２
に示すような完全差動型のコンパレータが使われてい
た。このコンパレータは、２つの入力電圧を差動増幅回
路１０で増幅し、この差動増幅回路１０の２つの互いに
反対の出力を、波形整形のため増幅回路１１および１２
で増幅し、論理レベル振幅を得るためのインバータへ接
続していた。2. Description of the Related Art Conventionally, in a comparator which determines the magnitude of the potentials of two input voltages, when the influence of power supply noise is reduced or outputs which are opposite to each other are required, for example, FIG.
A fully differential type comparator as shown in was used. This comparator amplifies two input voltages with a differential amplifier circuit 10, and outputs two opposite outputs of the differential amplifier circuit 10 to the amplifier circuits 11 and 12 for waveform shaping.
It was amplified by and connected to the inverter to obtain the logic level amplitude.

【０００３】[0003]

【発明が解決しようとする課題】従来の回路において応
答速度は、増幅回路１１および１２の駆動用ＭＯＳトラ
ンジスタ２２および２４と定電流負荷ＭＯＳトランジス
タ２３および２５それぞれの電流駆動能力で決定され
る。簡単のため、いまＭＯＳトランジスタ２２、２４、
２６、２７がすべて等しいチャネル幅、チャネル長であ
るとすると、ＭＯＳトランジスタ２２および２４の最大
電流駆動能力は、差動増幅回路１０の入力ＭＯＳトラン
ジスタ２８または２９のどちらかがカットオフした場合
であり、例えば、ＭＯＳトランジスタ２８がカットオフ
していれば、ＭＯＳトランジスタ２１によるバイアス電
流は、ＭＯＳトランジスタ２７へ流れるため、ＭＯＳト
ランジスタ２７と２４のカレントミラー回路により、Ｍ
ＯＳトランジスタ２４は、ＭＯＳトランジスタ２１によ
るバイアス電流と同じ電流が流れることになる。すなわ
ち、ＭＯＳトランジスタ２２および２４の最大電流は、
ＭＯＳトランジスタ２１のバイアス電流に等しい。定電
流負荷ＭＯＳトランジスタ２３および２５の電流は、い
ま、ＭＯＳトランジスタ２２、２４、２６、２７のトラ
ンジスタサイズがすべて等しいと仮定していることか
ら、ＭＯＳトランジスタ２１のバイアス電流の２分の１
となる。これは、プラス入力端子２とマイナス入力端子
１の電位が等しい平衡状態で回路を安定的に動作させる
ための条件である。ＭＯＳトランジスタ２１のバイアス
電流は、半分ずつＭＯＳトランジスタ２６および２７に
流れるため、トランジスタサイズの等しいＭＯＳトラン
ジスタ２２および２４で最も安定なバイアス電流は、Ｍ
ＯＳトランジスタ２６、２７と同じ電流でバイアスした
ときであり、ＭＯＳトランジスタ２１の半分の電流であ
る。In the conventional circuit, the response speed is determined by the current drivability of the driving MOS transistors 22 and 24 and the constant current load MOS transistors 23 and 25 of the amplifier circuits 11 and 12, respectively. For simplicity, we now use MOS transistors 22, 24,
Assuming that 26 and 27 have the same channel width and channel length, the maximum current drive capability of the MOS transistors 22 and 24 is obtained when either the input MOS transistor 28 or 29 of the differential amplifier circuit 10 is cut off. , For example, if the MOS transistor 28 is cut off, the bias current of the MOS transistor 21 flows to the MOS transistor 27. Therefore, by the current mirror circuit of the MOS transistors 27 and 24, M
The same current as the bias current of the MOS transistor 21 flows through the OS transistor 24. That is, the maximum current of the MOS transistors 22 and 24 is
It is equal to the bias current of the MOS transistor 21. The currents of the constant current load MOS transistors 23 and 25 are assumed to be equal to one half of the bias current of the MOS transistor 21 since it is assumed that the MOS transistors 22, 24, 26 and 27 have the same transistor size.
Becomes This is a condition for stably operating the circuit in the equilibrium state in which the potentials of the positive input terminal 2 and the negative input terminal 1 are equal. Since the bias current of the MOS transistor 21 flows in half to the MOS transistors 26 and 27, the most stable bias current of the MOS transistors 22 and 24 having the same transistor size is M.
The bias current is the same as that of the OS transistors 26 and 27, which is half the current of the MOS transistor 21.

【０００４】以上のように、ＭＯＳトランジスタ２２、
２４、２６、２７がすべて等しいサイズであるとき、回
路の応答速度を決定する増幅回路１１および１２の速度
は、ＭＯＳトランジスタ２２、２４が定電流負荷ＭＯＳ
トランジスタ２３、２５の２倍の電流供給能力を持って
いるため、定電流負荷ＭＯＳトランジスタ２３および２
５のバイアス電流によって制限されている。さらに、Ｍ
ＯＳトランジスタ２６、２７とＭＯＳトランジスタ２
２、２４がそれぞれ異なるサイズのときでも、回路の安
定動作条件から同様に言える。As described above, the MOS transistor 22,
When 24, 26 and 27 are all of the same size, the speed of the amplifier circuits 11 and 12, which determines the response speed of the circuit, is such that the MOS transistors 22 and 24 are constant current load MOS.
Since it has twice the current supply capacity as the transistors 23 and 25, the constant current load MOS transistors 23 and 2
Limited by a bias current of 5. Furthermore, M
OS transistors 26 and 27 and MOS transistor 2
Even when 2 and 24 have different sizes, the same can be said from the stable operation condition of the circuit.

【０００５】以上の議論から、回路の反応速度は増幅回
路のバイアス電流が制限しており、反応速度を速めるた
めには、バイアス電流を大きくする必要があった。しか
し、バイアス電流を大きくすることにより、回路全体の
消費電流が増えるばかりでなく、ＭＯＳトランジスタ２
３、２５および回路の安定動作の条件から、ＭＯＳトラ
ンジスタ２２、２４のすべてのサイズを大きくしなけれ
ばならず、ＩＣとして集積化した場合には面積的にも不
利であった。この発明は低消費電流で、応答が速くＩＣ
として集積化した場合にも、小さい面積でレイアウト可
能なコンパレータを得ることを目的としている。From the above discussion, the reaction speed of the circuit is limited by the bias current of the amplifier circuit, and it was necessary to increase the bias current in order to increase the reaction speed. However, by increasing the bias current, not only the current consumption of the entire circuit increases but also the MOS transistor 2
From the conditions of stable operation of circuits 3 and 25 and the circuit, all sizes of the MOS transistors 22 and 24 must be increased, which is disadvantageous in area when integrated as an IC. This invention has a low current consumption, quick response and IC
The purpose is to obtain a comparator that can be laid out in a small area even when integrated as.

【０００６】[0006]

【課題を解決するための手段】以上の課題を解決するた
め、本発明では図１において増幅回路１１および１２
が、ＭＯＳトランジスタ３１および３２のゲートを駆動
し、ＭＯＳトランジスタ３１および３２が、インバータ
１３および１４のたすきがけ接続によって構成されるラ
ッチ回路を反転させるようにした。In order to solve the above problems, according to the present invention, amplifier circuits 11 and 12 in FIG. 1 are used.
Drive the gates of the MOS transistors 31 and 32, and the MOS transistors 31 and 32 invert the latch circuit formed by the cross-connection of the inverters 13 and 14.

【０００７】[0007]

【作用】本発明では、図１における増幅回路１１および
１２がＭＯＳトランジスタ３１および３２を駆動してい
る。先に議論したように、増幅回路１１および１２のＭ
ＯＳトランジスタ２２および２４は、ＭＯＳトランジス
タ２３および２５の２倍の電流駆動能力があり、立ち下
がりよりも立ち上がりの方が速い。ＭＯＳトランジスタ
３１および３２は、この速い立ち上がりに反応して、イ
ンバータ１３および１４のたすきがけ接続によるラッチ
回路を反転させるが、この回路ではＭＯＳトランジスタ
３１および３２のどちらかのドレイン電圧がインバータ
の反転電圧を越えると、回路に正帰還がかかり、ラッチ
の反転がさらに加速される。従って、増幅回路１１およ
び１２のバイアス電流が小さくても、すなわち、より少
ない消費電流で応答速度の速いコンパレータが得られ
る。In the present invention, the amplifier circuits 11 and 12 in FIG. 1 drive the MOS transistors 31 and 32. As discussed above, the M of the amplifier circuits 11 and 12
The OS transistors 22 and 24 have twice the current drive capability of the MOS transistors 23 and 25, and rise faster than fall. In response to this rapid rise, the MOS transistors 31 and 32 invert the latch circuit formed by the cross-connection of the inverters 13 and 14. In this circuit, the drain voltage of either of the MOS transistors 31 and 32 is the inversion voltage of the inverter. Beyond, positive feedback is applied to the circuit, further accelerating the inversion of the latch. Therefore, even if the bias currents of the amplifier circuits 11 and 12 are small, that is, a comparator having a high response speed can be obtained with less consumed current.

【０００８】[0008]

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１において、２つの入力電圧の電位差を増
幅する差動増幅回路１０の正出力端子と負出力端子がそ
れぞれ増幅回路１１および１２に接続され、増幅回路１
０の出力端子が、それぞれＭＯＳトランジスタ３１およ
び３２のゲートに接続され、前記ＭＯＳトランジスタ３
１および３２のドレインは、それぞれ２つのインバータ
１３および１４のたすきがけ接続によって構成されるラ
ッチ回路に接続されている。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, the positive output terminal and the negative output terminal of a differential amplifier circuit 10 for amplifying the potential difference between two input voltages are connected to the amplifier circuits 11 and 12, respectively, and the amplifier circuit 1
The output terminal of 0 is connected to the gates of the MOS transistors 31 and 32, respectively.
The drains of 1 and 32 are connected to a latch circuit formed by the cross-connection of two inverters 13 and 14, respectively.

【０００９】差動増幅回路は、２つの入力端子が第１お
よび第２のＭＯＳトランジスタ２８、２９のゲートにそ
れぞれ接続され、第１および第２のＭＯＳトランジスタ
２８、２９のソースは共に第３のＭＯＳトランジスタ２
１のドレインに接続され、第３のＭＯＳトランジスタ２
１のゲートは、一定のバイアス電圧によりバイアスさ
れ、第３のＭＯＳトランジスタのソースは接地端子に接
続され、第１および第２のＭＯＳトランジスタ２８、２
９のドレインと電源端子の間には、それぞれ負荷素子２
６、２７が接続されている。In the differential amplifier circuit, two input terminals are connected to the gates of the first and second MOS transistors 28 and 29, respectively, and the sources of the first and second MOS transistors 28 and 29 are both third. MOS transistor 2
Connected to the drain of the first MOS transistor 2
The gate of 1 is biased by a constant bias voltage, the source of the third MOS transistor is connected to the ground terminal, and the first and second MOS transistors 28, 2 are connected.
Between the drain of 9 and the power supply terminal, load element 2
6, 27 are connected.

【００１０】また、負荷素子は第１および第２のＭＯＳ
トランジスタと反対の導電型の第４および第５のＭＯＳ
トランジスタ２６、２７で、第４および第５のＭＯＳト
ランジスタ２６、２７のドレインとゲートは、それぞれ
第１および第２のＭＯＳトランジスタ２８、２９のドレ
インに接続され、第４および第５のＭＯＳトランジスタ
２６、２７のソースは、電源端子に接続されている。The load element is a first and a second MOS.
Fourth and fifth MOSs of opposite conductivity type to the transistor
In the transistors 26 and 27, the drains and gates of the fourth and fifth MOS transistors 26 and 27 are connected to the drains of the first and second MOS transistors 28 and 29, respectively, and the fourth and fifth MOS transistors 26 and 27 are connected. , 27 sources are connected to a power supply terminal.

【００１１】このように、増幅回路の出力が１つのＭＯ
Ｓトランジスタを駆動し、このＭＯＳトランジスタが、
２つのインバータのたすきがけ接続によって構成される
ラッチ回路を反転させるように構成することによって、
少ない消費電流で応答速度の速いコンパレータを構成す
ることができる。これは、増幅回路１１および１２の負
荷がＭＯＳトランジスタ３１および３２の１つだけで軽
くて済むこと、また、ＭＯＳトランジスタ３１および３
２は、増幅回路１１または１２の出力が立ち上がるとき
だけに反応して、ラッチを反転させるため、増幅回路の
バイアス電流を大きくして、立ち下がりも速くなるよう
にする必要がないこと、さらに、ＭＯＳトランジスタ３
１および３２のドレイン電圧が、インバータの反転しき
い値電圧を過ぎると、ラッチに正帰還がかかり、応答速
度がさらに加速されることの３点による。さらに、本発
明では増幅回路１１および１２のバイアス電流を大きく
しなくても応答時間が速いため、ＩＣに集積化したとき
に小さい面積で良く、コスト、歩留りの点で有利であ
る。As described above, the output of the amplifier circuit is one MO.
Driving the S transistor, this MOS transistor
By arranging to invert the latch circuit constituted by the cross connection of two inverters,
A comparator having a high response speed can be constructed with a small current consumption. This means that the load of the amplifier circuits 11 and 12 can be lightened by only one of the MOS transistors 31 and 32, and the MOS transistors 31 and 3 can be lightened.
No. 2 reacts only when the output of the amplifying circuit 11 or 12 rises and inverts the latch, so that it is not necessary to increase the bias current of the amplifying circuit so that the falling speed becomes faster. MOS transistor 3
This is because when the drain voltages of 1 and 32 exceed the inversion threshold voltage of the inverter, positive feedback is applied to the latch and the response speed is further accelerated. Further, in the present invention, since the response time is fast without increasing the bias currents of the amplifier circuits 11 and 12, a small area is required when integrated in an IC, which is advantageous in terms of cost and yield.

【００１２】図３は、本発明の実施例の図１における、
差動増幅回路の別の実施例で、図１の負荷素子が２つの
入力端子に接続される、第１および第２のＭＯＳトラン
ジスタ４０、４１と反対の導電型の第４および第５のＭ
ＯＳトランジスタ４２、４３で、第４および第５のＭＯ
Ｓトランジスタ４２、４３のドレインは、第１および第
２のＭＯＳトランジスタ４０、４１のドレインに接続さ
れ、第４および第５のＭＯＳトランジスタ４２、４３の
ゲートは、一定のバイアス電圧によりバイアスされ、第
４および第５のＭＯＳトランジスタ４２、４３のソース
は、電源端子に接続されている。FIG. 3 shows an embodiment of the present invention shown in FIG.
In another embodiment of the differential amplifier circuit, fourth and fifth M's of opposite conductivity type to the first and second MOS transistors 40, 41 in which the load element of FIG. 1 is connected to two input terminals.
In the OS transistors 42 and 43, the fourth and fifth MO
The drains of the S transistors 42 and 43 are connected to the drains of the first and second MOS transistors 40 and 41, and the gates of the fourth and fifth MOS transistors 42 and 43 are biased by a constant bias voltage. The sources of the fourth and fifth MOS transistors 42 and 43 are connected to the power supply terminal.

【００１３】この回路構成とすることにより、差動増幅
回路の利得が図１における差動増幅回路の利得よりも大
きいため、スピードの点で有利である。以上の実施例の
図１、図３において、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタをそれぞれ逆にした構成
としても、本発明と同じ効果が得られることは言うまで
もない。With this circuit configuration, the gain of the differential amplifier circuit is larger than that of the differential amplifier circuit shown in FIG. 1, which is advantageous in terms of speed. It is needless to say that the same effect as that of the present invention can be obtained even if the N-channel MOS transistor and the P-channel MOS transistor are reversed in FIGS. 1 and 3 of the above embodiment.

【００１４】[0014]

【発明の効果】以上説明したように、本発明は差動増幅
回路の正出力端子と、負出力端子をそれぞれ増幅回路に
接続し、増幅回路の出力をそれぞれＭＯＳトランジスタ
のゲートに接続し、このＭＯＳトランジスタで、インバ
ータ２つのたすきがけ接続によるラッチ回路を反転させ
るように構成することで、低消費電流で応答速度の速
い、またＩＣに集積化した場合にも、少ない面積でレイ
アウト可能なコンパレータを構成することに効果があ
る。As described above, according to the present invention, the positive output terminal and the negative output terminal of the differential amplifier circuit are connected to the amplifier circuit, respectively, and the output of the amplifier circuit is connected to the gate of the MOS transistor. By using a MOS transistor to invert the latch circuit formed by connecting two inverters, it is possible to realize a comparator that has low current consumption and high response speed and can be laid out in a small area even when integrated in an IC. Effective to configure.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明にかかるコンパレータの構成図であ
る。FIG. 1 is a configuration diagram of a comparator according to the present invention.

【図２】従来のコンパレータの構成図である。FIG. 2 is a configuration diagram of a conventional comparator.

【図３】この発明にかかる別の差動増幅回路の回路図で
ある。FIG. 3 is a circuit diagram of another differential amplifier circuit according to the present invention.

【符号の説明】[Explanation of symbols]

１ マイナス入力端子 ２ プラス入力端子 ３、 ８ バイアス電圧入力端子 ４、 ７ マイナス出力端子 ５、 ６ プラス出力端子 10 差動増幅回路 11、 12 増幅回路 13、 14 インバータ 21、 22、 23、 24、 25、 31、 32、 40、 41、42、 43 ＭＯＳ
トランジスタ1 Negative input terminal 2 Positive input terminal 3, 8 Bias voltage input terminal 4, 7 Negative output terminal 5, 6 Positive output terminal 10 Differential amplifier circuit 11, 12 Amplifier circuit 13, 14 Inverter 21, 22, 23, 24, 25 , 31, 32, 40, 41, 42, 43 MOS
Transistor

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 ２つの入力電圧の電位差を増幅する差動
増幅回路の、正出力端子と負出力端子がそれぞれ増幅回
路に接続され、前記増幅回路の出力端子が、それぞれＭ
ＯＳトランジスタのゲートに接続され、前記ＭＯＳトラ
ンジスタのドレインは、それぞれ２つのインバータのた
すきがけ接続によって構成されるラッチ回路に接続され
ていることを特徴とするコンパレータ。1. A differential amplifier circuit for amplifying a potential difference between two input voltages, a positive output terminal and a negative output terminal thereof are respectively connected to the amplifier circuit, and output terminals of the amplifier circuit are respectively M
A comparator, characterized in that it is connected to the gate of an OS transistor, and the drain of the MOS transistor is connected to a latch circuit formed by the cross-connection of two inverters.