JPH0567851A - プリント基板 - Google Patents

Abstract

(57)【要約】 【目的】 一方のパターンと他方のパターンの先端を山
部または谷部とし、これらに半田を融着し、これら間を
ギャップをはさんで対接させるようにすることで、パタ
ーンのみで静電気の放電を行えることにより構成簡単、
価格低廉となり、例えばアースパターン等が直流的に無
接続とできることによりビート対策に影響を与えないよ
うにでき、更に放電経路を最短とできるので、半導体等
の静電気による破壊を防止できるようにする。 【構成】 パターン１と、パターン２とを有し、パター
ン１の山部ｔとパターン２の山部ｔ或は谷部ｂの少なく
とも何れか一方が対接されるようにして配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば電子機器等に使
用されるプリント基板等に適用して好適なプリント基板
に関する。

【０００２】

【従来の技術】従来より、電子機器等においては静電気
による誤動作を防止するためにいわゆるスパークギャッ
プ用の部品やネオン管等の部品をプリント基板のブロッ
ク間に接続している。

【０００３】これらの部品をブロック間に接続すること
で、例えば一方のブロックに静電気が落ちた場合に、こ
の一方のブロック及び他方のブロック間に接続された放
電用の部品により、この一方のブロックに落ちた静電気
を放電させ、落ちた静電気による一方のブロックの誤動
作を防止することができる。

【０００４】

【発明が解決しようとする課題】ところで、上述のよう
に、一方のブロック及び他方のブロック間に静電気放電
用の部品を接続したプリント基板は、プリント基板上に
おける主要部品の実装面積が小となり、また価格が上昇
する不都合があった。

【０００５】更に、上述のプリント基板においては、ア
ースパターン等が直流的に接続されたこととなるので、
高調波の帰還等により生じるビートに対する対策に影響
を与える不都合があった。

【０００６】また、一方のブロック及び他方のブロック
間に静電気放電用の部品を接続する場合、静電気の放電
経路が長くなり、これにより例えば半導体等の静電気に
よる破壊を引き起こす不都合があった。

【０００７】本発明はかかる点に鑑みてなされたもの
で、パターンのみで静電気の放電を行えることにより構
成簡単、価格低廉とでき、例えばアースパターン等が直
流的に無接続とでき、これによりビート対策に影響を与
えないようにでき、更に放電経路を最短とでき、半導体
等の静電気による破壊を防止することのできるプリント
基板を提案しようとするものである。

【０００８】

【課題を解決するための手段】本発明はプリント基板は
例えば図１〜図６に示す如く、第１の鋸刃形状の端部１
ａを有する第１のパターン１と、この第１のパターン１
と所定の間隔を以て第２の鋸刃形状の端部２ａを有する
第２のパターン２とを有し、第１の鋸刃形状の端部１ａ
の山部ｔと第２の鋸刃形状の端部２ａの山部ｔ或は谷部
ｂの少なくとも何れか一方が対接されるようにして配置
したものである。

【０００９】

【作用】上述せる本発明によれば、第１の鋸刃形状の端
部１ａの山部ｔと第２の鋸刃形状の端部２ａの山部ｔ或
は谷部ｂの少なくとも何れか一方が対接されるようにし
て配置したので、パターンのみで静電気の放電を行える
ことにより構成簡単、価格低廉となり、例えばアースパ
ターン等が直流的に無接続とできることによりビート対
策に影響を与えないようにでき、更に放電経路を最短と
できるので、半導体等の静電気による破壊を防止するこ
とができる。

【００１０】

【実施例】以下に、図１を参照して本発明プリント基板
の一実施例について詳細に説明する。

【００１１】この図１において、１は例えば写真法によ
り基板上に成形したパターンで、このパターン１の表面
にいわゆるレジストと称される絶縁材料を例えば塗布す
る（図示を省略する）。

【００１２】このパターン１の端部に半田部１ａを形成
する。

【００１３】この半田部１ａの先端に図に示す如く山部
ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００１４】この半田部１ａにはレジストを塗布しない
で（またはレジストを剥して）、例えばクリーム半田に
よるいわゆるリフロー半田方法によって半田を融着す
る。

【００１５】２は上述と同様に、例えば写真法により基
板上に成形したパターンで、このパターン２の表面にい
わゆるレジストと称される絶縁材料を例えば塗布する
（図示を省略する）。

【００１６】このパターン２の端部に半田部２ａを形成
する。

【００１７】この半田部２ａの先端に図に示す如く山部
ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００１８】この半田部２ａにはレジストを塗布しない
で（またはレジストを剥して）、例えばクリーム半田に
よるいわゆるリフロー半田方法によって半田を融着す
る。

【００１９】そしてこれら２つのパターン１及び２間の
ギャップｇを本例においては例えば写真法でのパターン
成形の最小値である０．１５ｍｍに選定する。

【００２０】尚、上述のリフロー半田方法以外にディッ
プと称される方法が有るが、このディップ方法により一
方のパターン１または２に上述の半田の融着を行うと、
他方のパターン２または１にも半田が融着してしまう、
いわゆる半田ブリッジを引き起こす虞がある。

【００２１】また、図に示す如く、パターン１の半田部
１ａの山部ｔとパターン２の半田部２ａの山部ｔが互い
に対接するようにする。

【００２２】さて、静電気は低インピーダンスのパター
ン及びギャップが狭いところへ逃げるといった特性を有
する。

【００２３】即ち、上述の図１の例においては、パター
ン１及び２にレジストの塗布されていない半田部１ａ及
び２ａを形成し、これら半田部１ａ及び２ａに夫々半田
を融着することにより低インピーダンス化を実現してい
る。

【００２４】更に、上述のパターン１に形成した半田部
１ａの山部ｔ及びパターン２に形成した半田部２ａの山
部ｔ間のギャップｇを写真法における最小値とすること
により、狭いギャップを形成している。

【００２５】即ち、例えばパターン１側に静電気が落ち
ても、この静電気はパターン１に形成した半田部１ａの
山部ｔからパターン２に形成した半田部２ａの山部ｔに
放電する。

【００２６】従って、パターン２側をおおもとのアース
側に接続すれば、このおおもとのアース側に静電気が逃
げるので（この逆も同様である）、パターン１側のブロ
ックが誤動作したり、このブロックの半導体が破壊され
たりすることがない。

【００２７】図２に本例プリント基板の一実施例を示
す。

【００２８】この図２において、１０、２０、３０及び
４０は夫々プリント基板上に実装されたブロック（回
路）で、各ブロック１０、２０、３０及び４０に夫々Ｄ
Ｃ／ＤＣコンバータ５０よりの電源供給線８０’及びア
ース線９０’が接続されている。

【００２９】またこのＤＣ／ＤＣコンバータ５０の電源
端子は例えば図示を省略したＡＣアダプタの電源供給端
子６０に接続され、このＤＣ／ＤＣコンバータ５０のア
ース端子はそのＡＣアダプタのアース端子に接続されて
いる。

【００３０】各ブロック１０、２０、３０及び４０はこ
のＤＣ／ＤＣコンバータ５０より供給される電源により
動作せしめられる。

【００３１】このプリント基板上のブロック（回路）１
０、２０、３０及び４０のレイアウトは、いわゆるビー
トの発生を防止し、且つ、各ブロック１０、２０、３０
及び４０間の干渉を防止することができるものである。

【００３２】しかしながら、例えば図に示すように、ブ
ロック２０に静電気が落ちた場合は、ブロック２０内の
回路を破壊するでけではなく、他のブロック１０、３０
及び４０にも影響を与えてしまう。

【００３３】この場合、図中太い矢印で示すように、ブ
ロック２０に落ちた静電気がアース線９０に最短の距離
を以て落ちれば良い。

【００３４】しかしながら、静電対策だけを考えれば、
最短、且つ、太いパターン（図に示す太い矢印の如く）
を形成すれば良いが、その場合、プリント基板上の全体
のアースバランスが狂い、ビートの発生を引き起こして
しまう。

【００３５】従って、本例では、例えば図中一点鎖線で
示す如く、図１に示したパターン１をブロック２０のア
ース側に一方を接続し、パターン２をＡＣアダプタ側の
アース線９０に接続する。

【００３６】そしてこれらパターン１及び２の他方を図
１と同様に互いに対接させる如くする。

【００３７】尚、これと同様にブロック１０とアース線
９０、ブロック３０とアース線、ブロック４０とアース
線に夫々パターン１及び２の一方を接続し、これら接続
されたパターン１及び２の他方を図１に示すようにギャ
ップｇを以て対接するようにした場合は、更に静電気に
よる各種の障害を良好に防止することができる。

【００３８】このような形態にすれば、どのブロック１
０、２０、３０または４０に静電気が落ちても、アース
線９０’にこの静電気が逃げることなく、パターン１か
らパターン２に、またはパターン２からパターン１に静
電気が放電し、アース線９０に直接静電気が逃げるの
で、各ブロック１０、２０、３０及び４０の半導体素子
等を破壊することがない。

【００３９】また、ＤＣ的に接続されていないので、全
体のアースバランスが狂うことがないので、ビート対策
を妨害することがない。

【００４０】図３は本発明プリント基板の他の例１を示
し、以下これについて説明する。

【００４１】この図３において、１０１は例えば写真法
により基板上に成形したパターンで、このパターン１０
１の表面にレジストを例えば塗布する（図示を省略す
る）。

【００４２】このパターン１０１の端部に半田部１０１
ａを形成する。

【００４３】この半田部１０１ａの先端に図に示す如く
山部ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００４４】この半田部１０１ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００４５】１０２は上述と同様に、例えば写真法によ
り基板上に成形したパターンで、このパターン１０２の
表面にレジストを例えば塗布する（図示を省略する）。

【００４６】このパターン１０２の端部に半田部１０２
ａを形成する。

【００４７】この半田部１０２ａの先端に図に示す如く
山部ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００４８】この半田部１０２ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００４９】そしてこれら２つのパターン１０１及び１
０２間のギャップｇを本例においては例えば写真法での
パターン成形の最小値である０．１５ｍｍに選定する。

【００５０】また、図に示す如く、パターン１０１の半
田部１０１ａの山部ｔとパターン１０２の半田部１０２
ａの山部ｔが互いに対接するようにする。

【００５１】さて、静電気は低インピーダンスのパター
ン及びギャップが狭いところへ逃げるといった特性を有
する。

【００５２】即ち、上述の図３の例においては、パター
ン１０１及び１０２にレジストの塗布されていない半田
部１０１ａ及び１０２ａを形成し、これら半田部１０１
ａ及び１０２ａに夫々半田を融着することにより低イン
ピーダンス化を実現している。

【００５３】更に、上述のパターン１０１に形成した半
田部１０１ａの山部ｔ及びパターン１０２に形成した半
田部１０２ａの山部ｔ間のギャップｇを写真法における
最小値とすることにより、狭いギャップを形成してい
る。

【００５４】即ち、例えばパターン１０１側に静電気が
落ちても、この静電気はパターン１０１に形成した半田
部１０１ａの山部ｔからパターン１０２に形成した半田
部１０２ａの山部ｔに放電する。

【００５５】従ってパターン１０２側をおおもとのアー
ス側に接続すれば、このおおもとのアース側に静電気が
逃げるので、パターン１０１側のブロックが誤動作した
り、このブロックの半導体が破壊されたりすることがな
い。

【００５６】図４は本発明プリント基板の他の例２を示
し、以下これについて説明する。

【００５７】この図４において、１０３は例えば写真法
により基板上に成形したパターンで、このパターン１０
３の表面にレジストを例えば塗布する（図示を省略す
る）。

【００５８】このパターン１０３の端部に半田部１０３
ａを形成する。

【００５９】この半田部１０３ａの先端に図に示す如く
山部ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００６０】尚、この山部ｔを図１や図３において説明
した山部ｔより高くし、この谷部ｂを図１や図３におい
て説明した谷部ｂより深くする如くする。

【００６１】この半田部１０３ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００６２】１０４は上述と同様に、例えば写真法によ
り基板上に成形したパターンで、このパターン１０４の
表面にレジストを例えば塗布する（図示を省略する）。

【００６３】このパターン１０４の端部に半田部１０４
ａを形成する。

【００６４】この半田部１０４ａの先端に図に示す如く
山部ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００６５】尚、この山部ｔを図１や図３において説明
した山部ｔより高くし、この谷部ｂを図１や図３におい
て説明した谷部ｂより深くする如くする。

【００６６】この半田部１０４ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００６７】そしてこれら２つのパターン１０３及び１
０４間のギャップｇを本例においては例えば写真法での
パターン成形の最小値である０．１５ｍｍに選定する。

【００６８】また、図に示す如く、パターン１０３の半
田部１０３ａの山部ｔとパターン１０４の半田部１０４
ａの山部ｔが互いに対接するようにする。

【００６９】さて、静電気は低インピーダンスのパター
ン及びギャップが狭いところへ逃げるといった特性を有
する。

【００７０】即ち、上述の図４の例においては、パター
ン１０３及び１０４にレジストの塗布されていない半田
部１０３ａ及び１０４ａを形成し、これら半田部１０３
ａ及び１０４ａに夫々半田を融着することにより低イン
ピーダンス化を実現している。

【００７１】更に、上述のパターン１０３に形成した半
田部１０３ａの山部ｔ及びパターン１０４に形成した半
田部１０４ａの山部ｔ間のギャップｇを写真法における
最小値とすることにより、狭いギャップを形成してい
る。

【００７２】即ち、例えばパターン１０３側に静電気が
落ちても、この静電気はパターン１０３に形成した半田
部１０３ａの山部ｔからパターン１０４に形成した半田
部１０４ａの山部ｔに放電する。

【００７３】従ってパターン１０４側をおおもとのアー
ス側に接続すれば、このおおもとのアース側に静電気が
逃げるので、パターン１０３側のブロックが誤動作した
り、このブロックの半導体が破壊されたりすることがな
い。

【００７４】図５は本発明プリント基板の他の例３を示
し、以下これについて説明する。

【００７５】この図５において、１０５は例えば写真法
により基板上に成形したパターンで、このパターン１０
５の表面にレジストを例えば塗布する（図示を省略す
る）。

【００７６】このパターン１０５の端部に半田部１０５
ａを形成する。

【００７７】この半田部１０５ａの先端に図に示す如く
山部ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００７８】この半田部１０５ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００７９】１０６は上述と同様に、例えば写真法によ
り基板上に成形したパターンで、このパターン１０６の
表面にレジストを例えば塗布する（図示を省略する）。

【００８０】このパターン１０６の端部に半田部１０６
ａを形成する。

【００８１】この半田部１０６ａの先端に図に示す如く
山部ｔ及び谷部ｂを任意の数だけ形成する如くする。

【００８２】この半田部１０６ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００８３】また、図に示す如く、パターン１０５の半
田部１０５ａの山部ｔとパターン１０６の半田部１０６
ａの谷部ｂが互いに対接するようにし、パターン１０５
の半田部１０５ａの谷部ｂとパターン１０６の半田部１
０６ａの山部ｔが互いに対接するようにする。

【００８４】そしてこれら２つのパターン１０５及び１
０６間（山部ｔ及び谷部ｂ間）のギャップｇを本例にお
いては例えば写真法でのパターン成形の最小値である
０．１５ｍｍに選定する。

【００８５】さて、静電気は低インピーダンスのパター
ン及びギャップが狭いところへ逃げるといった特性を有
する。

【００８６】即ち、上述の図５の例においては、パター
ン１０５及び１０６にレジストの塗布されていない半田
部１０５ａ及び１０６ａを形成し、これら半田部１０５
ａ及び１０６ａに夫々半田を融着することにより低イン
ピーダンス化を実現している。

【００８７】更に、上述のパターン１０５に形成した半
田部１０５ａの山部ｔ及びパターン１０６に形成した半
田部１０６ａの谷部ｂ間のギャップｇ、並びにパターン
１０５に形成した半田部１０５ａの谷部ｂ及びパターン
１０６に形成した半田部１０６ａの山部ｔ間のギャップ
ｇを写真法における最小値とすることにより、狭いギャ
ップを形成している。

【００８８】即ち、例えばパターン１０５側に静電気が
落ちても、この静電気はパターン１０５に形成した半田
部１０５ａの山部ｔからパターン１０６に形成した半田
部１０６ａの谷部ｂに放電し、パターン１０５に形成し
た半田部１０５ａの谷部ｂからパターン１０６に形成し
た半田部１０６ａの山部ｔに放電する。

【００８９】従ってパターン１０６側をおおもとのアー
ス側に接続すれば、このおおもとのアース側に静電気が
逃げるので、パターン１０５側のブロックが誤動作した
り、このブロックの半導体が破壊されたりすることがな
い。

【００９０】図６は本発明プリント基盤の他の例４を示
し、以下これについて説明する。

【００９１】この図６において、１０７は例えば写真法
により基板上に成形したパターンで、このパターン１０
７の表面にレジストを例えば塗布する（図示を省略す
る）。

【００９２】このパターン１０７の端部に半田部１０７
ａを形成する。

【００９３】この半田部１０７ａの先端に図に示す如く
山部ｔを例えば１つ形成する如くする。

【００９４】この半田部１０７ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００９５】１０８は上述と同様に、例えば写真法によ
り基板上に成形したパターンで、このパターン１０８の
表面にレジストを例えば塗布する（図示を省略する）。

【００９６】このパターン１０８の端部に半田部１０８
ａを形成する。

【００９７】この半田部１０８ａの先端に図に示す如く
山部ｔを１つだけ形成する如くする。

【００９８】この半田部１０８ａにはレジストを塗布し
ないで（またはレジストを剥して）、例えばクリーム半
田によるいわゆるリフロー半田方法によって半田を融着
する。

【００９９】そしてこれら２つのパターン１０７及び１
０８間のギャップｇを本例においては例えば写真法での
パターン成形の最小値である０．１５ｍｍに選定する。

【０１００】また、図に示す如く、パターン１０７の半
田部１０７ａの山部ｔとパターン１０８の半田部１０８
ａの山部ｔが互いに対接するようにする。

【０１０１】さて、静電気は低インピーダンスのパター
ン及びギャップが狭いところへ逃げるといった特性を有
する。

【０１０２】即ち、上述の図６の例においては、パター
ン１０７及び１０８にレジストの塗布されていない半田
部１０７ａ及び１０８ａを形成し、これら半田部１０７
ａ及び１０８ａに夫々半田を融着することにより低イン
ピーダンス化を実現している。

【０１０３】更に、上述のパターン１０７に形成した半
田部１０７ａの山部ｔ及びパターン１０８に形成した半
田部１０８ａの山部ｔ間のギャップｇを写真法における
最小値とすることにより、狭いギャップを形成してい
る。

【０１０４】即ち、例えばパターン１０７側に静電気が
落ちても、この静電気はパターン１０７に形成した半田
部１０７ａの山部ｔからパターン１０８に形成した半田
部１０８ａの山部ｔに放電する。

【０１０５】従ってパターン１０８をおおもとのアース
側に接続すれば、このおおもとのアース側に静電気が逃
げるので、パターン１０７側のブロックが誤動作した
り、このブロックの半導体が破壊されたりすることがな
い。

【０１０６】尚、本発明は上述の実施例に限ることなく
本発明の要旨を逸脱することなく、その他種々の構成が
取り得ることは勿論である。

【０１０７】

【発明の効果】上述せる本発明によれば、第１の鋸刃形
状の端部の山部と第２の鋸刃形状の端部の山部或は谷部
の少なくとも何れか一方が対接されるようにして配置し
たので、パターンのみで静電気の放電を行えることによ
り構成簡単、価格低廉となり、例えばアースパターン等
が直流的に無接続とできることによりビート対策に影響
を与えないようにでき、更に放電経路を最短とできるの
で、半導体等の静電気による破壊を防止することができ
る利益がある。

【図面の簡単な説明】

【図１】本発明プリント基板の一実施例の要部を示す線
図である。

【図２】本発明プリント基板の一実施例を示すブロック
線図である。

【図３】本発明プリント基板の他の例１を示す線図であ
る。

【図４】本発明プリント基板の他の例２を示す線図であ
る。

【図５】本発明プリント基板の他の例３を示す線図であ
る。

【図６】本発明プリント基板の他の例４を示す線図であ
る。

【符号の説明】

１、２ パターン １ａ、２ａ 半田部 ｇ ギャップ ｔ 山部 ｂ 谷部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の鋸刃形状の端部を有する第１のパ
   ターンと、 該第１のパターンと所定の間隔を以て第２の鋸刃形状の
   端部を有する第２のパターンとを有し、 上記第１の鋸刃形状の端部の山部と上記第２の鋸刃形状
   の端部の山部或は谷部の少なくとも何れか一方が対接さ
   れるようにして配置されていることを特徴とするプリン
   ト基板。
2. 【請求項２】 上記第１のパターンの端部及び第２のパ
   ターンの端部に導電性材料が融着されていることを特徴
   とする特許請求の範囲第１項記載のプリント基板。