JPH0566965A - ブレーク信号生成手段、評価用論理lsiおよびそのレジスタおよびマスクビツト - Google Patents
ブレーク信号生成手段、評価用論理lsiおよびそのレジスタおよびマスクビツトInfo
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- JPH0566965A JPH0566965A JP3226883A JP22688391A JPH0566965A JP H0566965 A JPH0566965 A JP H0566965A JP 3226883 A JP3226883 A JP 3226883A JP 22688391 A JP22688391 A JP 22688391A JP H0566965 A JPH0566965 A JP H0566965A
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- lsi
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Abstract
(57)【要約】
【構成】予めICEデータバス202よりブレークを掛
けたい条件をブレークポイント設定レジスタ104にセ
ットする。量産用論理LSI102を動作させると、ア
ドレスバス201に値が出力される。出力された値は、
比較器107でブレーク条件と比較され、一致するとブ
レーク信号線200よりブレーク信号が出力される。量
産用論理LSIとブレーク信号生成回路の距離が短いた
め、ブレーク信号の応答の高速化ができる。 【効果】ICE内蔵だったブレーク信号生成回路を評価
用論理LSIの評価用論理LSI専用論理部に内蔵する
ことにより、量産用論理LSIの面積増加を防ぎつつ、
ブレーク信号の応答速度を速めることができる。
けたい条件をブレークポイント設定レジスタ104にセ
ットする。量産用論理LSI102を動作させると、ア
ドレスバス201に値が出力される。出力された値は、
比較器107でブレーク条件と比較され、一致するとブ
レーク信号線200よりブレーク信号が出力される。量
産用論理LSIとブレーク信号生成回路の距離が短いた
め、ブレーク信号の応答の高速化ができる。 【効果】ICE内蔵だったブレーク信号生成回路を評価
用論理LSIの評価用論理LSI専用論理部に内蔵する
ことにより、量産用論理LSIの面積増加を防ぎつつ、
ブレーク信号の応答速度を速めることができる。
Description
【0001】
【産業上の利用分野】本発明は、プログラムデバック機
能を内蔵したマイクロプロセッサ等の論理LSIに係
り、特に、量産用マイクロプロセッサの面積を増加させ
ることなく、ブレーク信号の応答を速めることを可能に
した論理LSIに関する。
能を内蔵したマイクロプロセッサ等の論理LSIに係
り、特に、量産用マイクロプロセッサの面積を増加させ
ることなく、ブレーク信号の応答を速めることを可能に
した論理LSIに関する。
【0002】
【従来の技術】従来のマイクロプロセッサのプログラム
・デバック用のサポートハードウェアICE(In Circui
t Emulator) として、例えば、シングルチップマイコン
HD6475328用ASE等が知られている。
・デバック用のサポートハードウェアICE(In Circui
t Emulator) として、例えば、シングルチップマイコン
HD6475328用ASE等が知られている。
【0003】この例で、ユーザプログラムの実行停止を
行なうブレーク機能を実現するためのハードウェアの説
明図を図3に示す。図3のブレーク機能を実現するため
のハードウェアは、評価用論理LSI101,ICE本
体装置109より構成されている。
行なうブレーク機能を実現するためのハードウェアの説
明図を図3に示す。図3のブレーク機能を実現するため
のハードウェアは、評価用論理LSI101,ICE本
体装置109より構成されている。
【0004】量産用論理LSI101は、評価用論理L
SI専用論理部、評価用論理LSIのボンディングパッ
ド108,量産用論理LSI102より構成されてい
る。量産用論理LSI102は、内部論理回路と量産用
論理LSIのボンディングパッド103を内蔵してい
る。ICE本体装置109は、ブレーク信号生成回路10
0を内蔵している。ブレーク信号生成回路100は、ブ
レークポイント設定レジスタ104、AND回路10
5,106、比較器107より構成されている。
SI専用論理部、評価用論理LSIのボンディングパッ
ド108,量産用論理LSI102より構成されてい
る。量産用論理LSI102は、内部論理回路と量産用
論理LSIのボンディングパッド103を内蔵してい
る。ICE本体装置109は、ブレーク信号生成回路10
0を内蔵している。ブレーク信号生成回路100は、ブ
レークポイント設定レジスタ104、AND回路10
5,106、比較器107より構成されている。
【0005】量産用論理LSI102からは、量産用論
理LSIのボンディングパッド103,評価用論理LSI専
用論理部,評価用論理LSIのボンディングパッド10
8を通して、アドレスバス201がブレーク信号生成回
路100内の比較器107に接続されている。ICE本
体装置109内で発生したブレークポイント設定レジス
タ用アドレスデコード線203が、AND回路105,
106に接続されている。ICE本体装置109内で発
生したリード信号線204が、AND回路105に接続さ
れている。ICE本体装置109内で発生したライト信
号線205が、AND回路106に接続されている。A
ND回路105からは、信号線206がブレークポイン
ト設定レジスタ104に接続されている。AND回路1
06からは、信号線207がブレークポイント設定レジ
スタ104に接続されている。
理LSIのボンディングパッド103,評価用論理LSI専
用論理部,評価用論理LSIのボンディングパッド10
8を通して、アドレスバス201がブレーク信号生成回
路100内の比較器107に接続されている。ICE本
体装置109内で発生したブレークポイント設定レジス
タ用アドレスデコード線203が、AND回路105,
106に接続されている。ICE本体装置109内で発
生したリード信号線204が、AND回路105に接続さ
れている。ICE本体装置109内で発生したライト信
号線205が、AND回路106に接続されている。A
ND回路105からは、信号線206がブレークポイン
ト設定レジスタ104に接続されている。AND回路1
06からは、信号線207がブレークポイント設定レジ
スタ104に接続されている。
【0006】ICEデータバス202が、ブレークポイ
ント設定レジスタ104に接続されている。ブレークポ
イント設定レジスタ104からは、信号線208が比較
器107に接続されている。比較器107からは、ブレー
ク信号線200が評価用論理LSIのボンディングパッ
ド108,評価用論理LSI専用論理部,量産用論理L
SIのボンディングパッド103を通して量産用論理L
SI102に接続されている。
ント設定レジスタ104に接続されている。ブレークポ
イント設定レジスタ104からは、信号線208が比較
器107に接続されている。比較器107からは、ブレー
ク信号線200が評価用論理LSIのボンディングパッ
ド108,評価用論理LSI専用論理部,量産用論理L
SIのボンディングパッド103を通して量産用論理L
SI102に接続されている。
【0007】図3の回路のタイムチャートを図4に示
す。ブレークポイント設定レジスタ用アドレスデコード
線203,ライト信号線205をハイレベルにする。ブ
レークポイント設定レジスタ用アドレスデコード線20
3,ライト信号線205は、ハイレベルで有効な信号線
である。AND回路106からの出力信号線207は、
ハイレベルとなる。この状態で、ブレークを掛けたいア
ドレスの値をICEデータバスからブレークポイント設
定レジスタ104に設定する。ここまでの動作は、図4
には示されていない。量産用論理LSI102から図4
のAで示すタイミングで出力されたアドレスバス201
の値は、図4Cのタイミングでブレーク信号生成回路1
00内の比較器107に到達する。図4のACは、評価
用論理LSI101内の回路と配線容量,評価用論理L
SI101とICE本体装置109間の配線容量の二つ
により生じるディレイ時間である。比較器107に到達
したアドレスバス201の値は、図5のCE間で信号線
208を通して、ブレークポイント設定レジスタ104
の値と比較される。二つの値が一致していると、図4の
Eのタイミングで比較器107からブレーク信号線20
0にブレーク信号を出力する。図4のCE間はデコード
時間である。図4のEのタイミングでブレーク信号線2
00にブレーク信号を出力すると、図4のGのタイミン
グで、量産用論理LSI102にブレークが印加され
る。図4のGE間はセットアップ時間で、ICE本体装
置109と評価用論理LSI101間の配線容量による
セットアップ時間、評価用論理LSI101内の回路と
配線容量によるセットアップ時間の二つから生じる。
す。ブレークポイント設定レジスタ用アドレスデコード
線203,ライト信号線205をハイレベルにする。ブ
レークポイント設定レジスタ用アドレスデコード線20
3,ライト信号線205は、ハイレベルで有効な信号線
である。AND回路106からの出力信号線207は、
ハイレベルとなる。この状態で、ブレークを掛けたいア
ドレスの値をICEデータバスからブレークポイント設
定レジスタ104に設定する。ここまでの動作は、図4
には示されていない。量産用論理LSI102から図4
のAで示すタイミングで出力されたアドレスバス201
の値は、図4Cのタイミングでブレーク信号生成回路1
00内の比較器107に到達する。図4のACは、評価
用論理LSI101内の回路と配線容量,評価用論理L
SI101とICE本体装置109間の配線容量の二つ
により生じるディレイ時間である。比較器107に到達
したアドレスバス201の値は、図5のCE間で信号線
208を通して、ブレークポイント設定レジスタ104
の値と比較される。二つの値が一致していると、図4の
Eのタイミングで比較器107からブレーク信号線20
0にブレーク信号を出力する。図4のCE間はデコード
時間である。図4のEのタイミングでブレーク信号線2
00にブレーク信号を出力すると、図4のGのタイミン
グで、量産用論理LSI102にブレークが印加され
る。図4のGE間はセットアップ時間で、ICE本体装
置109と評価用論理LSI101間の配線容量による
セットアップ時間、評価用論理LSI101内の回路と
配線容量によるセットアップ時間の二つから生じる。
【0008】第二の従来例として、32ビットマイクロ
プロセッサH32/200(日立製作所製)のようなも
のが知られている。その基本構成図を図5に示す。この
場合、量産用論理LSI102は、CPU本体110,
ブレーク信号生成回路100,量産用論理LSIのボン
ディングパッド103より構成されている。ブレーク信
号生成回路100の構成は、図3のブレーク信号生成回
路100と同じなので省略する。接続関係も図3のもの
と同じなので省略する。図3のものとの違いは、ブレー
ク信号生成回路100をCPU本体110で制御するた
めに、ブレークポイント設定レジスタ用アドレスデコー
ド線203,リード信号線204,ライト信号線20
5,データバス209がCPU本体110から出力され
ているということである。
プロセッサH32/200(日立製作所製)のようなも
のが知られている。その基本構成図を図5に示す。この
場合、量産用論理LSI102は、CPU本体110,
ブレーク信号生成回路100,量産用論理LSIのボン
ディングパッド103より構成されている。ブレーク信
号生成回路100の構成は、図3のブレーク信号生成回
路100と同じなので省略する。接続関係も図3のもの
と同じなので省略する。図3のものとの違いは、ブレー
ク信号生成回路100をCPU本体110で制御するた
めに、ブレークポイント設定レジスタ用アドレスデコー
ド線203,リード信号線204,ライト信号線20
5,データバス209がCPU本体110から出力され
ているということである。
【0009】図5の回路のタイムチャートを図6に示
す。動作は図4の場合と基本的には同じである。ただし
図6では、図3の評価用論理LSI101とICE本体
装置109の間の配線容量によるディレイ時間とセット
アップ時間が削除されるので、ブレーク信号の応答速度
は速くなる。従って、図6に示したようにAのタイミン
グでアドレスバス201に値を出力しても、Gのタイミ
ングでブレーク信号を印加することが可能になる。
す。動作は図4の場合と基本的には同じである。ただし
図6では、図3の評価用論理LSI101とICE本体
装置109の間の配線容量によるディレイ時間とセット
アップ時間が削除されるので、ブレーク信号の応答速度
は速くなる。従って、図6に示したようにAのタイミン
グでアドレスバス201に値を出力しても、Gのタイミ
ングでブレーク信号を印加することが可能になる。
【0010】
【発明が解決しようとする課題】第一の従来例のような
構成では、アドレス信号線のディレイ時間とブレーク信
号線のセットアップ時間による、ブレーク時間の応答速
度の遅延に関して考慮がなされていなかった。
構成では、アドレス信号線のディレイ時間とブレーク信
号線のセットアップ時間による、ブレーク時間の応答速
度の遅延に関して考慮がなされていなかった。
【0011】また、第二の従来例のような構成では、量
産用論理LSI内にブレーク信号生成回路を内蔵するこ
とによるLSI面積の増加に関して考慮されていなかっ
た。本発明の目的は、量産用論理LSIの面積を増加さ
せることなく、かつブレーク信号の応答速度を速めたシ
ステムを提供することにある。
産用論理LSI内にブレーク信号生成回路を内蔵するこ
とによるLSI面積の増加に関して考慮されていなかっ
た。本発明の目的は、量産用論理LSIの面積を増加さ
せることなく、かつブレーク信号の応答速度を速めたシ
ステムを提供することにある。
【0012】
【課題を解決するための手段】ブレーク信号生成回路を
評価用論理LSIの専用論理部に内蔵し、ICE本体装
置からブレーク信号生成回路を制御可能にする手段,量
産LSIをテスト用LSIから完全にマスクパターンと
して分離可能にする手段により上記課題を解決する。
評価用論理LSIの専用論理部に内蔵し、ICE本体装
置からブレーク信号生成回路を制御可能にする手段,量
産LSIをテスト用LSIから完全にマスクパターンと
して分離可能にする手段により上記課題を解決する。
【0013】
【作用】ICE本体装置から制御可能なブレーク信号生
成回路を評価用論理LSI専用論理部に内蔵させること
により、評価用論理LSI外の配線容量による信号のデ
ィレイ、セットアップ時間が短縮化される。それによ
り、ブレーク信号の応答速度を速めることが可能とな
る。
成回路を評価用論理LSI専用論理部に内蔵させること
により、評価用論理LSI外の配線容量による信号のデ
ィレイ、セットアップ時間が短縮化される。それによ
り、ブレーク信号の応答速度を速めることが可能とな
る。
【0014】一方、評価用論理LSI専用論理部に内蔵
するICE本体装置から制御可能なブレーク信号生成回
路は、量産用論理LSIのマスクパターンとの切り離し
が可能な構成とする。これにより、量産用論理LSIの
面積増加を防ぐことが可能になる。
するICE本体装置から制御可能なブレーク信号生成回
路は、量産用論理LSIのマスクパターンとの切り離し
が可能な構成とする。これにより、量産用論理LSIの
面積増加を防ぐことが可能になる。
【0015】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【0016】図1に本発明の実施例を示す。図1は、量
産用論理LSIの面積増加を防ぎながらブレーク信号の
応答速度を速めることを可能にした評価用論理LSI1
01を示す図である。
産用論理LSIの面積増加を防ぎながらブレーク信号の
応答速度を速めることを可能にした評価用論理LSI1
01を示す図である。
【0017】評価用論理LSI101は、量産用論理L
SI102,評価用論理LSI専用論理部、ブレーク信
号生成回路100,評価用論理LSIのボンディングパ
ッド108により構成されている。量産用論理LSI1
02は、内部論理回路と量産用論理LSIのボンディン
グパッド103より構成されている。ブレーク信号生成
回路100は、ブレークポイント設定レジスタ104,
AND回路105,106,比較器107より構成され
ている。
SI102,評価用論理LSI専用論理部、ブレーク信
号生成回路100,評価用論理LSIのボンディングパ
ッド108により構成されている。量産用論理LSI1
02は、内部論理回路と量産用論理LSIのボンディン
グパッド103より構成されている。ブレーク信号生成
回路100は、ブレークポイント設定レジスタ104,
AND回路105,106,比較器107より構成され
ている。
【0018】接続関係を以下に示す。量産用論理LSI
102からは、量産用論理LSIのボンディングパッド
103を通してアドレスバス201が比較器107に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線203は、AND回路105,106に接続
されている。リード信号線204は、AND回路105に
接続されている。ライト信号線205は、AND回路1
06に接続されている。ブレークポイント設定レジスタ
用アドレスデコード線203,リード信号線204,ラ
イト信号線205は、ICE本体装置109)図1に
は、図示されていない)から直接制御可能となるよう評
価用論理LSIのボンディングパッド108に接続され
ている。AND回路105の出力信号線206は、ブレ
ークポイント設定レジスタ104に接続されている。A
ND回路106の出力信号線207は、ブレークポイン
ト設定レジスタ104に接続されている。また、ブレー
クポイント設定レジスタ104にはICEデータバス2
03が評価用論理LSIのボンディングパッド108を通
して接続されている。ブレークポイント設定レジスタ1
04からは、信号線208が、比較器107に接続され
ている。比較器107からは、ブレーク信号線200が
量産用論理LSIのボンディングパッド103を通して
量産用論理LSI102に接続されている。
102からは、量産用論理LSIのボンディングパッド
103を通してアドレスバス201が比較器107に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線203は、AND回路105,106に接続
されている。リード信号線204は、AND回路105に
接続されている。ライト信号線205は、AND回路1
06に接続されている。ブレークポイント設定レジスタ
用アドレスデコード線203,リード信号線204,ラ
イト信号線205は、ICE本体装置109)図1に
は、図示されていない)から直接制御可能となるよう評
価用論理LSIのボンディングパッド108に接続され
ている。AND回路105の出力信号線206は、ブレ
ークポイント設定レジスタ104に接続されている。A
ND回路106の出力信号線207は、ブレークポイン
ト設定レジスタ104に接続されている。また、ブレー
クポイント設定レジスタ104にはICEデータバス2
03が評価用論理LSIのボンディングパッド108を通
して接続されている。ブレークポイント設定レジスタ1
04からは、信号線208が、比較器107に接続され
ている。比較器107からは、ブレーク信号線200が
量産用論理LSIのボンディングパッド103を通して
量産用論理LSI102に接続されている。
【0019】本発明の動作の詳細を図2のタイムチャー
トを用いて説明する。
トを用いて説明する。
【0020】ブレークポイント設定レジスタ用アドレス
デコード線203,ライト信号線205をハイレベルに
する。ブレークポイント設定レジスタ用アドレスデコー
ド線203,ライト信号線205は、ハイレベルで有効
な信号線とする。AND回路106からの出力信号線2
07は、ハイレベルになる。この状態で、ICEデータ
バス202からブレークを掛けたい値を、ブレークポイ
ント設定レジスタ104に設定する。ここまでの動作
は、図2のタイムチャートには示していない。ブレーク
ポイント設定レジスタ104への値の設定終了後、評価
用論理LSI101を動作させる。図2のAで示したタイミン
グで、アドレスバス201に値が出力される。出力され
た値は、比較器107に図2のBのタイミングで到達す
る。図2のAB間は、チップ内の回路と配線容量により
生じるディレイ時間である。比較器107は、図2のB
のタイミングで入力したアドレスバス201の値と信号
線208を通して入力したブレークポイント設定レジス
タ104の値を比較する。ここで両方の値が一致してい
ると、ブレークポイント設定レジスタ200にブレーク
信号を出力する。ブレーク信号がブレーク信号線200
に出力するタイミングは図2のDのタイミングである。
比較器107にアドレスバス201の値が入力し、ブレ
ーク信号線200からブレーク信号が出力されるまでの
時間(図2のBD間)は、デコード時間である。図2の
Eで示したタイミングで評価用論理LSI101にブレ
ーク信号を印加するために、評価用論理LSI101内
の回路と配線容量より生じるセットアップ時間(図2の
DE間)が必要である。従来例では図4に示したよう
に、エバチップ内の回路と配線容量,エバチップとIC
E本体装置間の配線容量によるディレイ、セットアップ
時間のため、ブレーク信号の応答速度が遅かった。
デコード線203,ライト信号線205をハイレベルに
する。ブレークポイント設定レジスタ用アドレスデコー
ド線203,ライト信号線205は、ハイレベルで有効
な信号線とする。AND回路106からの出力信号線2
07は、ハイレベルになる。この状態で、ICEデータ
バス202からブレークを掛けたい値を、ブレークポイ
ント設定レジスタ104に設定する。ここまでの動作
は、図2のタイムチャートには示していない。ブレーク
ポイント設定レジスタ104への値の設定終了後、評価
用論理LSI101を動作させる。図2のAで示したタイミン
グで、アドレスバス201に値が出力される。出力され
た値は、比較器107に図2のBのタイミングで到達す
る。図2のAB間は、チップ内の回路と配線容量により
生じるディレイ時間である。比較器107は、図2のB
のタイミングで入力したアドレスバス201の値と信号
線208を通して入力したブレークポイント設定レジス
タ104の値を比較する。ここで両方の値が一致してい
ると、ブレークポイント設定レジスタ200にブレーク
信号を出力する。ブレーク信号がブレーク信号線200
に出力するタイミングは図2のDのタイミングである。
比較器107にアドレスバス201の値が入力し、ブレ
ーク信号線200からブレーク信号が出力されるまでの
時間(図2のBD間)は、デコード時間である。図2の
Eで示したタイミングで評価用論理LSI101にブレ
ーク信号を印加するために、評価用論理LSI101内
の回路と配線容量より生じるセットアップ時間(図2の
DE間)が必要である。従来例では図4に示したよう
に、エバチップ内の回路と配線容量,エバチップとIC
E本体装置間の配線容量によるディレイ、セットアップ
時間のため、ブレーク信号の応答速度が遅かった。
【0021】本発明では、本体チップとブレーク信号生
成回路を同一チップ上に実現することにより、評価用論
理LSI101とICE本体装置間の配線容量によるデ
ィレイ、セットアップ時間を削除することができるの
で、ブレーク信号の応答速度を高速化することができ
る。さらに、ブレーク信号生成回路をICE本体装置か
ら制御することにより、量産用論理LSIの内部にブレ
ーク信号生成回路用の論理や制御信号線のためのボンデ
ィングパッドを設ける必要がなく、量産用論理LSIの面
積増加を防ぐことができる。
成回路を同一チップ上に実現することにより、評価用論
理LSI101とICE本体装置間の配線容量によるデ
ィレイ、セットアップ時間を削除することができるの
で、ブレーク信号の応答速度を高速化することができ
る。さらに、ブレーク信号生成回路をICE本体装置か
ら制御することにより、量産用論理LSIの内部にブレ
ーク信号生成回路用の論理や制御信号線のためのボンデ
ィングパッドを設ける必要がなく、量産用論理LSIの面
積増加を防ぐことができる。
【0022】ブレーク信号生成回路の第二の実施例を図
7に示す。図7は、ブレーク信号をマスクする機能を新
たに設けた評価用論理LSI101を示す図である。評
価用論理LSI101は、量産用論理LSI102,評
価用論理LSI専用論理部,ブレーク信号生成回路10
0,評価用論理LSIのボンディングパッド108より
構成されている。量産用論理LSI102は、内部論理
回路と量産用論理LSIのボンディングパッド103より
構成されている。ブレーク信号生成回路100は、ブレ
ークポイント設定レジスタ104、AND回路105,
106,112,113,114、比較器107、マス
クビット111より構成されている。
7に示す。図7は、ブレーク信号をマスクする機能を新
たに設けた評価用論理LSI101を示す図である。評
価用論理LSI101は、量産用論理LSI102,評
価用論理LSI専用論理部,ブレーク信号生成回路10
0,評価用論理LSIのボンディングパッド108より
構成されている。量産用論理LSI102は、内部論理
回路と量産用論理LSIのボンディングパッド103より
構成されている。ブレーク信号生成回路100は、ブレ
ークポイント設定レジスタ104、AND回路105,
106,112,113,114、比較器107、マス
クビット111より構成されている。
【0023】接続関係を以下に示す。量産用論理LSI
102からは、量産用論理LSIのボンディングパッド
103を通してアドレスバス201が比較器107に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線203は、AND回路105,106に接続
されている。マスクビット用アドレスデコード線210
は、AND回路112,113に接続されている。リー
ド信号線204は、AND回路105,112に接続され
ている。ライト信号線205は、AND回路106,113
に接続されている。ブレークポイント設定レジスタ用ア
ドレスデコード線203、マスクビット用アドレスデコ
ード線210,リード信号線204,ライト信号線20
5は、ICE本体装置109(第1図には、図示されて
いない)から直接制御可能となるよう評価用論理LSI
のボンディングパッド108に接続されている。AND
回路105の出力信号線206は、ブレークポイント設
定レジスタ104に接続されている。AND回路106
から出た信号線207は、ブレークポイント設定レジス
タ104に接続されている。また、ブレークポイント設
定レジスタ104にはICEデータバス202が接続さ
れている。AND回路112から出た信号線211は、
マスクビット111に接続されている。AND回路11
3から出た信号線212は、マスクビット111に接続
されている。また、マスクビット111にはICEデー
タバス203が評価用論理LSIのボンディングパッド
108を通して接続されている。ブレークポイント設定
レジスタ104からは、信号線208が比較器107に
接続されている。比較器107からは、信号線214が
AND回路114に接続されている。マスクビット11
1からは、信号線213がAND回路114に接続され
ている。AND回路114からは、ブレーク信号線20
0が量産用論理LSIのボンディングパッド103を通
して量産用論理LSI102に接続されている。
102からは、量産用論理LSIのボンディングパッド
103を通してアドレスバス201が比較器107に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線203は、AND回路105,106に接続
されている。マスクビット用アドレスデコード線210
は、AND回路112,113に接続されている。リー
ド信号線204は、AND回路105,112に接続され
ている。ライト信号線205は、AND回路106,113
に接続されている。ブレークポイント設定レジスタ用ア
ドレスデコード線203、マスクビット用アドレスデコ
ード線210,リード信号線204,ライト信号線20
5は、ICE本体装置109(第1図には、図示されて
いない)から直接制御可能となるよう評価用論理LSI
のボンディングパッド108に接続されている。AND
回路105の出力信号線206は、ブレークポイント設
定レジスタ104に接続されている。AND回路106
から出た信号線207は、ブレークポイント設定レジス
タ104に接続されている。また、ブレークポイント設
定レジスタ104にはICEデータバス202が接続さ
れている。AND回路112から出た信号線211は、
マスクビット111に接続されている。AND回路11
3から出た信号線212は、マスクビット111に接続
されている。また、マスクビット111にはICEデー
タバス203が評価用論理LSIのボンディングパッド
108を通して接続されている。ブレークポイント設定
レジスタ104からは、信号線208が比較器107に
接続されている。比較器107からは、信号線214が
AND回路114に接続されている。マスクビット11
1からは、信号線213がAND回路114に接続され
ている。AND回路114からは、ブレーク信号線20
0が量産用論理LSIのボンディングパッド103を通
して量産用論理LSI102に接続されている。
【0024】動作の説明をする。マスクビット用アドレ
スデコード線210,ライト信号線205をハイレベル
にする。マスクビット用アドレスデコード線210とラ
イト信号線205は、ハイレベルで有効な信号線であ
る。AND回路113の出力信号線212はハイレベル
になる。この状態でICEデータバス202からマスク
ビット111に値を設定する。設定された値が1の場
合、以後の動作は図1の動作と全く同じになる。設定さ
れた値が0の場合、比較器107から信号線214に出
力された比較一致信号は、AND回路114でマスクさ
れる。従って、ブレーク信号線200には、ブレーク信
号が出力されない。
スデコード線210,ライト信号線205をハイレベル
にする。マスクビット用アドレスデコード線210とラ
イト信号線205は、ハイレベルで有効な信号線であ
る。AND回路113の出力信号線212はハイレベル
になる。この状態でICEデータバス202からマスク
ビット111に値を設定する。設定された値が1の場
合、以後の動作は図1の動作と全く同じになる。設定さ
れた値が0の場合、比較器107から信号線214に出
力された比較一致信号は、AND回路114でマスクさ
れる。従って、ブレーク信号線200には、ブレーク信
号が出力されない。
【0025】尚本発明は量産用論理LSI外でブレーク
信号生成回路を実現させているので、上記で示したよう
な、アドレス条件,マスク条件に限らず、ブレーク条件
の成立回数,メモリのリード条件,メモリのライト条
件,メモリエリア条件,外部プローブの条件,外部割り
込み条件,ブレーク条件成立後にディレイをかけてブレ
ーク、指定した条件が成立しないときのブレーク,シー
ケンシャルブレーク等、量産用論理LSIの面積増加を
防ぎながらブレーク機能の多機能化にも適用できる。
信号生成回路を実現させているので、上記で示したよう
な、アドレス条件,マスク条件に限らず、ブレーク条件
の成立回数,メモリのリード条件,メモリのライト条
件,メモリエリア条件,外部プローブの条件,外部割り
込み条件,ブレーク条件成立後にディレイをかけてブレ
ーク、指定した条件が成立しないときのブレーク,シー
ケンシャルブレーク等、量産用論理LSIの面積増加を
防ぎながらブレーク機能の多機能化にも適用できる。
【0026】第三の実施例を図8に示す。図8は、ブレ
ーク信号生成回路をモジュール化した場合を示したもの
であり、ブレーク信号生成モジュール115と量産用論
理LSI102をワンチップ上に構成したものである。
ブレーク信号生成モジュール115の構成および接続関
係は、第一の実施例で示したブレーク信号生成回路10
0に基本的には等しい。第一の実施例との違いは、ブレ
ーク信号生成モジュール115には、ボンディングパッ
ドが設けられており、ICE本体装置からブレーク信号
生成モジュールが制御可能になっていることである。
ーク信号生成回路をモジュール化した場合を示したもの
であり、ブレーク信号生成モジュール115と量産用論
理LSI102をワンチップ上に構成したものである。
ブレーク信号生成モジュール115の構成および接続関
係は、第一の実施例で示したブレーク信号生成回路10
0に基本的には等しい。第一の実施例との違いは、ブレ
ーク信号生成モジュール115には、ボンディングパッ
ドが設けられており、ICE本体装置からブレーク信号
生成モジュールが制御可能になっていることである。
【0027】第三の実施例の場合も第一の実施例と同
様、ワンチップで構成されている。第一の従来例のよう
な、チップとICE本体装置間の配線容量によるディレ
イ時間,セットアップ時間を必要としない。よって、ブ
レーク信号の応答速度が速められる。さらにブレーク信
号生成モジュールは、ICE本体装置より制御を行う。
量産用論理LSIからブレーク信号生成モジュールを制
御するための専用の信号線、ボンディングパッドを必要
としない。従って、量産用論理LSIとブレーク信号生
成モジュールの間に接続が要求される信号線は、アドレ
スバス201,ブレーク信号線200である。アドレス
バス201,ブレーク信号線200用のボンディングパ
ッドは、あらゆる種類のCPU本体に設けられている。
よって、各種の量産用論理LSIに合わせたブレーク信
号生成モジュールを作成する必要がない。また、ブレー
ク信号生成モジュールを接続するために量産用論理LS
Iを変更する必要はない。よって、LSIのマスクレベ
ルで、特別な処理をすることなく、量産用論理LSIと
ブレーク信号生成モジュールの接続、切り離しをするこ
とが可能である。また、第三の実施例では、第一の実施
例と異なり量産用論理LSIのボンディングパッド10
3をチップのボンディングパッドとして使うことができ
る。よって、第一の実施例より小さい面積で評価用論理
LSIを実現できる。
様、ワンチップで構成されている。第一の従来例のよう
な、チップとICE本体装置間の配線容量によるディレ
イ時間,セットアップ時間を必要としない。よって、ブ
レーク信号の応答速度が速められる。さらにブレーク信
号生成モジュールは、ICE本体装置より制御を行う。
量産用論理LSIからブレーク信号生成モジュールを制
御するための専用の信号線、ボンディングパッドを必要
としない。従って、量産用論理LSIとブレーク信号生
成モジュールの間に接続が要求される信号線は、アドレ
スバス201,ブレーク信号線200である。アドレス
バス201,ブレーク信号線200用のボンディングパ
ッドは、あらゆる種類のCPU本体に設けられている。
よって、各種の量産用論理LSIに合わせたブレーク信
号生成モジュールを作成する必要がない。また、ブレー
ク信号生成モジュールを接続するために量産用論理LS
Iを変更する必要はない。よって、LSIのマスクレベ
ルで、特別な処理をすることなく、量産用論理LSIと
ブレーク信号生成モジュールの接続、切り離しをするこ
とが可能である。また、第三の実施例では、第一の実施
例と異なり量産用論理LSIのボンディングパッド10
3をチップのボンディングパッドとして使うことができ
る。よって、第一の実施例より小さい面積で評価用論理
LSIを実現できる。
【0028】第四の実施例を図9に示す。図9は、ブレ
ーク信号生成回路をチップ化した場合を示したものであ
り、ブレーク信号生成論理LSI116と量産用論理LS
I102を合わせてハイブリッドIC117を構成したもの
である。ブレーク信号生成論理LSI116の構成およ
び接続関係は、第一の実施例で示したブレーク信号生成
回路100に基本的には等しい。第一の実施例との違い
は、ブレーク信号生成論理LSI116と量産用論理L
SI102の接続をワイヤボンディングで行っており、
ワンチップ化されていないことである。
ーク信号生成回路をチップ化した場合を示したものであ
り、ブレーク信号生成論理LSI116と量産用論理LS
I102を合わせてハイブリッドIC117を構成したもの
である。ブレーク信号生成論理LSI116の構成およ
び接続関係は、第一の実施例で示したブレーク信号生成
回路100に基本的には等しい。第一の実施例との違い
は、ブレーク信号生成論理LSI116と量産用論理L
SI102の接続をワイヤボンディングで行っており、
ワンチップ化されていないことである。
【0029】第四の実施例の場合、第一の実施例と異な
り、ワンチップで構成されていないので、チップとIC
E本体装置間のディレイ時間、セットアップ時間を必要
とする。よって、ブレーク信号の応答速度は、第一の実
施例ほど速められない。だだし、ブレーク信号生成論理
LSI116と量産用論理LSI102の距離は大変接
近しているため、第一の従来例の場合よりはブレーク信
号の応答速度を速めることが可能である。さらに第四の
実施例のブレーク信号生成論理LSI116は、ICE
本体装置より制御を行う。量産用論理LSIからブレー
ク信号生成論理LSIを制御するための専用の信号線、
ボンディングパッドを必要としない。従って、量産用論
理LSIとブレーク信号生成論理LSIの間に接続が要
求される信号線は、ワイヤボンディングによるブレーク
信号線215、ワイヤボンディングによるアドレスバス
216である。ワイヤボンディングによるアドレスバス
216,ワイヤボンディングによるブレーク信号線21
5用のボンディングパッドは、あらゆる種類の量産用論
理LSIに設けられている。よって、各種の量産用論理
LSIに合わせたブレーク信号生成論理LSIを作成す
る必要がない。量産用論理LSIとブレーク信号生成論
理LSIを個々に製造し、ワイヤボンディングすること
でハイブリッドICとする。このような製造を行うと、
評価用論理LSIより面積の小さいLSIを製造するこ
とになるので、LSIの歩留まりを向上させることが可
能になる。
り、ワンチップで構成されていないので、チップとIC
E本体装置間のディレイ時間、セットアップ時間を必要
とする。よって、ブレーク信号の応答速度は、第一の実
施例ほど速められない。だだし、ブレーク信号生成論理
LSI116と量産用論理LSI102の距離は大変接
近しているため、第一の従来例の場合よりはブレーク信
号の応答速度を速めることが可能である。さらに第四の
実施例のブレーク信号生成論理LSI116は、ICE
本体装置より制御を行う。量産用論理LSIからブレー
ク信号生成論理LSIを制御するための専用の信号線、
ボンディングパッドを必要としない。従って、量産用論
理LSIとブレーク信号生成論理LSIの間に接続が要
求される信号線は、ワイヤボンディングによるブレーク
信号線215、ワイヤボンディングによるアドレスバス
216である。ワイヤボンディングによるアドレスバス
216,ワイヤボンディングによるブレーク信号線21
5用のボンディングパッドは、あらゆる種類の量産用論
理LSIに設けられている。よって、各種の量産用論理
LSIに合わせたブレーク信号生成論理LSIを作成す
る必要がない。量産用論理LSIとブレーク信号生成論
理LSIを個々に製造し、ワイヤボンディングすること
でハイブリッドICとする。このような製造を行うと、
評価用論理LSIより面積の小さいLSIを製造するこ
とになるので、LSIの歩留まりを向上させることが可
能になる。
【0030】尚、本発明は量産用論理LSI外で、ブレ
ーク信号を生成するためのブレーク信号生成モジュール
やブレーク信号生成論理LSIを実現させているので、
上記で示したような、アドレス条件に限らず、マスク条
件,ブレーク条件の成立回数,メモリのリード条件,メ
モリのライト条件,メモリエリア条件,外部プローブの
条件,外部割り込み条件,ブレーク条件成立後にディレ
イをかけてブレーク,指定した条件が成立しないときの
ブレーク,シーケンシャルブレーク等、量産用論理LS
Iの面積増加を防ぎながらブレーク機能の多機能化にも
適用できる。
ーク信号を生成するためのブレーク信号生成モジュール
やブレーク信号生成論理LSIを実現させているので、
上記で示したような、アドレス条件に限らず、マスク条
件,ブレーク条件の成立回数,メモリのリード条件,メ
モリのライト条件,メモリエリア条件,外部プローブの
条件,外部割り込み条件,ブレーク条件成立後にディレ
イをかけてブレーク,指定した条件が成立しないときの
ブレーク,シーケンシャルブレーク等、量産用論理LS
Iの面積増加を防ぎながらブレーク機能の多機能化にも
適用できる。
【0031】
【発明の効果】本発明によれば、評価用論理LSI専用
論理部にブレーク信号生成回路を取り込むことにより、
従来の評価用論理LSIとICE本体装置間の配線容量
によるディレイ、セットアップ時間を削除することがで
きるので、ブレーク信号の応答速度を速めることができ
る。さらに、ブレーク信号生成回路を量産用論理LSI
から分離することにより、量産用論理LSIの面積増加
を防ぐことができる。
論理部にブレーク信号生成回路を取り込むことにより、
従来の評価用論理LSIとICE本体装置間の配線容量
によるディレイ、セットアップ時間を削除することがで
きるので、ブレーク信号の応答速度を速めることができ
る。さらに、ブレーク信号生成回路を量産用論理LSI
から分離することにより、量産用論理LSIの面積増加
を防ぐことができる。
【図1】評価用論理LSI外部から制御可能なブレーク
信号生成回路を内蔵した評価用論理LSIを示す説明
図。
信号生成回路を内蔵した評価用論理LSIを示す説明
図。
【図2】図1の回路のタイムチャート。
【図3】第一の従来例を示す説明図。
【図4】図3の回路のタイムチャート。
【図5】第二の従来例を示す説明図。
【図6】図4の回路のタイムチャート。
【図7】評価用論理LSI外部から制御可能なブレーク
信号マスクビット内蔵のブレーク信号生成回路を内蔵し
た評価用論理LSIを示す説明図。
信号マスクビット内蔵のブレーク信号生成回路を内蔵し
た評価用論理LSIを示す説明図。
【図8】評価用論理LSI外部から制御可能なブレーク
信号生成モジュールを内蔵した評価用論理LSIを示す
説明図。
信号生成モジュールを内蔵した評価用論理LSIを示す
説明図。
【図9】外部から制御可能なブレーク信号生成論理LS
Iを内蔵したハイブリッドICを示す説明図。
Iを内蔵したハイブリッドICを示す説明図。
100…ブレーク信号生成回路、101…評価用論理L
SI、102…量産用論理LSI、103,108…ボ
ンディングパッド、104…ブレークポイント設定レジ
スタ、105,106…AND回路、107…比較器、
200…ブレーク信号線、201…アドレスバス、20
2…ICEデータバス、203…アドレスデコード線、
204…リード信号線、205…ライト信号線、20
6,207,208…信号線。
SI、102…量産用論理LSI、103,108…ボ
ンディングパッド、104…ブレークポイント設定レジ
スタ、105,106…AND回路、107…比較器、
200…ブレーク信号線、201…アドレスバス、20
2…ICEデータバス、203…アドレスデコード線、
204…リード信号線、205…ライト信号線、20
6,207,208…信号線。
Claims (6)
- 【請求項1】量産用論理LSIと評価用論理LSI専用
回路のマスクパターンの合成によって構成される評価用
論理LSIにおいて、プログラムデバック用のブレーク
信号生成手段を前記評価用論理LSIの専用回路部に内
蔵し、前記ブレーク信号生成手段の制御を前記評価用論
理LSIの外部より可能としたことを特徴とする評価用
論理LSI。 - 【請求項2】請求項1において、前記量産用論理LSI
と前記ブレーク信号生成手段は、アドレスバスとブレー
ク信号線で接続され、前記ブレーク信号生成手段は、前
記評価用論理LSIの外部よりブレークアドレス値の設
定を可能にするため、データバスが外部より接続される
評価用論理LSI。 - 【請求項3】請求項1または2において、前記ブレーク
信号生成手段は、一個以上のアドレスバス比較用レジス
タと、比較器より構成されるブレーク信号生成手段。 - 【請求項4】請求項1,2または3において、前記アド
レスバス比較用レジスタは、評価用論理LSIの外部か
らのリード、ライトが可能なアドレスバス比較用レジス
タ。 - 【請求項5】請求項1,2,3または4において、前記
ブレーク信号生成手段は、一個以上のブレーク信号マス
クビットを内蔵するブレーク信号マスクビット。 - 【請求項6】請求項1,2,3,4または5において、
前記ブレーク信号マスクビットは、前記評価用論理LS
Iの外部からのリード,ライトが可能なブレーク信号マ
スクビット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3226883A JPH0566965A (ja) | 1991-09-06 | 1991-09-06 | ブレーク信号生成手段、評価用論理lsiおよびそのレジスタおよびマスクビツト |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3226883A JPH0566965A (ja) | 1991-09-06 | 1991-09-06 | ブレーク信号生成手段、評価用論理lsiおよびそのレジスタおよびマスクビツト |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0566965A true JPH0566965A (ja) | 1993-03-19 |
Family
ID=16852077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3226883A Pending JPH0566965A (ja) | 1991-09-06 | 1991-09-06 | ブレーク信号生成手段、評価用論理lsiおよびそのレジスタおよびマスクビツト |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0566965A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6158023A (en) * | 1997-05-28 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Debug apparatus |
-
1991
- 1991-09-06 JP JP3226883A patent/JPH0566965A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6158023A (en) * | 1997-05-28 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Debug apparatus |
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