JPH0566965A - ブレーク信号生成手段、評価用論理ｌｓｉおよびそのレジスタおよびマスクビツト - Google Patents
ブレーク信号生成手段、評価用論理ｌｓｉおよびそのレジスタおよびマスクビツトInfo
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- JPH0566965A JPH0566965A JP3226883A JP22688391A JPH0566965A JP H0566965 A JPH0566965 A JP H0566965A JP 3226883 A JP3226883 A JP 3226883A JP 22688391 A JP22688391 A JP 22688391A JP H0566965 A JPH0566965 A JP H0566965A
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Abstract
(57)【要約】
【構成】予めＩＣＥデータバス２０２よりブレークを掛
けたい条件をブレークポイント設定レジスタ１０４にセ
ットする。量産用論理ＬＳＩ１０２を動作させると、ア
ドレスバス２０１に値が出力される。出力された値は、
比較器１０７でブレーク条件と比較され、一致するとブ
レーク信号線２００よりブレーク信号が出力される。量
産用論理ＬＳＩとブレーク信号生成回路の距離が短いた
め、ブレーク信号の応答の高速化ができる。 【効果】ＩＣＥ内蔵だったブレーク信号生成回路を評価
用論理ＬＳＩの評価用論理ＬＳＩ専用論理部に内蔵する
ことにより、量産用論理ＬＳＩの面積増加を防ぎつつ、
ブレーク信号の応答速度を速めることができる。
けたい条件をブレークポイント設定レジスタ１０４にセ
ットする。量産用論理ＬＳＩ１０２を動作させると、ア
ドレスバス２０１に値が出力される。出力された値は、
比較器１０７でブレーク条件と比較され、一致するとブ
レーク信号線２００よりブレーク信号が出力される。量
産用論理ＬＳＩとブレーク信号生成回路の距離が短いた
め、ブレーク信号の応答の高速化ができる。 【効果】ＩＣＥ内蔵だったブレーク信号生成回路を評価
用論理ＬＳＩの評価用論理ＬＳＩ専用論理部に内蔵する
ことにより、量産用論理ＬＳＩの面積増加を防ぎつつ、
ブレーク信号の応答速度を速めることができる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムデバック機
能を内蔵したマイクロプロセッサ等の論理ＬＳＩに係
り、特に、量産用マイクロプロセッサの面積を増加させ
ることなく、ブレーク信号の応答を速めることを可能に
した論理ＬＳＩに関する。
能を内蔵したマイクロプロセッサ等の論理ＬＳＩに係
り、特に、量産用マイクロプロセッサの面積を増加させ
ることなく、ブレーク信号の応答を速めることを可能に
した論理ＬＳＩに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサのプログラム
・デバック用のサポートハードウェアＩＣＥ(In Circui
t Emulator) として、例えば、シングルチップマイコン
HD6475328用ＡＳＥ等が知られている。
・デバック用のサポートハードウェアＩＣＥ(In Circui
t Emulator) として、例えば、シングルチップマイコン
HD6475328用ＡＳＥ等が知られている。
【０００３】この例で、ユーザプログラムの実行停止を
行なうブレーク機能を実現するためのハードウェアの説
明図を図３に示す。図３のブレーク機能を実現するため
のハードウェアは、評価用論理ＬＳＩ１０１，ＩＣＥ本
体装置１０９より構成されている。
行なうブレーク機能を実現するためのハードウェアの説
明図を図３に示す。図３のブレーク機能を実現するため
のハードウェアは、評価用論理ＬＳＩ１０１，ＩＣＥ本
体装置１０９より構成されている。
【０００４】量産用論理ＬＳＩ１０１は、評価用論理Ｌ
ＳＩ専用論理部、評価用論理ＬＳＩのボンディングパッ
ド１０８，量産用論理ＬＳＩ１０２より構成されてい
る。量産用論理ＬＳＩ１０２は、内部論理回路と量産用
論理ＬＳＩのボンディングパッド１０３を内蔵してい
る。ＩＣＥ本体装置１０９は、ブレーク信号生成回路10
0を内蔵している。ブレーク信号生成回路１００は、ブ
レークポイント設定レジスタ１０４、ＡＮＤ回路１０
５，１０６、比較器１０７より構成されている。
ＳＩ専用論理部、評価用論理ＬＳＩのボンディングパッ
ド１０８，量産用論理ＬＳＩ１０２より構成されてい
る。量産用論理ＬＳＩ１０２は、内部論理回路と量産用
論理ＬＳＩのボンディングパッド１０３を内蔵してい
る。ＩＣＥ本体装置１０９は、ブレーク信号生成回路10
0を内蔵している。ブレーク信号生成回路１００は、ブ
レークポイント設定レジスタ１０４、ＡＮＤ回路１０
５，１０６、比較器１０７より構成されている。
【０００５】量産用論理ＬＳＩ１０２からは、量産用論
理ＬＳＩのボンディングパッド103,評価用論理ＬＳＩ専
用論理部，評価用論理ＬＳＩのボンディングパッド１０
８を通して、アドレスバス２０１がブレーク信号生成回
路１００内の比較器１０７に接続されている。ＩＣＥ本
体装置１０９内で発生したブレークポイント設定レジス
タ用アドレスデコード線２０３が、ＡＮＤ回路１０５，
１０６に接続されている。ＩＣＥ本体装置１０９内で発
生したリード信号線２０４が、ＡＮＤ回路105に接続さ
れている。ＩＣＥ本体装置１０９内で発生したライト信
号線２０５が、ＡＮＤ回路１０６に接続されている。Ａ
ＮＤ回路１０５からは、信号線２０６がブレークポイン
ト設定レジスタ１０４に接続されている。ＡＮＤ回路１
０６からは、信号線２０７がブレークポイント設定レジ
スタ１０４に接続されている。
理ＬＳＩのボンディングパッド103,評価用論理ＬＳＩ専
用論理部，評価用論理ＬＳＩのボンディングパッド１０
８を通して、アドレスバス２０１がブレーク信号生成回
路１００内の比較器１０７に接続されている。ＩＣＥ本
体装置１０９内で発生したブレークポイント設定レジス
タ用アドレスデコード線２０３が、ＡＮＤ回路１０５，
１０６に接続されている。ＩＣＥ本体装置１０９内で発
生したリード信号線２０４が、ＡＮＤ回路105に接続さ
れている。ＩＣＥ本体装置１０９内で発生したライト信
号線２０５が、ＡＮＤ回路１０６に接続されている。Ａ
ＮＤ回路１０５からは、信号線２０６がブレークポイン
ト設定レジスタ１０４に接続されている。ＡＮＤ回路１
０６からは、信号線２０７がブレークポイント設定レジ
スタ１０４に接続されている。
【０００６】ＩＣＥデータバス２０２が、ブレークポイ
ント設定レジスタ１０４に接続されている。ブレークポ
イント設定レジスタ１０４からは、信号線２０８が比較
器107に接続されている。比較器１０７からは、ブレー
ク信号線２００が評価用論理ＬＳＩのボンディングパッ
ド１０８，評価用論理ＬＳＩ専用論理部，量産用論理Ｌ
ＳＩのボンディングパッド１０３を通して量産用論理Ｌ
ＳＩ１０２に接続されている。
ント設定レジスタ１０４に接続されている。ブレークポ
イント設定レジスタ１０４からは、信号線２０８が比較
器107に接続されている。比較器１０７からは、ブレー
ク信号線２００が評価用論理ＬＳＩのボンディングパッ
ド１０８，評価用論理ＬＳＩ専用論理部，量産用論理Ｌ
ＳＩのボンディングパッド１０３を通して量産用論理Ｌ
ＳＩ１０２に接続されている。
【０００７】図３の回路のタイムチャートを図４に示
す。ブレークポイント設定レジスタ用アドレスデコード
線２０３，ライト信号線２０５をハイレベルにする。ブ
レークポイント設定レジスタ用アドレスデコード線２０
３，ライト信号線２０５は、ハイレベルで有効な信号線
である。ＡＮＤ回路１０６からの出力信号線２０７は、
ハイレベルとなる。この状態で、ブレークを掛けたいア
ドレスの値をＩＣＥデータバスからブレークポイント設
定レジスタ１０４に設定する。ここまでの動作は、図４
には示されていない。量産用論理ＬＳＩ１０２から図４
のＡで示すタイミングで出力されたアドレスバス２０１
の値は、図４Ｃのタイミングでブレーク信号生成回路１
００内の比較器１０７に到達する。図４のＡＣは、評価
用論理ＬＳＩ１０１内の回路と配線容量，評価用論理Ｌ
ＳＩ１０１とＩＣＥ本体装置１０９間の配線容量の二つ
により生じるディレイ時間である。比較器１０７に到達
したアドレスバス２０１の値は、図５のＣＥ間で信号線
２０８を通して、ブレークポイント設定レジスタ１０４
の値と比較される。二つの値が一致していると、図４の
Ｅのタイミングで比較器１０７からブレーク信号線２０
０にブレーク信号を出力する。図４のＣＥ間はデコード
時間である。図４のＥのタイミングでブレーク信号線２
００にブレーク信号を出力すると、図４のＧのタイミン
グで、量産用論理ＬＳＩ１０２にブレークが印加され
る。図４のＧＥ間はセットアップ時間で、ＩＣＥ本体装
置１０９と評価用論理ＬＳＩ１０１間の配線容量による
セットアップ時間、評価用論理ＬＳＩ１０１内の回路と
配線容量によるセットアップ時間の二つから生じる。
す。ブレークポイント設定レジスタ用アドレスデコード
線２０３，ライト信号線２０５をハイレベルにする。ブ
レークポイント設定レジスタ用アドレスデコード線２０
３，ライト信号線２０５は、ハイレベルで有効な信号線
である。ＡＮＤ回路１０６からの出力信号線２０７は、
ハイレベルとなる。この状態で、ブレークを掛けたいア
ドレスの値をＩＣＥデータバスからブレークポイント設
定レジスタ１０４に設定する。ここまでの動作は、図４
には示されていない。量産用論理ＬＳＩ１０２から図４
のＡで示すタイミングで出力されたアドレスバス２０１
の値は、図４Ｃのタイミングでブレーク信号生成回路１
００内の比較器１０７に到達する。図４のＡＣは、評価
用論理ＬＳＩ１０１内の回路と配線容量，評価用論理Ｌ
ＳＩ１０１とＩＣＥ本体装置１０９間の配線容量の二つ
により生じるディレイ時間である。比較器１０７に到達
したアドレスバス２０１の値は、図５のＣＥ間で信号線
２０８を通して、ブレークポイント設定レジスタ１０４
の値と比較される。二つの値が一致していると、図４の
Ｅのタイミングで比較器１０７からブレーク信号線２０
０にブレーク信号を出力する。図４のＣＥ間はデコード
時間である。図４のＥのタイミングでブレーク信号線２
００にブレーク信号を出力すると、図４のＧのタイミン
グで、量産用論理ＬＳＩ１０２にブレークが印加され
る。図４のＧＥ間はセットアップ時間で、ＩＣＥ本体装
置１０９と評価用論理ＬＳＩ１０１間の配線容量による
セットアップ時間、評価用論理ＬＳＩ１０１内の回路と
配線容量によるセットアップ時間の二つから生じる。
【０００８】第二の従来例として、３２ビットマイクロ
プロセッサＨ３２／２００（日立製作所製）のようなも
のが知られている。その基本構成図を図５に示す。この
場合、量産用論理ＬＳＩ１０２は、ＣＰＵ本体１１０，
ブレーク信号生成回路１００，量産用論理ＬＳＩのボン
ディングパッド１０３より構成されている。ブレーク信
号生成回路１００の構成は、図３のブレーク信号生成回
路１００と同じなので省略する。接続関係も図３のもの
と同じなので省略する。図３のものとの違いは、ブレー
ク信号生成回路１００をＣＰＵ本体１１０で制御するた
めに、ブレークポイント設定レジスタ用アドレスデコー
ド線２０３，リード信号線２０４，ライト信号線２０
５，データバス２０９がＣＰＵ本体１１０から出力され
ているということである。
プロセッサＨ３２／２００（日立製作所製）のようなも
のが知られている。その基本構成図を図５に示す。この
場合、量産用論理ＬＳＩ１０２は、ＣＰＵ本体１１０，
ブレーク信号生成回路１００，量産用論理ＬＳＩのボン
ディングパッド１０３より構成されている。ブレーク信
号生成回路１００の構成は、図３のブレーク信号生成回
路１００と同じなので省略する。接続関係も図３のもの
と同じなので省略する。図３のものとの違いは、ブレー
ク信号生成回路１００をＣＰＵ本体１１０で制御するた
めに、ブレークポイント設定レジスタ用アドレスデコー
ド線２０３，リード信号線２０４，ライト信号線２０
５，データバス２０９がＣＰＵ本体１１０から出力され
ているということである。
【０００９】図５の回路のタイムチャートを図６に示
す。動作は図４の場合と基本的には同じである。ただし
図６では、図３の評価用論理ＬＳＩ１０１とＩＣＥ本体
装置１０９の間の配線容量によるディレイ時間とセット
アップ時間が削除されるので、ブレーク信号の応答速度
は速くなる。従って、図６に示したようにＡのタイミン
グでアドレスバス２０１に値を出力しても、Ｇのタイミ
ングでブレーク信号を印加することが可能になる。
す。動作は図４の場合と基本的には同じである。ただし
図６では、図３の評価用論理ＬＳＩ１０１とＩＣＥ本体
装置１０９の間の配線容量によるディレイ時間とセット
アップ時間が削除されるので、ブレーク信号の応答速度
は速くなる。従って、図６に示したようにＡのタイミン
グでアドレスバス２０１に値を出力しても、Ｇのタイミ
ングでブレーク信号を印加することが可能になる。
【００１０】
【発明が解決しようとする課題】第一の従来例のような
構成では、アドレス信号線のディレイ時間とブレーク信
号線のセットアップ時間による、ブレーク時間の応答速
度の遅延に関して考慮がなされていなかった。
構成では、アドレス信号線のディレイ時間とブレーク信
号線のセットアップ時間による、ブレーク時間の応答速
度の遅延に関して考慮がなされていなかった。
【００１１】また、第二の従来例のような構成では、量
産用論理ＬＳＩ内にブレーク信号生成回路を内蔵するこ
とによるＬＳＩ面積の増加に関して考慮されていなかっ
た。本発明の目的は、量産用論理ＬＳＩの面積を増加さ
せることなく、かつブレーク信号の応答速度を速めたシ
ステムを提供することにある。
産用論理ＬＳＩ内にブレーク信号生成回路を内蔵するこ
とによるＬＳＩ面積の増加に関して考慮されていなかっ
た。本発明の目的は、量産用論理ＬＳＩの面積を増加さ
せることなく、かつブレーク信号の応答速度を速めたシ
ステムを提供することにある。
【００１２】
【課題を解決するための手段】ブレーク信号生成回路を
評価用論理ＬＳＩの専用論理部に内蔵し、ＩＣＥ本体装
置からブレーク信号生成回路を制御可能にする手段，量
産ＬＳＩをテスト用ＬＳＩから完全にマスクパターンと
して分離可能にする手段により上記課題を解決する。
評価用論理ＬＳＩの専用論理部に内蔵し、ＩＣＥ本体装
置からブレーク信号生成回路を制御可能にする手段，量
産ＬＳＩをテスト用ＬＳＩから完全にマスクパターンと
して分離可能にする手段により上記課題を解決する。
【００１３】
【作用】ＩＣＥ本体装置から制御可能なブレーク信号生
成回路を評価用論理ＬＳＩ専用論理部に内蔵させること
により、評価用論理ＬＳＩ外の配線容量による信号のデ
ィレイ、セットアップ時間が短縮化される。それによ
り、ブレーク信号の応答速度を速めることが可能とな
る。
成回路を評価用論理ＬＳＩ専用論理部に内蔵させること
により、評価用論理ＬＳＩ外の配線容量による信号のデ
ィレイ、セットアップ時間が短縮化される。それによ
り、ブレーク信号の応答速度を速めることが可能とな
る。
【００１４】一方、評価用論理ＬＳＩ専用論理部に内蔵
するＩＣＥ本体装置から制御可能なブレーク信号生成回
路は、量産用論理ＬＳＩのマスクパターンとの切り離し
が可能な構成とする。これにより、量産用論理ＬＳＩの
面積増加を防ぐことが可能になる。
するＩＣＥ本体装置から制御可能なブレーク信号生成回
路は、量産用論理ＬＳＩのマスクパターンとの切り離し
が可能な構成とする。これにより、量産用論理ＬＳＩの
面積増加を防ぐことが可能になる。
【００１５】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１６】図１に本発明の実施例を示す。図１は、量
産用論理ＬＳＩの面積増加を防ぎながらブレーク信号の
応答速度を速めることを可能にした評価用論理ＬＳＩ１
０１を示す図である。
産用論理ＬＳＩの面積増加を防ぎながらブレーク信号の
応答速度を速めることを可能にした評価用論理ＬＳＩ１
０１を示す図である。
【００１７】評価用論理ＬＳＩ１０１は、量産用論理Ｌ
ＳＩ１０２，評価用論理ＬＳＩ専用論理部、ブレーク信
号生成回路１００，評価用論理ＬＳＩのボンディングパ
ッド１０８により構成されている。量産用論理ＬＳＩ１
０２は、内部論理回路と量産用論理ＬＳＩのボンディン
グパッド１０３より構成されている。ブレーク信号生成
回路１００は、ブレークポイント設定レジスタ１０４，
ＡＮＤ回路１０５，１０６，比較器１０７より構成され
ている。
ＳＩ１０２，評価用論理ＬＳＩ専用論理部、ブレーク信
号生成回路１００，評価用論理ＬＳＩのボンディングパ
ッド１０８により構成されている。量産用論理ＬＳＩ１
０２は、内部論理回路と量産用論理ＬＳＩのボンディン
グパッド１０３より構成されている。ブレーク信号生成
回路１００は、ブレークポイント設定レジスタ１０４，
ＡＮＤ回路１０５，１０６，比較器１０７より構成され
ている。
【００１８】接続関係を以下に示す。量産用論理ＬＳＩ
１０２からは、量産用論理ＬＳＩのボンディングパッド
１０３を通してアドレスバス２０１が比較器１０７に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線２０３は、AND回路１０５，１０６に接続
されている。リード信号線２０４は、ＡＮＤ回路105に
接続されている。ライト信号線２０５は、ＡＮＤ回路１
０６に接続されている。ブレークポイント設定レジスタ
用アドレスデコード線２０３，リード信号線２０４，ラ
イト信号線２０５は、ＩＣＥ本体装置１０９）図１に
は、図示されていない）から直接制御可能となるよう評
価用論理ＬＳＩのボンディングパッド１０８に接続され
ている。ＡＮＤ回路１０５の出力信号線２０６は、ブレ
ークポイント設定レジスタ１０４に接続されている。Ａ
ＮＤ回路１０６の出力信号線２０７は、ブレークポイン
ト設定レジスタ１０４に接続されている。また、ブレー
クポイント設定レジスタ１０４にはＩＣＥデータバス２
０３が評価用論理LSIのボンディングパッド１０８を通
して接続されている。ブレークポイント設定レジスタ１
０４からは、信号線２０８が、比較器１０７に接続され
ている。比較器１０７からは、ブレーク信号線２００が
量産用論理ＬＳＩのボンディングパッド１０３を通して
量産用論理ＬＳＩ１０２に接続されている。
１０２からは、量産用論理ＬＳＩのボンディングパッド
１０３を通してアドレスバス２０１が比較器１０７に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線２０３は、AND回路１０５，１０６に接続
されている。リード信号線２０４は、ＡＮＤ回路105に
接続されている。ライト信号線２０５は、ＡＮＤ回路１
０６に接続されている。ブレークポイント設定レジスタ
用アドレスデコード線２０３，リード信号線２０４，ラ
イト信号線２０５は、ＩＣＥ本体装置１０９）図１に
は、図示されていない）から直接制御可能となるよう評
価用論理ＬＳＩのボンディングパッド１０８に接続され
ている。ＡＮＤ回路１０５の出力信号線２０６は、ブレ
ークポイント設定レジスタ１０４に接続されている。Ａ
ＮＤ回路１０６の出力信号線２０７は、ブレークポイン
ト設定レジスタ１０４に接続されている。また、ブレー
クポイント設定レジスタ１０４にはＩＣＥデータバス２
０３が評価用論理LSIのボンディングパッド１０８を通
して接続されている。ブレークポイント設定レジスタ１
０４からは、信号線２０８が、比較器１０７に接続され
ている。比較器１０７からは、ブレーク信号線２００が
量産用論理ＬＳＩのボンディングパッド１０３を通して
量産用論理ＬＳＩ１０２に接続されている。
【００１９】本発明の動作の詳細を図２のタイムチャー
トを用いて説明する。
トを用いて説明する。
【００２０】ブレークポイント設定レジスタ用アドレス
デコード線２０３，ライト信号線２０５をハイレベルに
する。ブレークポイント設定レジスタ用アドレスデコー
ド線２０３，ライト信号線２０５は、ハイレベルで有効
な信号線とする。ＡＮＤ回路１０６からの出力信号線２
０７は、ハイレベルになる。この状態で、ＩＣＥデータ
バス２０２からブレークを掛けたい値を、ブレークポイ
ント設定レジスタ１０４に設定する。ここまでの動作
は、図２のタイムチャートには示していない。ブレーク
ポイント設定レジスタ１０４への値の設定終了後、評価
用論理LSI101を動作させる。図２のＡで示したタイミン
グで、アドレスバス２０１に値が出力される。出力され
た値は、比較器１０７に図２のＢのタイミングで到達す
る。図２のＡＢ間は、チップ内の回路と配線容量により
生じるディレイ時間である。比較器１０７は、図２のＢ
のタイミングで入力したアドレスバス２０１の値と信号
線２０８を通して入力したブレークポイント設定レジス
タ１０４の値を比較する。ここで両方の値が一致してい
ると、ブレークポイント設定レジスタ２００にブレーク
信号を出力する。ブレーク信号がブレーク信号線２００
に出力するタイミングは図２のＤのタイミングである。
比較器１０７にアドレスバス２０１の値が入力し、ブレ
ーク信号線２００からブレーク信号が出力されるまでの
時間（図２のＢＤ間)は、デコード時間である。図２の
Ｅで示したタイミングで評価用論理ＬＳＩ１０１にブレ
ーク信号を印加するために、評価用論理ＬＳＩ１０１内
の回路と配線容量より生じるセットアップ時間(図２の
ＤＥ間)が必要である。従来例では図４に示したよう
に、エバチップ内の回路と配線容量，エバチップとＩＣ
Ｅ本体装置間の配線容量によるディレイ、セットアップ
時間のため、ブレーク信号の応答速度が遅かった。
デコード線２０３，ライト信号線２０５をハイレベルに
する。ブレークポイント設定レジスタ用アドレスデコー
ド線２０３，ライト信号線２０５は、ハイレベルで有効
な信号線とする。ＡＮＤ回路１０６からの出力信号線２
０７は、ハイレベルになる。この状態で、ＩＣＥデータ
バス２０２からブレークを掛けたい値を、ブレークポイ
ント設定レジスタ１０４に設定する。ここまでの動作
は、図２のタイムチャートには示していない。ブレーク
ポイント設定レジスタ１０４への値の設定終了後、評価
用論理LSI101を動作させる。図２のＡで示したタイミン
グで、アドレスバス２０１に値が出力される。出力され
た値は、比較器１０７に図２のＢのタイミングで到達す
る。図２のＡＢ間は、チップ内の回路と配線容量により
生じるディレイ時間である。比較器１０７は、図２のＢ
のタイミングで入力したアドレスバス２０１の値と信号
線２０８を通して入力したブレークポイント設定レジス
タ１０４の値を比較する。ここで両方の値が一致してい
ると、ブレークポイント設定レジスタ２００にブレーク
信号を出力する。ブレーク信号がブレーク信号線２００
に出力するタイミングは図２のＤのタイミングである。
比較器１０７にアドレスバス２０１の値が入力し、ブレ
ーク信号線２００からブレーク信号が出力されるまでの
時間（図２のＢＤ間)は、デコード時間である。図２の
Ｅで示したタイミングで評価用論理ＬＳＩ１０１にブレ
ーク信号を印加するために、評価用論理ＬＳＩ１０１内
の回路と配線容量より生じるセットアップ時間(図２の
ＤＥ間)が必要である。従来例では図４に示したよう
に、エバチップ内の回路と配線容量，エバチップとＩＣ
Ｅ本体装置間の配線容量によるディレイ、セットアップ
時間のため、ブレーク信号の応答速度が遅かった。
【００２１】本発明では、本体チップとブレーク信号生
成回路を同一チップ上に実現することにより、評価用論
理ＬＳＩ１０１とＩＣＥ本体装置間の配線容量によるデ
ィレイ、セットアップ時間を削除することができるの
で、ブレーク信号の応答速度を高速化することができ
る。さらに、ブレーク信号生成回路をＩＣＥ本体装置か
ら制御することにより、量産用論理ＬＳＩの内部にブレ
ーク信号生成回路用の論理や制御信号線のためのボンデ
ィングパッドを設ける必要がなく、量産用論理LSIの面
積増加を防ぐことができる。
成回路を同一チップ上に実現することにより、評価用論
理ＬＳＩ１０１とＩＣＥ本体装置間の配線容量によるデ
ィレイ、セットアップ時間を削除することができるの
で、ブレーク信号の応答速度を高速化することができ
る。さらに、ブレーク信号生成回路をＩＣＥ本体装置か
ら制御することにより、量産用論理ＬＳＩの内部にブレ
ーク信号生成回路用の論理や制御信号線のためのボンデ
ィングパッドを設ける必要がなく、量産用論理LSIの面
積増加を防ぐことができる。
【００２２】ブレーク信号生成回路の第二の実施例を図
７に示す。図７は、ブレーク信号をマスクする機能を新
たに設けた評価用論理ＬＳＩ１０１を示す図である。評
価用論理ＬＳＩ１０１は、量産用論理ＬＳＩ１０２，評
価用論理ＬＳＩ専用論理部，ブレーク信号生成回路１０
０，評価用論理ＬＳＩのボンディングパッド１０８より
構成されている。量産用論理ＬＳＩ１０２は、内部論理
回路と量産用論理LSIのボンディングパッド１０３より
構成されている。ブレーク信号生成回路１００は、ブレ
ークポイント設定レジスタ１０４、ＡＮＤ回路１０５，
１０６，１１２，１１３，１１４、比較器１０７、マス
クビット１１１より構成されている。
７に示す。図７は、ブレーク信号をマスクする機能を新
たに設けた評価用論理ＬＳＩ１０１を示す図である。評
価用論理ＬＳＩ１０１は、量産用論理ＬＳＩ１０２，評
価用論理ＬＳＩ専用論理部，ブレーク信号生成回路１０
０，評価用論理ＬＳＩのボンディングパッド１０８より
構成されている。量産用論理ＬＳＩ１０２は、内部論理
回路と量産用論理LSIのボンディングパッド１０３より
構成されている。ブレーク信号生成回路１００は、ブレ
ークポイント設定レジスタ１０４、ＡＮＤ回路１０５，
１０６，１１２，１１３，１１４、比較器１０７、マス
クビット１１１より構成されている。
【００２３】接続関係を以下に示す。量産用論理ＬＳＩ
１０２からは、量産用論理ＬＳＩのボンディングパッド
１０３を通してアドレスバス２０１が比較器１０７に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線２０３は、AND回路１０５，１０６に接続
されている。マスクビット用アドレスデコード線210
は、ＡＮＤ回路１１２，１１３に接続されている。リー
ド信号線２０４は、AND回路１０５，１１２に接続され
ている。ライト信号線２０５は、ＡＮＤ回路106,１１３
に接続されている。ブレークポイント設定レジスタ用ア
ドレスデコード線２０３、マスクビット用アドレスデコ
ード線２１０，リード信号線２０４，ライト信号線２０
５は、ＩＣＥ本体装置１０９(第１図には、図示されて
いない)から直接制御可能となるよう評価用論理ＬＳＩ
のボンディングパッド１０８に接続されている。ＡＮＤ
回路１０５の出力信号線２０６は、ブレークポイント設
定レジスタ１０４に接続されている。ＡＮＤ回路１０６
から出た信号線２０７は、ブレークポイント設定レジス
タ１０４に接続されている。また、ブレークポイント設
定レジスタ１０４にはＩＣＥデータバス２０２が接続さ
れている。ＡＮＤ回路１１２から出た信号線２１１は、
マスクビット１１１に接続されている。ＡＮＤ回路１１
３から出た信号線２１２は、マスクビット１１１に接続
されている。また、マスクビット１１１にはＩＣＥデー
タバス２０３が評価用論理ＬＳＩのボンディングパッド
１０８を通して接続されている。ブレークポイント設定
レジスタ１０４からは、信号線２０８が比較器１０７に
接続されている。比較器１０７からは、信号線２１４が
ＡＮＤ回路１１４に接続されている。マスクビット１１
１からは、信号線２１３がＡＮＤ回路１１４に接続され
ている。ＡＮＤ回路１１４からは、ブレーク信号線２０
０が量産用論理ＬＳＩのボンディングパッド１０３を通
して量産用論理ＬＳＩ１０２に接続されている。
１０２からは、量産用論理ＬＳＩのボンディングパッド
１０３を通してアドレスバス２０１が比較器１０７に接
続されている。ブレークポイント設定レジスタ用アドレ
スデコード線２０３は、AND回路１０５，１０６に接続
されている。マスクビット用アドレスデコード線210
は、ＡＮＤ回路１１２，１１３に接続されている。リー
ド信号線２０４は、AND回路１０５，１１２に接続され
ている。ライト信号線２０５は、ＡＮＤ回路106,１１３
に接続されている。ブレークポイント設定レジスタ用ア
ドレスデコード線２０３、マスクビット用アドレスデコ
ード線２１０，リード信号線２０４，ライト信号線２０
５は、ＩＣＥ本体装置１０９(第１図には、図示されて
いない)から直接制御可能となるよう評価用論理ＬＳＩ
のボンディングパッド１０８に接続されている。ＡＮＤ
回路１０５の出力信号線２０６は、ブレークポイント設
定レジスタ１０４に接続されている。ＡＮＤ回路１０６
から出た信号線２０７は、ブレークポイント設定レジス
タ１０４に接続されている。また、ブレークポイント設
定レジスタ１０４にはＩＣＥデータバス２０２が接続さ
れている。ＡＮＤ回路１１２から出た信号線２１１は、
マスクビット１１１に接続されている。ＡＮＤ回路１１
３から出た信号線２１２は、マスクビット１１１に接続
されている。また、マスクビット１１１にはＩＣＥデー
タバス２０３が評価用論理ＬＳＩのボンディングパッド
１０８を通して接続されている。ブレークポイント設定
レジスタ１０４からは、信号線２０８が比較器１０７に
接続されている。比較器１０７からは、信号線２１４が
ＡＮＤ回路１１４に接続されている。マスクビット１１
１からは、信号線２１３がＡＮＤ回路１１４に接続され
ている。ＡＮＤ回路１１４からは、ブレーク信号線２０
０が量産用論理ＬＳＩのボンディングパッド１０３を通
して量産用論理ＬＳＩ１０２に接続されている。
【００２４】動作の説明をする。マスクビット用アドレ
スデコード線２１０，ライト信号線２０５をハイレベル
にする。マスクビット用アドレスデコード線２１０とラ
イト信号線２０５は、ハイレベルで有効な信号線であ
る。ＡＮＤ回路１１３の出力信号線２１２はハイレベル
になる。この状態でＩＣＥデータバス２０２からマスク
ビット１１１に値を設定する。設定された値が１の場
合、以後の動作は図１の動作と全く同じになる。設定さ
れた値が０の場合、比較器１０７から信号線２１４に出
力された比較一致信号は、ＡＮＤ回路１１４でマスクさ
れる。従って、ブレーク信号線２００には、ブレーク信
号が出力されない。
スデコード線２１０，ライト信号線２０５をハイレベル
にする。マスクビット用アドレスデコード線２１０とラ
イト信号線２０５は、ハイレベルで有効な信号線であ
る。ＡＮＤ回路１１３の出力信号線２１２はハイレベル
になる。この状態でＩＣＥデータバス２０２からマスク
ビット１１１に値を設定する。設定された値が１の場
合、以後の動作は図１の動作と全く同じになる。設定さ
れた値が０の場合、比較器１０７から信号線２１４に出
力された比較一致信号は、ＡＮＤ回路１１４でマスクさ
れる。従って、ブレーク信号線２００には、ブレーク信
号が出力されない。
【００２５】尚本発明は量産用論理ＬＳＩ外でブレーク
信号生成回路を実現させているので、上記で示したよう
な、アドレス条件，マスク条件に限らず、ブレーク条件
の成立回数，メモリのリード条件，メモリのライト条
件，メモリエリア条件，外部プローブの条件，外部割り
込み条件，ブレーク条件成立後にディレイをかけてブレ
ーク、指定した条件が成立しないときのブレーク，シー
ケンシャルブレーク等、量産用論理ＬＳＩの面積増加を
防ぎながらブレーク機能の多機能化にも適用できる。
信号生成回路を実現させているので、上記で示したよう
な、アドレス条件，マスク条件に限らず、ブレーク条件
の成立回数，メモリのリード条件，メモリのライト条
件，メモリエリア条件，外部プローブの条件，外部割り
込み条件，ブレーク条件成立後にディレイをかけてブレ
ーク、指定した条件が成立しないときのブレーク，シー
ケンシャルブレーク等、量産用論理ＬＳＩの面積増加を
防ぎながらブレーク機能の多機能化にも適用できる。
【００２６】第三の実施例を図８に示す。図８は、ブレ
ーク信号生成回路をモジュール化した場合を示したもの
であり、ブレーク信号生成モジュール１１５と量産用論
理ＬＳＩ１０２をワンチップ上に構成したものである。
ブレーク信号生成モジュール１１５の構成および接続関
係は、第一の実施例で示したブレーク信号生成回路１０
０に基本的には等しい。第一の実施例との違いは、ブレ
ーク信号生成モジュール１１５には、ボンディングパッ
ドが設けられており、ＩＣＥ本体装置からブレーク信号
生成モジュールが制御可能になっていることである。
ーク信号生成回路をモジュール化した場合を示したもの
であり、ブレーク信号生成モジュール１１５と量産用論
理ＬＳＩ１０２をワンチップ上に構成したものである。
ブレーク信号生成モジュール１１５の構成および接続関
係は、第一の実施例で示したブレーク信号生成回路１０
０に基本的には等しい。第一の実施例との違いは、ブレ
ーク信号生成モジュール１１５には、ボンディングパッ
ドが設けられており、ＩＣＥ本体装置からブレーク信号
生成モジュールが制御可能になっていることである。
【００２７】第三の実施例の場合も第一の実施例と同
様、ワンチップで構成されている。第一の従来例のよう
な、チップとＩＣＥ本体装置間の配線容量によるディレ
イ時間，セットアップ時間を必要としない。よって、ブ
レーク信号の応答速度が速められる。さらにブレーク信
号生成モジュールは、ＩＣＥ本体装置より制御を行う。
量産用論理ＬＳＩからブレーク信号生成モジュールを制
御するための専用の信号線、ボンディングパッドを必要
としない。従って、量産用論理ＬＳＩとブレーク信号生
成モジュールの間に接続が要求される信号線は、アドレ
スバス２０１，ブレーク信号線２００である。アドレス
バス２０１，ブレーク信号線２００用のボンディングパ
ッドは、あらゆる種類のＣＰＵ本体に設けられている。
よって、各種の量産用論理ＬＳＩに合わせたブレーク信
号生成モジュールを作成する必要がない。また、ブレー
ク信号生成モジュールを接続するために量産用論理ＬＳ
Ｉを変更する必要はない。よって、ＬＳＩのマスクレベ
ルで、特別な処理をすることなく、量産用論理ＬＳＩと
ブレーク信号生成モジュールの接続、切り離しをするこ
とが可能である。また、第三の実施例では、第一の実施
例と異なり量産用論理ＬＳＩのボンディングパッド１０
３をチップのボンディングパッドとして使うことができ
る。よって、第一の実施例より小さい面積で評価用論理
ＬＳＩを実現できる。
様、ワンチップで構成されている。第一の従来例のよう
な、チップとＩＣＥ本体装置間の配線容量によるディレ
イ時間，セットアップ時間を必要としない。よって、ブ
レーク信号の応答速度が速められる。さらにブレーク信
号生成モジュールは、ＩＣＥ本体装置より制御を行う。
量産用論理ＬＳＩからブレーク信号生成モジュールを制
御するための専用の信号線、ボンディングパッドを必要
としない。従って、量産用論理ＬＳＩとブレーク信号生
成モジュールの間に接続が要求される信号線は、アドレ
スバス２０１，ブレーク信号線２００である。アドレス
バス２０１，ブレーク信号線２００用のボンディングパ
ッドは、あらゆる種類のＣＰＵ本体に設けられている。
よって、各種の量産用論理ＬＳＩに合わせたブレーク信
号生成モジュールを作成する必要がない。また、ブレー
ク信号生成モジュールを接続するために量産用論理ＬＳ
Ｉを変更する必要はない。よって、ＬＳＩのマスクレベ
ルで、特別な処理をすることなく、量産用論理ＬＳＩと
ブレーク信号生成モジュールの接続、切り離しをするこ
とが可能である。また、第三の実施例では、第一の実施
例と異なり量産用論理ＬＳＩのボンディングパッド１０
３をチップのボンディングパッドとして使うことができ
る。よって、第一の実施例より小さい面積で評価用論理
ＬＳＩを実現できる。
【００２８】第四の実施例を図９に示す。図９は、ブレ
ーク信号生成回路をチップ化した場合を示したものであ
り、ブレーク信号生成論理ＬＳＩ１１６と量産用論理LS
I102を合わせてハイブリッドＩＣ１１７を構成したもの
である。ブレーク信号生成論理ＬＳＩ１１６の構成およ
び接続関係は、第一の実施例で示したブレーク信号生成
回路１００に基本的には等しい。第一の実施例との違い
は、ブレーク信号生成論理ＬＳＩ１１６と量産用論理Ｌ
ＳＩ１０２の接続をワイヤボンディングで行っており、
ワンチップ化されていないことである。
ーク信号生成回路をチップ化した場合を示したものであ
り、ブレーク信号生成論理ＬＳＩ１１６と量産用論理LS
I102を合わせてハイブリッドＩＣ１１７を構成したもの
である。ブレーク信号生成論理ＬＳＩ１１６の構成およ
び接続関係は、第一の実施例で示したブレーク信号生成
回路１００に基本的には等しい。第一の実施例との違い
は、ブレーク信号生成論理ＬＳＩ１１６と量産用論理Ｌ
ＳＩ１０２の接続をワイヤボンディングで行っており、
ワンチップ化されていないことである。
【００２９】第四の実施例の場合、第一の実施例と異な
り、ワンチップで構成されていないので、チップとＩＣ
Ｅ本体装置間のディレイ時間、セットアップ時間を必要
とする。よって、ブレーク信号の応答速度は、第一の実
施例ほど速められない。だだし、ブレーク信号生成論理
ＬＳＩ１１６と量産用論理ＬＳＩ１０２の距離は大変接
近しているため、第一の従来例の場合よりはブレーク信
号の応答速度を速めることが可能である。さらに第四の
実施例のブレーク信号生成論理ＬＳＩ１１６は、ＩＣＥ
本体装置より制御を行う。量産用論理ＬＳＩからブレー
ク信号生成論理ＬＳＩを制御するための専用の信号線、
ボンディングパッドを必要としない。従って、量産用論
理ＬＳＩとブレーク信号生成論理ＬＳＩの間に接続が要
求される信号線は、ワイヤボンディングによるブレーク
信号線２１５、ワイヤボンディングによるアドレスバス
２１６である。ワイヤボンディングによるアドレスバス
２１６，ワイヤボンディングによるブレーク信号線２１
５用のボンディングパッドは、あらゆる種類の量産用論
理ＬＳＩに設けられている。よって、各種の量産用論理
ＬＳＩに合わせたブレーク信号生成論理ＬＳＩを作成す
る必要がない。量産用論理ＬＳＩとブレーク信号生成論
理ＬＳＩを個々に製造し、ワイヤボンディングすること
でハイブリッドＩＣとする。このような製造を行うと、
評価用論理ＬＳＩより面積の小さいＬＳＩを製造するこ
とになるので、ＬＳＩの歩留まりを向上させることが可
能になる。
り、ワンチップで構成されていないので、チップとＩＣ
Ｅ本体装置間のディレイ時間、セットアップ時間を必要
とする。よって、ブレーク信号の応答速度は、第一の実
施例ほど速められない。だだし、ブレーク信号生成論理
ＬＳＩ１１６と量産用論理ＬＳＩ１０２の距離は大変接
近しているため、第一の従来例の場合よりはブレーク信
号の応答速度を速めることが可能である。さらに第四の
実施例のブレーク信号生成論理ＬＳＩ１１６は、ＩＣＥ
本体装置より制御を行う。量産用論理ＬＳＩからブレー
ク信号生成論理ＬＳＩを制御するための専用の信号線、
ボンディングパッドを必要としない。従って、量産用論
理ＬＳＩとブレーク信号生成論理ＬＳＩの間に接続が要
求される信号線は、ワイヤボンディングによるブレーク
信号線２１５、ワイヤボンディングによるアドレスバス
２１６である。ワイヤボンディングによるアドレスバス
２１６，ワイヤボンディングによるブレーク信号線２１
５用のボンディングパッドは、あらゆる種類の量産用論
理ＬＳＩに設けられている。よって、各種の量産用論理
ＬＳＩに合わせたブレーク信号生成論理ＬＳＩを作成す
る必要がない。量産用論理ＬＳＩとブレーク信号生成論
理ＬＳＩを個々に製造し、ワイヤボンディングすること
でハイブリッドＩＣとする。このような製造を行うと、
評価用論理ＬＳＩより面積の小さいＬＳＩを製造するこ
とになるので、ＬＳＩの歩留まりを向上させることが可
能になる。
【００３０】尚、本発明は量産用論理ＬＳＩ外で、ブレ
ーク信号を生成するためのブレーク信号生成モジュール
やブレーク信号生成論理ＬＳＩを実現させているので、
上記で示したような、アドレス条件に限らず、マスク条
件，ブレーク条件の成立回数，メモリのリード条件，メ
モリのライト条件，メモリエリア条件，外部プローブの
条件，外部割り込み条件，ブレーク条件成立後にディレ
イをかけてブレーク，指定した条件が成立しないときの
ブレーク，シーケンシャルブレーク等、量産用論理ＬＳ
Ｉの面積増加を防ぎながらブレーク機能の多機能化にも
適用できる。
ーク信号を生成するためのブレーク信号生成モジュール
やブレーク信号生成論理ＬＳＩを実現させているので、
上記で示したような、アドレス条件に限らず、マスク条
件，ブレーク条件の成立回数，メモリのリード条件，メ
モリのライト条件，メモリエリア条件，外部プローブの
条件，外部割り込み条件，ブレーク条件成立後にディレ
イをかけてブレーク，指定した条件が成立しないときの
ブレーク，シーケンシャルブレーク等、量産用論理ＬＳ
Ｉの面積増加を防ぎながらブレーク機能の多機能化にも
適用できる。
【００３１】
【発明の効果】本発明によれば、評価用論理ＬＳＩ専用
論理部にブレーク信号生成回路を取り込むことにより、
従来の評価用論理ＬＳＩとＩＣＥ本体装置間の配線容量
によるディレイ、セットアップ時間を削除することがで
きるので、ブレーク信号の応答速度を速めることができ
る。さらに、ブレーク信号生成回路を量産用論理ＬＳＩ
から分離することにより、量産用論理ＬＳＩの面積増加
を防ぐことができる。
論理部にブレーク信号生成回路を取り込むことにより、
従来の評価用論理ＬＳＩとＩＣＥ本体装置間の配線容量
によるディレイ、セットアップ時間を削除することがで
きるので、ブレーク信号の応答速度を速めることができ
る。さらに、ブレーク信号生成回路を量産用論理ＬＳＩ
から分離することにより、量産用論理ＬＳＩの面積増加
を防ぐことができる。
【図１】評価用論理ＬＳＩ外部から制御可能なブレーク
信号生成回路を内蔵した評価用論理ＬＳＩを示す説明
図。
信号生成回路を内蔵した評価用論理ＬＳＩを示す説明
図。
【図２】図１の回路のタイムチャート。
【図３】第一の従来例を示す説明図。
【図４】図３の回路のタイムチャート。
【図５】第二の従来例を示す説明図。
【図６】図４の回路のタイムチャート。
【図７】評価用論理ＬＳＩ外部から制御可能なブレーク
信号マスクビット内蔵のブレーク信号生成回路を内蔵し
た評価用論理ＬＳＩを示す説明図。
信号マスクビット内蔵のブレーク信号生成回路を内蔵し
た評価用論理ＬＳＩを示す説明図。
【図８】評価用論理ＬＳＩ外部から制御可能なブレーク
信号生成モジュールを内蔵した評価用論理ＬＳＩを示す
説明図。
信号生成モジュールを内蔵した評価用論理ＬＳＩを示す
説明図。
【図９】外部から制御可能なブレーク信号生成論理ＬＳ
Ｉを内蔵したハイブリッドＩＣを示す説明図。
Ｉを内蔵したハイブリッドＩＣを示す説明図。
１００…ブレーク信号生成回路、１０１…評価用論理Ｌ
ＳＩ、１０２…量産用論理ＬＳＩ、１０３，１０８…ボ
ンディングパッド、１０４…ブレークポイント設定レジ
スタ、１０５，１０６…ＡＮＤ回路、１０７…比較器、
２００…ブレーク信号線、２０１…アドレスバス、２０
２…ＩＣＥデータバス、２０３…アドレスデコード線、
２０４…リード信号線、２０５…ライト信号線、２０
６，２０７，２０８…信号線。
ＳＩ、１０２…量産用論理ＬＳＩ、１０３，１０８…ボ
ンディングパッド、１０４…ブレークポイント設定レジ
スタ、１０５，１０６…ＡＮＤ回路、１０７…比較器、
２００…ブレーク信号線、２０１…アドレスバス、２０
２…ＩＣＥデータバス、２０３…アドレスデコード線、
２０４…リード信号線、２０５…ライト信号線、２０
６，２０７，２０８…信号線。
Claims (6)
- 【請求項１】量産用論理ＬＳＩと評価用論理ＬＳＩ専用
回路のマスクパターンの合成によって構成される評価用
論理ＬＳＩにおいて、プログラムデバック用のブレーク
信号生成手段を前記評価用論理ＬＳＩの専用回路部に内
蔵し、前記ブレーク信号生成手段の制御を前記評価用論
理ＬＳＩの外部より可能としたことを特徴とする評価用
論理ＬＳＩ。 - 【請求項２】請求項１において、前記量産用論理ＬＳＩ
と前記ブレーク信号生成手段は、アドレスバスとブレー
ク信号線で接続され、前記ブレーク信号生成手段は、前
記評価用論理ＬＳＩの外部よりブレークアドレス値の設
定を可能にするため、データバスが外部より接続される
評価用論理ＬＳＩ。 - 【請求項３】請求項１または２において、前記ブレーク
信号生成手段は、一個以上のアドレスバス比較用レジス
タと、比較器より構成されるブレーク信号生成手段。 - 【請求項４】請求項１，２または３において、前記アド
レスバス比較用レジスタは、評価用論理ＬＳＩの外部か
らのリード、ライトが可能なアドレスバス比較用レジス
タ。 - 【請求項５】請求項１，２，３または４において、前記
ブレーク信号生成手段は、一個以上のブレーク信号マス
クビットを内蔵するブレーク信号マスクビット。 - 【請求項６】請求項１，２，３，４または５において、
前記ブレーク信号マスクビットは、前記評価用論理ＬＳ
Ｉの外部からのリード，ライトが可能なブレーク信号マ
スクビット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226883A JPH0566965A (ja) | 1991-09-06 | 1991-09-06 | ブレーク信号生成手段、評価用論理ｌｓｉおよびそのレジスタおよびマスクビツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226883A JPH0566965A (ja) | 1991-09-06 | 1991-09-06 | ブレーク信号生成手段、評価用論理ｌｓｉおよびそのレジスタおよびマスクビツト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0566965A true JPH0566965A (ja) | 1993-03-19 |
Family
ID=16852077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226883A Pending JPH0566965A (ja) | 1991-09-06 | 1991-09-06 | ブレーク信号生成手段、評価用論理ｌｓｉおよびそのレジスタおよびマスクビツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0566965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158023A (en) * | 1997-05-28 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Debug apparatus |
-
1991
- 1991-09-06 JP JP3226883A patent/JPH0566965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158023A (en) * | 1997-05-28 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Debug apparatus |
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