JPH0564112A - 液晶投写型映像表示装置の信号処理回路 - Google Patents

液晶投写型映像表示装置の信号処理回路

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Publication number
JPH0564112A
JPH0564112A JP3223027A JP22302791A JPH0564112A JP H0564112 A JPH0564112 A JP H0564112A JP 3223027 A JP3223027 A JP 3223027A JP 22302791 A JP22302791 A JP 22302791A JP H0564112 A JPH0564112 A JP H0564112A
Authority
JP
Japan
Prior art keywords
liquid crystal
layer
shading correction
display device
signal processing
Prior art date
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Pending
Application number
JP3223027A
Other languages
English (en)
Inventor
Hiroyuki Fukumori
裕之 福森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KODO EIZO GIJUTSU KENKYUSHO
KOUDO EIZOU GIJUTSU KENKYUSHO KK
Original Assignee
KODO EIZO GIJUTSU KENKYUSHO
KOUDO EIZOU GIJUTSU KENKYUSHO KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KODO EIZO GIJUTSU KENKYUSHO, KOUDO EIZOU GIJUTSU KENKYUSHO KK filed Critical KODO EIZO GIJUTSU KENKYUSHO
Priority to JP3223027A priority Critical patent/JPH0564112A/ja
Publication of JPH0564112A publication Critical patent/JPH0564112A/ja
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Abstract

(57)【要約】 【構成】 液晶投写型映像表示装置に含まれる液晶パネ
ルを駆動するための信号処理回路であって、デジタル映
像信号を入力し、N層(N=2,3,…)に多層展開を
行って、動作周波数を1/Nとした出力を得る多層展開
処理部6と、前記多層展開処理部6から得られる各々の
出力について、シェーディング補正を独立に行う補正手
段とを具備した。 【効果】 本発明によれば、多層展開処理部6の各層出
力にそれぞれ独立にシェーディング補正を施すよう構成
してあるので、動作周波数を低くすることができる。従
って、シェーディング補正回路を例えばROMで構成す
ることにより、各層の液晶駆動集積回路の液晶を駆動す
る電圧のばらつきを補正することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、液晶投写型映像表示装
置に含まれる液晶パネルを駆動するための信号処理回路
に関するものである。
【0002】
【従来の技術】液晶投写型映像表示装置の信号処理回路
は、映像信号の周波数帯域が広いため(特にハイビジョ
ン)、高速に動作させる必要がある。ところが、液晶駆
動用集積回路は動作速度が遅いので、映像信号を多層展
開処理して一層あたりの周波数を低くする必要がある。
このとき、液晶は例えば横方向に層数に等しく配置した
液晶駆動用集積回路によって駆動される。また、同装置
の信号処理回路においては、光学系等に起因する光学的
むら(シェーディング)に関する補正回路を有する。
【0003】さらに、ハイビジョンの映像信号帯域は約
30MHzと非常に広帯域であるため、ソース駆動用集
積回路(ソースドライバ)をカスケード接続する方式で
は、ソースドライバ内のシフトレジスタの動作周波数が
30MHz以上であることが必要となる。しかし、現在
このような高速なソースドライバはないので、ソースド
ライバの動作周波数を低減するために、ソースドライバ
をパラレルで動作させるための多層展開処理が必要とさ
れる。
【0004】そこで従来から知られているこの種の信号
処理回路においては、図6に示されるように、まずシェ
ーディング補正回路50において、同期信号に基づいて
作成したタイミング信号により映像信号をシェーディン
グ補正し、その後に多層展開処理回路52によって上記
多層展開処理を行っていた。
【0005】ここで図6に示した多層展開処理回路52
では、図7に概略を示すとおり、液晶パネルのソースド
ライバの数に応じた数のメモリ(図では、説明の都合上
3個としてある)を持ち、1ラインの映像信号を分割し
て書き込んだ後、1ライン期間で同時に読み出すことを
行っている。すなわち、映像信号1ラインをN個の部分
に分割し、分割したそれぞれの部分を1ライン期間で同
時に表示することにより、動作周波数を1/Nに低減す
るものである。
【0006】
【発明が解決しようとする課題】しかしながら、図6に
示したとおり、従来は映像信号のシェーディング補正を
多層展開処理より前段で行っていることから、シェーデ
ィング補正部の動作周波数を高くしなければならないと
いう欠点がある。
【0007】しかも、このような従来の方式では、各層
の液晶駆動用集積回路の液晶を駆動する電圧のばらつき
は補正できないという欠点がある。
【0008】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では多層展開処理手段の各層出力にそれ
ぞれ独立にシェーディング補正を施すよう構成する。
【0009】
【作用】本発明では、多層展開処理手段の各層出力に対
してそれぞれ独立したシェーディング補正を行うことに
より、動作周波数を低くすることができる。従って、シ
ェーディング補正回路を例えばROMで構成することに
より、各層の液晶駆動集積回路の液晶を駆動する電圧の
ばらつきを補正することができる。
【0010】
【実施例】以下、本発明の実施例を詳細に説明する。
【0011】図1は、本発明の一実施例全体を示すブロ
ック図である。本図において、2はアナログ映像信号を
入力するA/D変換部、4はA/D変換部2からのA/
D変換出力に同期信号処理を施してデジタル映像信号を
出力する同期信号処理部、6は後に詳述する多層展開処
理部であって、同期信号処理部4からのデジタル映像信
号を入力する。7は同期信号に基づいてタイミング信号
(詳細は後述)を発生するタイミング信号発生部、8A
〜8Fは多層展開処理部6からの各層出力1〜6に対し
て独立にシェーディング補正を行うシェーディング補正
部であって、タイミング信号発生部7からのタイミング
信号に基づいて、各層とも垂直方向に分割した各分割部
分毎にシェーディング補正を行う。12A〜12Fはシ
ェーディング補正部8A〜8Fからの各出力をD/A変
換するD/A変換部、14A〜14FはD/A変換部1
2A〜12Fからの各アナログ出力を入力する液晶駆動
部である。
【0012】図2は、図1に示した多層展開処理部6の
詳細な回路構成を示す。また図3は、図2の動作を示す
タイミング図である。
【0013】次に、図2および図3を参照して、6層展
開を行うための具体的動作手順を述べる。
【0014】(1)まず、デジタル映像信号を6個のF
IFO(ファーストイン・ファーストアウト)メモリに
入力する。
【0015】(2)各FIFOメモリへの書込みのた
め、内部のポインタをリセットするライトリセット信号
を入力する。
【0016】(3)各FIFOメモリに書込み期間を指
定するためのライトイネーブル信号1〜6を入力する。
【0017】ここで、各ライトイネーブル信号は映像信
号の1H(水平走査)における映像期間を6等分するた
め、(映像期間)/6期間だけ順次供給する。
【0018】(4)一定期間後に全FIFOメモリから
データを同時に読み出すための内部のポインタをリセッ
トする、リードリセット信号を入力する。
【0019】(5)リードクロック(ライトクロックの
1/6の周波数)に同期して、液晶パネルの1H時間に
全FIFOメモリから上記書込んだデータを同時に読み
出す。
【0020】図4は、順次走査(ノンインターレース)
変換機能を備えた多層展開処理部6を示すブロック図で
ある。本図において、21はデジタル映像信号を入力す
るラインメモリ、22はライン補間用加算器、23〜2
6はD型フリップフロップ(FF)、A0〜F0,A1
〜F1,A00〜F00,A11〜F11(A〜Fで各
層を示し、0,00は1Hの前半でリードされ、1,1
1は1Hの後半でリードされることを示す)はそれぞれ
FIFO(ファーストイン・ファーストアウト)メモ
リ、27〜38はD型フリップフロップ(FF)であ
る。各D型FF27〜38の出力は独立した各シェーデ
ィング補正部に入力される。
【0021】次に、図5に示すタイミング図を参照し
て、図4の動作を説明する(図5中のA〜Fおよび0,
1は図4中のA〜Fおよび0(00),1(11)に対
応し、ライトクロックの周波数はラインメモリ21の動
作クロックの周波数fの1/2である)。
【0022】(1)各FIFOメモリは、ライトリセッ
トパルスが“L”のときライトクロックの立上りでライ
トアドレスポインタを0にリセットする。
【0023】(2)H/6毎に順次ずれるA〜Fの各ラ
イトイネーブルが“L”のとき、対応するFIFOメモ
リ(A0〜F0,A1〜F1)はライトクロックの立上
りで、FIFOメモリ(A00〜F00,A11〜F1
1)はライトクロックの立下りで各D型FF23〜26
を介してデータをライトアドレスポインタのアドレスに
書込む(したがって、ラインメモリ21の入力側および
加算器22の出力側のデータは、ラインメモリ21の動
作クロックf毎に0(1)または00(11)の付くF
IFOメモリにふり分けられる)。このとき、ライトア
ドレスポインタの値を1増やす。
【0024】(3)リードリセットパルスが“L”のと
き、リードクロックの立上りで全FIFOメモリはリー
ドアドレスポインタを0にリセットする。
【0025】(4)0または1で示すリードイネーブル
が“L”のとき、リードクロック(リードクロックの周
波数はライトクロックの周波数の1/6)の立上りで該
当するFIFOメモリのリードアドレスポインタの値の
アドレスからデータを各D型FF27〜38を介して読
み出す。このとき、リードアドレスポインタの値を1増
やす。ここでリードイネーブルが“H”のときの該当す
るFIFOメモリの出力はハイインピーダンスとなり、
データバスから切離なされる。
【0026】かくして、各FIFOメモリにH/6期間
だけデータを書込み、次の1H期間に該当するFIFO
メモリから、H/2期間ずつ同時にデータを読み出すこ
とで、6倍時間伸長,ノンインタレース変換を同時に行
うことが可能となる。
【0027】
【発明の効果】以上説明したとおり、本発明によれば、
多層展開処理手段の各層出力にそれぞれ独立にシェーデ
ィング補正を施すよう構成してあるので、動作周波数を
低くすることができる。従って、シェーディング補正回
路を例えばROMで構成することにより、各層の液晶駆
動集積回路の液晶を駆動する電圧のばらつきも補正する
ことができる。
【図面の簡単な説明】
【図1】本発明の一実施例全体を示すブロック図であ
る。
【図2】図1に示した多層展開処理部の構成を示すブロ
ック図である。
【図3】図2の動作を示すタイミング図である。
【図4】図1に示した多層展開処理部のその他の構成
(順次走査変換機能付き)を示す図である。
【図5】図4の動作を示すタイミング図である。
【図6】従来技術の説明図である。
【図7】従来技術の説明図である。
【符号の説明】
2 A/D変換部 4 同期信号処理部 6 多層展開処理部 7 タイミング信号発生部 8A〜8F シェーディング補正部 12A〜12F D/A変換部 14A〜14F 液晶駆動部 A0〜F0,A00〜F00,A1〜F1,A11〜F
11 FIFOメモリ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 液晶投写型映像表示装置に含まれる液晶
    パネルを駆動するための信号処理回路であって、 デジタル映像信号を入力し、N層(N=2,3,…)に
    多層展開を行って、動作周波数を1/Nとした出力を得
    る多層展開手段と、 前記多層展開手段から得られる各々の出力について、シ
    ェーディング補正を独立に行う補正手段とを具備したこ
    とを特徴とする液晶投写型映像表示装置の信号処理回
    路。
JP3223027A 1991-09-03 1991-09-03 液晶投写型映像表示装置の信号処理回路 Pending JPH0564112A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10239695B2 (en) 2015-07-13 2019-03-26 The Yokohama Rubber Co., Ltd. Conveyor belt

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0527701A (ja) * 1991-07-19 1993-02-05 Seiko Epson Corp 映像信号補正回路

Patent Citations (1)

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