JPH0563691A - Control system for multi-frame synchronization circuit - Google Patents
Control system for multi-frame synchronization circuitInfo
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- JPH0563691A JPH0563691A JP3253091A JP25309191A JPH0563691A JP H0563691 A JPH0563691 A JP H0563691A JP 3253091 A JP3253091 A JP 3253091A JP 25309191 A JP25309191 A JP 25309191A JP H0563691 A JPH0563691 A JP H0563691A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、ディジタル通信等に
用いられるマルチフレーム同期回路に係わり、特にその
制御方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-frame synchronizing circuit used for digital communication and the like, and more particularly to a control system thereof.
【0002】[0002]
【従来の技術】従来のマルチフレーム同期回路を図4,
図5,図6を参照して説明する。図4は同期単位となる
マルチフレームを構成する一つの伝送フレームの構成例
を示す図、図5は従来のマルチフレーム同期回路の構成
を示すブロック図、図6は図5のFIFOメモリの構成
を示す概念図である。2. Description of the Related Art A conventional multi-frame synchronizing circuit is shown in FIG.
This will be described with reference to FIGS. FIG. 4 is a diagram showing a configuration example of one transmission frame constituting a multi-frame serving as a synchronization unit, FIG. 5 is a block diagram showing a configuration of a conventional multi-frame synchronization circuit, and FIG. 6 is a configuration of the FIFO memory of FIG. It is a conceptual diagram shown.
【0003】図4において、伝送フレームは同期ビット
12とデータビット13からなる。同期ビット12とし
ては、予め設定された同期ビットパターンがマルチフレ
ームを構成する複数の伝送フレームにわたり与えられ
る。In FIG. 4, the transmission frame comprises sync bits 12 and data bits 13. As the sync bit 12, a preset sync bit pattern is given over a plurality of transmission frames forming a multi-frame.
【0004】図5において、従来のマルチフレーム同期
回路は、データの速度変換のためのFIFO(First In
First Out;先入れ先出し)メモリ1と、データの記憶
のためのRAM(Random AccessMemory;ランダムアク
セスメモリ)2と、上記FIFOメモリ1及びRAM2
のデータ書き込み/読み出し制御と同期検出/保護を行
なう同期制御回路3より構成されている。なお、4はデ
ータ入力端子、5はデータ出力端子、6〜10,14,
15はデータパス、11は制御信号パスを示している。In FIG. 5, a conventional multi-frame synchronization circuit is a FIFO (First In) circuit for data rate conversion.
First Out (First In First Out) Memory 1, RAM (Random Access Memory) 2 for storing data, the FIFO memory 1 and RAM 2
It is composed of a synchronous control circuit 3 for carrying out data write / read control and synchronous detection / protection. In addition, 4 is a data input terminal, 5 is a data output terminal, 6-10, 14,
Reference numeral 15 is a data path, and 11 is a control signal path.
【0005】図6において、従来のマルチフレーム同期
回路におけるFIFOメモリ1は、通信路を介して伝送
されてきたデータを書き込むためのデータメモリ領域2
0と、同期確立後にFIFOメモリ1のデータ読み出し
側でフレームの先頭を認識するためのマーカービットを
書き込むためのマーカービットメモリ領域21を有す
る。なお、16はマーカービット入力端子、17はマー
カービット出力端子、18はライトポインタ位置、19
はリードポインタ位置を示している。Referring to FIG. 6, a FIFO memory 1 in a conventional multi-frame synchronization circuit has a data memory area 2 for writing data transmitted via a communication path.
0, and a marker bit memory area 21 for writing a marker bit for recognizing the beginning of a frame on the data read side of the FIFO memory 1 after the synchronization is established. 16 is a marker bit input terminal, 17 is a marker bit output terminal, 18 is a write pointer position, 19
Indicates the position of the read pointer.
【0006】次に、上述した従来例の動作を説明する。
図5において、データ入力端子4から入力された受信デ
ータは、データパス6を通してFIFOメモリ1に次々
と書き込まれる。また、同期制御回路3は、データパス
7を通して受信データを読み込むと共に、既にRAM2
に書き込まれているフレーム長単位のデータをデータパ
ス8を通してフレーム長間隔で読み出し、これらから比
較データを生成して所定の同期ビットパターンと比較す
ることにより同期検出/保護を行なう。また、比較デー
タはデータパス9を通してRAM2に書き込まれる。Next, the operation of the above-mentioned conventional example will be described.
In FIG. 5, the received data input from the data input terminal 4 is sequentially written in the FIFO memory 1 through the data path 6. Further, the synchronization control circuit 3 reads the received data through the data path 7, and the RAM 2 has already been read.
The data in the unit of frame length written in is read through the data path 8 at frame length intervals, comparison data is generated from these and compared with a predetermined synchronization bit pattern to perform synchronization detection / protection. Further, the comparison data is written in the RAM 2 through the data path 9.
【0007】同期制御回路3は、同期確立後に各フレー
ム単位でフレームの先頭に対応する受信ビットがデータ
パス6を通してFIFOメモリ1に書き込まれるとき、
同時にフレームの先頭を示すマーカービットを生成し、
データパス14を通してFIFOメモリ1に同時に書き
込む。これを図6においてみると、データ入力端子4か
ら入力されたデータがFIFIOメモリ1のデータメモ
リ領域20に書き込まれるとき、そのビットがフレーム
の先頭である場合、そのときのFIFOメモリ1のライ
トポインタ位置18にマーカービット入力端子16から
入力されたマーカービットを書き込む。The synchronization control circuit 3, when the reception bit corresponding to the head of the frame is written to the FIFO memory 1 through the data path 6 in each frame after the synchronization is established,
At the same time, a marker bit indicating the beginning of the frame is generated,
Simultaneously write to the FIFO memory 1 through the data path 14. As shown in FIG. 6, when the data input from the data input terminal 4 is written in the data memory area 20 of the FIFO memory 1, if the bit is at the beginning of the frame, the write pointer of the FIFO memory 1 at that time. The marker bit input from the marker bit input terminal 16 is written in the position 18.
【0008】図5において、同期制御回路3はデータパ
ス15を通してFIFOメモリ1よりデータを読み出
す。これを図6においてみると、FIFOメモリ1のデ
ータメモリ領域20からデータがデータ出力端子5に出
力されるとき、そのデータがフレームの先頭である場
合、そのときのFIFOメモリ1のリードポインタ位置
19からマーカービット出力端子17にマーカービット
が読み出されることになる。同期制御回路3は、このマ
ーカービットによりフレームの先頭位置を認識し、FI
FOメモリ1のデータ読み出し制御を行なう。これによ
り、データパス10を通してデータ出力端子5からは常
に同期のとれたフレーム単位のデータが読み出される。In FIG. 5, the synchronization control circuit 3 reads data from the FIFO memory 1 through the data path 15. As shown in FIG. 6, when data is output from the data memory area 20 of the FIFO memory 1 to the data output terminal 5, if the data is at the beginning of the frame, the read pointer position 19 of the FIFO memory 1 at that time. The marker bit is read out from the marker bit output terminal 17. The synchronization control circuit 3 recognizes the start position of the frame by this marker bit,
Data read control of the FO memory 1 is performed. As a result, synchronized data in frame units is always read from the data output terminal 5 through the data path 10.
【0009】[0009]
【発明が解決しようとする課題】従来のマルチフレーム
同期回路は上記のように構成されていたため、マーカー
ビットの生成及びそのFIFOメモリへの書き込み/読
み出し制御を行なう必要があった。また、FIFOメモ
リにマーカービットを書き込むエリアを持たせる必要か
ら、本来受信データを保持するために必要な容量よりも
FIFOメモリの容量が増大するなどという問題があっ
た。Since the conventional multi-frame synchronizing circuit is constructed as described above, it is necessary to generate marker bits and control the writing / reading of the marker bits to / from the FIFO memory. Further, since it is necessary to provide the FIFO memory with an area for writing the marker bit, there is a problem that the capacity of the FIFO memory becomes larger than the capacity originally required to hold the received data.
【0010】この発明は、このような問題点を解消する
ためになされたもので、フレームの先頭を認識するため
のマーカー信号を不要とすることで、FIFOメモリの
書き込み/読み出し制御を簡易化し、FIFOメモリの
容量を削減することを目的とする。The present invention has been made in order to solve such a problem, and simplifies the write / read control of the FIFO memory by eliminating the need for a marker signal for recognizing the beginning of a frame. The purpose is to reduce the capacity of the FIFO memory.
【0011】[0011]
【課題を解決するための手段】この発明に係るマルチフ
レーム同期回路の制御方式は、FIFOメモリからのデ
ータの読み出し制御を、フレーム長単位の読み出し制御
と、差分データの読み出し制御とに分離して行なう。通
信路を介して受信された受信データはまずFIFOメモ
リにのみ書き込まれる。同期制御回路は、FIFOメモ
リに1フレーム以上のデータが書き込まれると、FIF
Oメモリから所定のフレーム長単位でデータを読み出
す。同期制御回路では、従来のマルチフレーム同期回路
の同期制御回路と同様にRAMから読み出したデータと
FIFOメモリから読み出したデータから比較データを
生成し、所定の同期ビットパターンと比較することによ
り同期検出/保護を行なう。同期制御回路は同期確立直
後にのみ、FIFOメモリから読み出す先頭のデータが
伝送フレームの先頭となるように、FIFOメモリ内に
残っている差分データを読み出す。その後は、再びフレ
ーム長単位でFIFOメモリよりデータを読み出す。According to a control system of a multi-frame synchronization circuit according to the present invention, control for reading data from a FIFO memory is divided into read control for each frame length and read control for differential data. To do. The received data received via the communication path is first written only in the FIFO memory. The synchronization control circuit, when data of one frame or more is written in the FIFO memory,
Data is read from the O memory in units of a predetermined frame length. The sync control circuit generates comparison data from the data read from the RAM and the data read from the FIFO memory as in the sync control circuit of the conventional multi-frame sync circuit, and compares the data with a predetermined sync bit pattern to detect synchronization. Protect. The synchronization control circuit reads the difference data remaining in the FIFO memory so that the first data read from the FIFO memory is the first data frame immediately after the synchronization is established. After that, the data is read again from the FIFO memory in frame length units.
【0012】[0012]
【作用】この発明におけるマルチフレーム同期回路の制
御方式では、通常、フレーム長単位でFIFOメモリよ
りデータを読み出す制御を行なう。同期確立直後のみ、
FIFOメモリのリードポインタ位置からフレーム先頭
位置までの差分データを読み出し、その後再びフレーム
長単位でデータを読み出すことで、読み出したデータが
図4に示す伝送フレームとなる。これにより、マーカー
ビットなしにフレームの先頭位置がわかり、マーカービ
ットの生成及び書き込み/読み出し制御が不要となり、
制御が簡易化される。また、マーカービットの書き込み
が不要なためFIFOメモリの容量を削減することがで
きる。In the control method of the multi-frame synchronization circuit according to the present invention, control is usually performed to read data from the FIFO memory in frame length units. Only immediately after synchronization is established,
By reading the difference data from the read pointer position of the FIFO memory to the frame head position and then reading the data again in frame length units, the read data becomes the transmission frame shown in FIG. As a result, the start position of the frame can be known without the marker bit, and the generation and writing / reading control of the marker bit becomes unnecessary,
Control is simplified. Further, since the writing of the marker bit is unnecessary, the capacity of the FIFO memory can be reduced.
【0013】[0013]
【実施例】図1は、この発明を適用した一実施例による
マルチフレーム同期回路の構成図、図2は図1における
同期制御回路のブロック図、図3は図1におけるFIF
Oメモリの同期確立直後の状態を表わす一例である。以
下、この図1〜図3を参照して説明する。1 is a block diagram of a multi-frame synchronization circuit according to an embodiment to which the invention is applied, FIG. 2 is a block diagram of a synchronization control circuit in FIG. 1, and FIG. 3 is an FIF in FIG.
It is an example showing a state immediately after establishment of synchronization of the O memory. Hereinafter, description will be given with reference to FIGS.
【0014】図1において、マルチフレーム同期回路
は、データの速度変換のためのFIFOメモリ1と、デ
ータの一時記憶のためのRAM2と、上記FIFOメモ
リ1からのデータ読み出し制御及びRAM2のデータ書
き込み/読み出し制御及び同期検出/保護を行なう同期
制御回路3から構成されている。ここで、FIFOメモ
リ1は、図6に示した従来のものからマーカービットメ
モリ領域21を除いたデータメモリ領域20のみで構成
されており、これに伴ってマーカービットに関する従来
のデータパス14,15は不要となっている。また、デ
ータ入力端子4から同期制御回路3にデータを読み込む
従来のデータパス7の代わりに、FIFOメモリ1から
同期制御回路3にデータを読み込むデータパス7aが設
けられ、さらに、FIFOメモリ1からデータ出力端子
5にデータを送る従来のデータパス10の代わりに、同
期制御回路3からデータ出力端子5にデータを送るデー
タパス10aが設けられている。In FIG. 1, the multi-frame synchronization circuit comprises a FIFO memory 1 for speed conversion of data, a RAM 2 for temporary storage of data, control of reading data from the FIFO memory 1 and writing / writing of data in the RAM 2. It is composed of a synchronous control circuit 3 which performs read control and synchronous detection / protection. Here, the FIFO memory 1 is composed only of the data memory area 20 excluding the marker bit memory area 21 from the conventional one shown in FIG. 6, and accordingly, the conventional data paths 14 and 15 relating to the marker bit. Is no longer needed. Further, instead of the conventional data path 7 for reading data from the data input terminal 4 to the synchronous control circuit 3, a data path 7a for reading data from the FIFO memory 1 to the synchronous control circuit 3 is provided. Instead of the conventional data path 10 for sending data to the output terminal 5, a data path 10a for sending data from the synchronous control circuit 3 to the data output terminal 5 is provided.
【0015】上記同期制御回路3は、図2に示すよう
に、比較データ生成部22、パターン一致検出部23、
同期状態監視部24、通常のフレーム長単位データ読み
出し制御部25、差分データ読み出し制御部26、制御
信号選択部27から構成されている。なお、実線はデー
タパス、点線は制御信号パスを表わしている。As shown in FIG. 2, the synchronization control circuit 3 includes a comparison data generator 22, a pattern matching detector 23,
The synchronization state monitoring unit 24, a normal frame length unit data read control unit 25, a differential data read control unit 26, and a control signal selection unit 27 are included. The solid line represents the data path and the dotted line represents the control signal path.
【0016】また、図3において、同期確立直後のFI
FOメモリ内には、FIFOメモリから読み出す先頭デ
ータを示すリードポインタ位置19と伝送フレームの先
頭位置30との間に差分データ31が残っている。Further, in FIG. 3, the FI immediately after the synchronization is established.
In the FO memory, difference data 31 remains between the read pointer position 19 indicating the leading data read from the FIFO memory and the leading position 30 of the transmission frame.
【0017】次に動作について説明する。図1におい
て、データ入力端子4から入力された受信データは、デ
ータパス6を通してFIFOメモリ1に次々と書き込ま
れる。FIFOメモリ1に1フレーム以上のデータが書
き込まれると、同期制御回路3はFIFOメモリ1より
所定のフレーム長単位でデータをデータパス7aを通し
て読み出す。Next, the operation will be described. In FIG. 1, the received data input from the data input terminal 4 is sequentially written in the FIFO memory 1 through the data path 6. When data of one frame or more is written in the FIFO memory 1, the synchronization control circuit 3 reads the data from the FIFO memory 1 in units of a predetermined frame length through the data path 7a.
【0018】同期制御回路3では、図2に示す比較デー
タ生成部22において、データパス7aを通してFIF
Oメモリ1から読み出したデータと、データパス8を通
してRAM2から読み出したフレーム長単位のデータを
合わせて比較データを生成する。この比較データをパタ
ーン一致検出部23において所定の同期ビットパターン
と比較する。同期状態監視部24では、パターン一致検
出部23における比較結果をもとに同期検出/保護を行
なう。また、比較データはデータパス9を通してRAM
2に書き込まれる。制御信号選択部27は同期状態監視
部24により制御される。制御信号選択部27は、通
常、フレーム長単位のデータ読み出し制御部25による
読み出し制御を行なうため選択端子A28側を選択す
る。In the synchronous control circuit 3, in the comparison data generator 22 shown in FIG. 2, the FIF is passed through the data path 7a.
The comparison data is generated by combining the data read from the O memory 1 and the data read from the RAM 2 through the data path 8 in frame length units. The comparison data is compared with a predetermined sync bit pattern in the pattern matching detection unit 23. The synchronization state monitoring unit 24 performs synchronization detection / protection based on the comparison result of the pattern matching detection unit 23. In addition, the comparison data is RAM through the data path
Written to 2. The control signal selector 27 is controlled by the synchronization status monitor 24. The control signal selection unit 27 normally selects the selection terminal A 28 side for performing the read control by the data read control unit 25 in frame length units.
【0019】同期確立直後のFIFOメモリ1の中に
は、図3に示したように、FIFOメモリ1のリードポ
インタ位置19と伝送フレームの先頭位置30との間に
差分データ31が残っている。図2の制御信号選択部2
7では、同期状態監視部24の制御下、同期確立直後の
み上記差分データ31を読み出す制御を行なうため選択
端子B29側を選択する。これにより、同期確立直後の
み差分データを読み出す制御が行なわれ、FIFOメモ
リ1内に残っている差分データ31が読み出されて、F
IFOメモリ1のリードポインタ位置19と伝送フレー
ムの先頭位置30が一致する。その後、制御信号選択部
27は再び選択端子A28側を選択し、フレーム長単位
の読み出し制御を行なう。読み出されたデータはデータ
パス10aを通してデータ出力端子5に送られ、データ
出力端子5からは同期のとれたフレーム単位のデータが
出力される。In the FIFO memory 1 immediately after the synchronization is established, difference data 31 remains between the read pointer position 19 of the FIFO memory 1 and the head position 30 of the transmission frame, as shown in FIG. Control signal selector 2 of FIG.
7, under the control of the synchronization status monitoring unit 24, the selection terminal B29 side is selected in order to perform the control of reading the difference data 31 only immediately after the synchronization is established. As a result, the difference data is controlled to be read only immediately after the synchronization is established, and the difference data 31 remaining in the FIFO memory 1 is read out to
The read pointer position 19 of the IFO memory 1 and the head position 30 of the transmission frame match. After that, the control signal selection unit 27 selects the selection terminal A 28 side again, and performs the read control in frame length units. The read data is sent to the data output terminal 5 through the data path 10a, and the synchronized data of the frame unit is output from the data output terminal 5.
【0020】[0020]
【発明の効果】以上述べたように、この発明によれば、
フレームの先頭を認識するためのマーカービットが不要
となり、FIFOメモリのデータ書き込み/読み出し制
御を簡易化でき、かつFIFOメモリの容量を削減する
ことができる。As described above, according to the present invention,
The marker bit for recognizing the head of the frame is not required, the data write / read control of the FIFO memory can be simplified, and the capacity of the FIFO memory can be reduced.
【図1】この発明を適用した一実施例によるマルチフレ
ーム同期回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a multi-frame synchronization circuit according to an embodiment to which the present invention is applied.
【図2】図1における同期制御回路のブロック図であ
る。FIG. 2 is a block diagram of a synchronization control circuit in FIG.
【図3】図1におけるFIFOメモリの同期確立直後の
状態の一例を示す図である。FIG. 3 is a diagram showing an example of a state immediately after synchronization establishment of the FIFO memory in FIG.
【図4】伝送フレームの構成図である。FIG. 4 is a configuration diagram of a transmission frame.
【図5】従来のマルチフレーム同期回路の構成を示すブ
ロック図である。FIG. 5 is a block diagram showing a configuration of a conventional multi-frame synchronization circuit.
【図6】従来のマルチフレーム同期回路におけるFIF
Oメモリの構成を示す概念図である。FIG. 6 is a FIF in a conventional multi-frame synchronization circuit.
It is a conceptual diagram which shows the structure of O memory.
1 FIFOメモリ 2 RAM 3 同期制御回路 4 データ入力端子 5 データ出力端子 6〜10,14、15 データパス 11 制御信号パス 12 同期ビット 13 データビット 16 マーカービット入力端子 17 マーカービット出力端子 18 ライトポインタ位置 19 リードポインタ位置 20 データメモリ領域 21 マーカービットメモリ領域 22 比較データ生成部 23 パターン一致検出部 24 同期状態監視部 25 フレーム長単位データ読み出し制御部 26 差分データ読み出し制御部 27 制御信号選択部 28 選択端子A 29 選択端子B 30 伝送フレームの先頭位置 31 差分データ 1 FIFO memory 2 RAM 3 synchronization control circuit 4 data input terminal 5 data output terminal 6 to 10, 14, 15 data path 11 control signal path 12 synchronization bit 13 data bit 16 marker bit input terminal 17 marker bit output terminal 18 write pointer position 19 read pointer position 20 data memory area 21 marker bit memory area 22 comparison data generation section 23 pattern match detection section 24 synchronization state monitoring section 25 frame length unit data read control section 26 differential data read control section 27 control signal selection section 28 selection terminal A 29 selection terminal B 30 start position of transmission frame 31 difference data
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年6月22日[Submission date] June 22, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0018[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0018】同期制御回路3では、図2に示す比較デー
タ生成部22において、データパス7aを通してFIF
Oメモリ1から読み出したデータと、データパス8を通
してRAM2から読み出したフレーム長間隔のデータを
合わせて比較データを生成する。この比較データをパタ
ーン一致検出部23において所定の同期ビットパターン
と比較する。同期状態監視部24では、パターン一致検
出部23における比較結果をもとに同期検出/保護を行
なう。また、比較データはデータパス9を通してRAM
2に書き込まれる。制御信号選択部27は同期状態監視
部24により制御される。制御信号選択部27は、通
常、フレーム長単位のデータ読み出し制御部25による
読み出し制御を行なうため選択端子A28側を選択す
る。In the synchronous control circuit 3, in the comparison data generator 22 shown in FIG. 2, the FIF is passed through the data path 7a.
The comparison data is generated by combining the data read from the O memory 1 and the data at the frame length intervals read from the RAM 2 through the data path 8. The comparison data is compared with a predetermined sync bit pattern in the pattern matching detection unit 23. The synchronization state monitoring unit 24 performs synchronization detection / protection based on the comparison result of the pattern matching detection unit 23. In addition, the comparison data is RAM through the data path
Written to 2. The control signal selector 27 is controlled by the synchronization status monitor 24. The control signal selection unit 27 normally selects the selection terminal A 28 side for performing the read control by the data read control unit 25 in frame length units.
Claims (1)
リと、データの一時記憶のためのRAMと、上記FIF
Oメモリからのデータ読み出し制御及びRAMのデータ
書き込み/読み出し制御及び同期検出/保護を行なう同
期制御回路とを有するマルチフレーム同期回路におい
て、上記同期制御回路は、FIFOメモリに1フレーム
以上のデータが書き込まれると、FIFOメモリから所
定のフレーム長単位でデータを読み出し、FIFOメモ
リから読み出したデータとRAMから読み出したフレー
ム長単位のデータから比較データを生成し、所定の同期
ビットパターンと比較することにより同期検出/保護を
行なうとともに、通常時はFIFOメモリから所定のフ
レーム長単位でデータを読み出し、同期確立直後にの
み、FIFOメモリ内の読み出し位置とフレーム先頭位
置間の差分データを読み出すことにより、FIFOメモ
リからフレーム長単位で読み出されるデータの先頭がフ
レームの先頭となるようにFIFOメモリからのデータ
の読み出しを制御することを特徴とするマルチフレーム
同期回路の制御方式。1. A FIFO memory for speed conversion of data, a RAM for temporary storage of data, and the FIFO.
In a multi-frame synchronization circuit having a data read control from an O memory, a RAM data write / read control, and a sync control circuit for performing sync detection / protection, the sync control circuit writes one or more frames of data to a FIFO memory. Then, the data is read from the FIFO memory in a predetermined frame length unit, comparison data is generated from the data read from the FIFO memory and the frame length unit data read from the RAM, and the data is compared with a predetermined synchronization bit pattern to synchronize. In addition to detection / protection, data is read from the FIFO memory in units of a predetermined frame length during normal operation, and the difference data between the read position in the FIFO memory and the frame start position is read only immediately after synchronization is established. To frame length unit Control method of the multi-frame synchronization circuit beginning of the data to be read out and controls the reading of data from the FIFO memory so that the beginning of the frame.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3253091A JP2672737B2 (en) | 1991-09-04 | 1991-09-04 | Control method of multi-frame synchronization circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3253091A JP2672737B2 (en) | 1991-09-04 | 1991-09-04 | Control method of multi-frame synchronization circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0563691A true JPH0563691A (en) | 1993-03-12 |
JP2672737B2 JP2672737B2 (en) | 1997-11-05 |
Family
ID=17246369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3253091A Expired - Lifetime JP2672737B2 (en) | 1991-09-04 | 1991-09-04 | Control method of multi-frame synchronization circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2672737B2 (en) |
-
1991
- 1991-09-04 JP JP3253091A patent/JP2672737B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2672737B2 (en) | 1997-11-05 |
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