JPH0563139A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0563139A JPH0563139A JP3221917A JP22191791A JPH0563139A JP H0563139 A JPH0563139 A JP H0563139A JP 3221917 A JP3221917 A JP 3221917A JP 22191791 A JP22191791 A JP 22191791A JP H0563139 A JPH0563139 A JP H0563139A
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- capacitance
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
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- H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】同じ基板上にパワーチップ,およびその制御回
路部品を実装してなるパワーデバイスを対象に、ノイズ
耐量の高い半導体装置を提供する。 【構成】金属絶縁基板1を回路基板として、パワーチッ
プ2, およびその制御回路を構成する電子部品3を基板
上に振り分け実装してなる半導体装置に対し、金属絶縁
基板における制御回路部品実装領域での基板絶縁層1b
の厚さDをパワーチップ実装領域の絶縁層厚さdよりも
厚く構成し、基板の絶縁層を誘電体とする金属ベース1
aと導体パターン1cとの間のキャパシタンスについ
て、制御回路部品の実装領域のキャパシタンスをパワー
チップの実装領域のキャパシタンスよりも小さくする。
これにより、外来ノイズに起因して制御回路に流れるパ
ルス電流が低減されてノイズ耐量が向上する。
路部品を実装してなるパワーデバイスを対象に、ノイズ
耐量の高い半導体装置を提供する。 【構成】金属絶縁基板1を回路基板として、パワーチッ
プ2, およびその制御回路を構成する電子部品3を基板
上に振り分け実装してなる半導体装置に対し、金属絶縁
基板における制御回路部品実装領域での基板絶縁層1b
の厚さDをパワーチップ実装領域の絶縁層厚さdよりも
厚く構成し、基板の絶縁層を誘電体とする金属ベース1
aと導体パターン1cとの間のキャパシタンスについ
て、制御回路部品の実装領域のキャパシタンスをパワー
チップの実装領域のキャパシタンスよりも小さくする。
これにより、外来ノイズに起因して制御回路に流れるパ
ルス電流が低減されてノイズ耐量が向上する。
Description
【0001】
【産業上の利用分野】本発明は、例えばインバータ装置
に使用されるパワートランジスタモジュールなどのパワ
ーデバイスを実施対象とし、特に金属絶縁基板を回路基
板として、その基板上にパワーチップ, およびその制御
回路を構成する電子部品を振り分け実装してなる半導体
装置に関する。
に使用されるパワートランジスタモジュールなどのパワ
ーデバイスを実施対象とし、特に金属絶縁基板を回路基
板として、その基板上にパワーチップ, およびその制御
回路を構成する電子部品を振り分け実装してなる半導体
装置に関する。
【0002】
【従来の技術】まず、従来より実施されている頭記半導
体装置の構造を図3に示す。図において、1はアルミな
どの金属ベース1aにエポキシ系樹脂などの絶縁層1b
を成層し、その上に導体パターン(銅箔)1cを形成し
てなる金属絶縁基板、2はパワートランジスタなどのパ
ワーチップ、3はパワーチップ2の制御回路を構成する
各種の電子部品、4はパワーチップ2と導体パターン1
cとの間を接続するボンディングワイヤ、5はパッケー
ジであり、前記のパワーチップ2,電子部品3は一枚の
金属絶縁基板1の上に振り分けて導体パターン1cには
んだ付け接合されている。
体装置の構造を図3に示す。図において、1はアルミな
どの金属ベース1aにエポキシ系樹脂などの絶縁層1b
を成層し、その上に導体パターン(銅箔)1cを形成し
てなる金属絶縁基板、2はパワートランジスタなどのパ
ワーチップ、3はパワーチップ2の制御回路を構成する
各種の電子部品、4はパワーチップ2と導体パターン1
cとの間を接続するボンディングワイヤ、5はパッケー
ジであり、前記のパワーチップ2,電子部品3は一枚の
金属絶縁基板1の上に振り分けて導体パターン1cには
んだ付け接合されている。
【0003】
【発明が解決しようとする課題】かかるパワーデバイス
は、インバータ装置などに組み込んで使用する場合に商
用電源などから侵入するノイズに対して誤動作すること
のない高いノイズ耐量が要求される。一方、パワーデバ
イスの製品についてのノイズ耐量を評価する方法として
一般にノイズ試験が実施されている。このノイズ試験は
入力端子とアース間に周波数の高いパルス電圧を印加し
て行われる。
は、インバータ装置などに組み込んで使用する場合に商
用電源などから侵入するノイズに対して誤動作すること
のない高いノイズ耐量が要求される。一方、パワーデバ
イスの製品についてのノイズ耐量を評価する方法として
一般にノイズ試験が実施されている。このノイズ試験は
入力端子とアース間に周波数の高いパルス電圧を印加し
て行われる。
【0004】ところで、図3に示した従来構造の半導体
装置に対しノイズ試験を行った場合には、金属絶縁基板
1の金属ベース1a(アース側) と導体パターン1cと
の間にはパルス電圧の印加に伴い、絶縁層1bを誘電体
とするキャパシタンスCにより、C×dV/dtで表される
パルス電流が流れる。この場合に、前記した金属絶縁基
板1の絶縁層1bには誘電率の高いエポキシ系樹脂が一
般に採用され、かつ絶縁層1bの厚さは高い伝熱性を確
保するために通常は85〜150μm程度と極薄いこと
から、パルス電流も大となる。しかも、このパルス電流
は導体パターン1cを通じて制御回路部を構成する電子
部品にも流れるため、電流が大であると導体パターン1
cの電圧ドロップにより制御回路の電圧バランスが崩れ
て回路が誤動作することがある。
装置に対しノイズ試験を行った場合には、金属絶縁基板
1の金属ベース1a(アース側) と導体パターン1cと
の間にはパルス電圧の印加に伴い、絶縁層1bを誘電体
とするキャパシタンスCにより、C×dV/dtで表される
パルス電流が流れる。この場合に、前記した金属絶縁基
板1の絶縁層1bには誘電率の高いエポキシ系樹脂が一
般に採用され、かつ絶縁層1bの厚さは高い伝熱性を確
保するために通常は85〜150μm程度と極薄いこと
から、パルス電流も大となる。しかも、このパルス電流
は導体パターン1cを通じて制御回路部を構成する電子
部品にも流れるため、電流が大であると導体パターン1
cの電圧ドロップにより制御回路の電圧バランスが崩れ
て回路が誤動作することがある。
【0005】本発明は上記の点にかんがみなされたもの
であり、前記の半導体装置を対象に、回路基板の構成を
改良して高いノイズ耐量が確保できるようにした半導体
装置を提供することを目的とする。
であり、前記の半導体装置を対象に、回路基板の構成を
改良して高いノイズ耐量が確保できるようにした半導体
装置を提供することを目的とする。
【0006】
【課題を解決するための手段】上記目的は、本発明によ
り、基板の絶縁層を誘電体とする金属ベースと導体パタ
ーンとの間のキャパシタンスについて、制御回路部品の
実装領域のキャパシタンスがパワーチップの実装領域の
キャパシタンスよりも小となるように回路基板を構成す
ることにより達成される。ここで、制御回路部品の実装
領域に対するキャパシタンス低減化の具体的な手段とし
て、金属絶縁基板における制御回路部品の実装領域の絶
縁層厚さをパワーチップ実装領域の絶縁層厚さよりも厚
くする。あるいは、制御回路部品をセラミック基板の導
体パターン上に実装し、該セラミック基板をパワーチッ
プと並べて金属絶縁基板上に積層するなどの構成があ
る。
り、基板の絶縁層を誘電体とする金属ベースと導体パタ
ーンとの間のキャパシタンスについて、制御回路部品の
実装領域のキャパシタンスがパワーチップの実装領域の
キャパシタンスよりも小となるように回路基板を構成す
ることにより達成される。ここで、制御回路部品の実装
領域に対するキャパシタンス低減化の具体的な手段とし
て、金属絶縁基板における制御回路部品の実装領域の絶
縁層厚さをパワーチップ実装領域の絶縁層厚さよりも厚
くする。あるいは、制御回路部品をセラミック基板の導
体パターン上に実装し、該セラミック基板をパワーチッ
プと並べて金属絶縁基板上に積層するなどの構成があ
る。
【0007】
【作用】上記の構成により、制御回路部品の実装領域で
は回路基板の金属ベースと導体パターンとの間に介在し
ている絶縁層(誘電体)の厚みがパワーチップ実装領域
と比べて厚く、その分だけキャパシタンスが小さくなっ
てパルス電圧の印加時に回路基板を流れる電流が減少す
る。したがって、外来ノイズによる制御回路の誤動作が
発生し難くなり、パワーデバイスのノイズ耐量が向上す
る。なお、制御回路の電子部品はパワーチップと比べて
通電に伴う発熱量が少ないので、回路基板の絶縁層が厚
くても何等支障はない。
は回路基板の金属ベースと導体パターンとの間に介在し
ている絶縁層(誘電体)の厚みがパワーチップ実装領域
と比べて厚く、その分だけキャパシタンスが小さくなっ
てパルス電圧の印加時に回路基板を流れる電流が減少す
る。したがって、外来ノイズによる制御回路の誤動作が
発生し難くなり、パワーデバイスのノイズ耐量が向上す
る。なお、制御回路の電子部品はパワーチップと比べて
通電に伴う発熱量が少ないので、回路基板の絶縁層が厚
くても何等支障はない。
【0008】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。なお、各実施例において、図3に対応する同一部材
には同じ符号が付してある。 実施例1:図1は本発明の請求項2に対応する実施例を
示すものである。この実施例では、金属絶縁基板1につ
いて、パワーチップ2の制御回路を構成する電子部品3
を実装した領域の絶縁層(エポキシ系樹脂)1bの厚み
Dが、パワーチップ2の実装領域の絶縁層の厚みdより
も厚く形成されている。これにより、制御回路の電子部
品3の実装領域では、絶縁層1bを誘電体とした金属ベ
ース1aと導体パターン1cとの間のキャパシタンスが
パワーチップ2の実装領域のキャパシタンスに比べて小
さくなり、外来ノイズに対する耐量が向上する。
る。なお、各実施例において、図3に対応する同一部材
には同じ符号が付してある。 実施例1:図1は本発明の請求項2に対応する実施例を
示すものである。この実施例では、金属絶縁基板1につ
いて、パワーチップ2の制御回路を構成する電子部品3
を実装した領域の絶縁層(エポキシ系樹脂)1bの厚み
Dが、パワーチップ2の実装領域の絶縁層の厚みdより
も厚く形成されている。これにより、制御回路の電子部
品3の実装領域では、絶縁層1bを誘電体とした金属ベ
ース1aと導体パターン1cとの間のキャパシタンスが
パワーチップ2の実装領域のキャパシタンスに比べて小
さくなり、外来ノイズに対する耐量が向上する。
【0009】実施例2:図2は本発明の請求項3に対応
する実施例を示すものである。この実施例では、まず、
パワーデバイスの制御回路を構成する電子部品3が金属
絶縁基板1と別に用意したセラミック基板6の導体パタ
ーン6aに実装され、このセラミック基板6をパワーチ
ップ2に並べて金属絶縁基板1に積層し、接着剤7によ
り固着されている。このように金属絶縁基板1にセラミ
ック基板6を重ねてその上に電子部品3を実装した構成
により、実施例1と同様に制御回路部品3の実装領域の
キャパシタンスがパワーチップ2の実装領域のキャパシ
タンスと比べて小さくなる。
する実施例を示すものである。この実施例では、まず、
パワーデバイスの制御回路を構成する電子部品3が金属
絶縁基板1と別に用意したセラミック基板6の導体パタ
ーン6aに実装され、このセラミック基板6をパワーチ
ップ2に並べて金属絶縁基板1に積層し、接着剤7によ
り固着されている。このように金属絶縁基板1にセラミ
ック基板6を重ねてその上に電子部品3を実装した構成
により、実施例1と同様に制御回路部品3の実装領域の
キャパシタンスがパワーチップ2の実装領域のキャパシ
タンスと比べて小さくなる。
【0010】
【発明の効果】以上述べたように本発明の構成によれ
ば、半導体装置の回路基板について、制御回路部品の実
装領域での基板絶縁層の層厚をパワーチップの実装領域
よりも厚くして構成したことにより、パワーチップに対
する高い放熱性を確保しつつ、しかも制御回路部品の実
装領域では、絶縁層を誘電体とした金属ベースと導体パ
ターンとの間のキャパシタンスが従来構造のものと比べ
て小さくなるので、外来ノイズに対する耐量を改善して
動作特性に対する信頼性の向上化が図れる。
ば、半導体装置の回路基板について、制御回路部品の実
装領域での基板絶縁層の層厚をパワーチップの実装領域
よりも厚くして構成したことにより、パワーチップに対
する高い放熱性を確保しつつ、しかも制御回路部品の実
装領域では、絶縁層を誘電体とした金属ベースと導体パ
ターンとの間のキャパシタンスが従来構造のものと比べ
て小さくなるので、外来ノイズに対する耐量を改善して
動作特性に対する信頼性の向上化が図れる。
【図1】本発明の実施例1の構成断面図
【図2】本発明の実施例2の構成断面図
【図3】従来における半導体装置の構成断面図
1 金属絶縁基板 1a 金属ベース 1b 絶縁層 1c 導体パターン 2 パワーチップ 3 電子部品 6 セラミック基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H02M 7/48 Z 9181−5H H05K 1/18 S 9154−4E
Claims (3)
- 【請求項1】金属絶縁基板を回路基板として、パワーチ
ップ, およびその制御回路を構成する電子部品を基板上
に振り分け実装してなる半導体装置において、基板の絶
縁層を誘電体とする金属ベースと導体パターンとの間の
キャパシタンスについて、制御回路部品の実装領域のキ
ャパシタンスがパワーチップの実装領域のキャパシタン
スよりも小となるように回路基板を構成したことを特徴
とする半導体装置。 - 【請求項2】金属絶縁基板における制御回路部品の実装
領域の絶縁層厚さをパワーチップ実装領域の絶縁層厚さ
よりも厚くして構成したことを特徴とする請求項1記載
の半導体装置。 - 【請求項3】制御回路部品をセラミック基板の導体パタ
ーン上に実装し、該セラミック基板をパワーチップと並
べて金属絶縁基板上に積層して構成したことを特徴とす
る請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3221917A JPH0563139A (ja) | 1991-09-03 | 1991-09-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3221917A JPH0563139A (ja) | 1991-09-03 | 1991-09-03 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563139A true JPH0563139A (ja) | 1993-03-12 |
Family
ID=16774186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3221917A Pending JPH0563139A (ja) | 1991-09-03 | 1991-09-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0563139A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008112828A (ja) * | 2006-10-30 | 2008-05-15 | Mitsubishi Electric Corp | 裏面高耐圧集積回路を用いた半導体装置 |
JP2012156215A (ja) * | 2011-01-24 | 2012-08-16 | Toyota Motor Corp | 半導体素子装置 |
WO2023175701A1 (ja) * | 2022-03-15 | 2023-09-21 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-09-03 JP JP3221917A patent/JPH0563139A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008112828A (ja) * | 2006-10-30 | 2008-05-15 | Mitsubishi Electric Corp | 裏面高耐圧集積回路を用いた半導体装置 |
JP2012156215A (ja) * | 2011-01-24 | 2012-08-16 | Toyota Motor Corp | 半導体素子装置 |
WO2023175701A1 (ja) * | 2022-03-15 | 2023-09-21 | 三菱電機株式会社 | 半導体装置 |
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