JPH0561066A - Liquid crystal display panel - Google Patents
Liquid crystal display panelInfo
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- JPH0561066A JPH0561066A JP22026891A JP22026891A JPH0561066A JP H0561066 A JPH0561066 A JP H0561066A JP 22026891 A JP22026891 A JP 22026891A JP 22026891 A JP22026891 A JP 22026891A JP H0561066 A JPH0561066 A JP H0561066A
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- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示パネルに関し、
特に、そのマトリックスアレイの信号線の形成技術に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel,
In particular, it relates to a technique for forming signal lines of the matrix array.
【０００２】[0002]
【従来の技術】アクティブマトリクッス型の液晶表示パ
ネルの技術は飛躍的に進歩しており、テレビなどからＯ
Ａ機器向けの大型ディスプレイなどにも採用されていく
ものと期待されている。この液晶表示パネルに欠かせな
いマトリックスアレイの代表的な構造は、その平面図を
図１４に示すように、垂直方向の信号線１０２ａ，１０
２ｂ・・・と、水平方向のゲート線１０３ａ，１０３ｂ
・・・とが格子状に配線され、それらの間に各画素領域
１０１ａ，１０１ｂ・・が形成されている。例えば、画
素領域１０１ａにおいては、信号線１０２ａが導電接続
するソース領域１０４、ゲート線１０３ａが導電接続す
るゲート電極１０５、および画素電極１０６が導電接続
するドレイン領域１０７によって、ＴＦＴ（薄膜トラン
ジスタ）１０８が形成されている。ここで、画素電極１
０６は、ＩＴＯからなる透明電極であって、画素領域１
０１ａの内側領域に形成されている。このＴＦＴ１０８
の断面構造は、図１５に示すように、透明なガラス基板
１０９の表面側の多結晶シリコン層１１０には、チャネ
ル領域１１１を除いて、ソース領域１０４およびドレイ
ン領域１０７が形成されている。さらに、ＴＦＴ１０８
の表面側には層間絶縁膜１１２が形成されており、その
接続孔１１２ａ，１１２ｂを介して、信号線１０２ａは
ソース領域１０４に、画素電極１０６はドレイン領域１
０７にそれぞれ導電接続している。この構成のマトリッ
クアレイにおいて、信号線１０２ａからの信号電位がソ
ース領域１０４に印加された状態で、ゲート線１０３ａ
からゲート駆動電位が印加されると、ドレイン領域１０
７を介して信号電位が画素電極１０６に印加されて、対
向する共通電極（図示せず）とに間に封入された液晶材
料の配向状態を変えて情報を表示する。2. Description of the Related Art The technology of an active matrix type liquid crystal display panel has been remarkably advanced, and it has become commonplace in TVs and the like
It is expected to be used in large displays for equipment A. A typical structure of the matrix array, which is indispensable for this liquid crystal display panel, has vertical signal lines 102a and 10a as shown in the plan view of FIG.
2b ... and gate lines 103a and 103b in the horizontal direction
... are wired in a grid pattern, and the pixel regions 101a, 101b, ... Are formed between them. For example, in the pixel region 101a, a TFT (thin film transistor) 108 is formed by a source region 104 conductively connected to the signal line 102a, a gate electrode 105 conductively connected to the gate line 103a, and a drain region 107 conductively connected to the pixel electrode 106. Has been done. Here, the pixel electrode 1
Reference numeral 06 denotes a transparent electrode made of ITO, which is a pixel region 1
It is formed in the inner region of 01a. This TFT 108
15, the source region 104 and the drain region 107 are formed in the polycrystalline silicon layer 110 on the front surface side of the transparent glass substrate 109, except for the channel region 111. Further, the TFT 108
An interlayer insulating film 112 is formed on the front surface side of the signal line 102a in the source region 104 and the pixel electrode 106 in the drain region 1 through the connection holes 112a and 112b.
07 are conductively connected. In the matrix array having this structure, the gate line 103a is supplied with the signal potential from the signal line 102a applied to the source region 104.
When a gate drive potential is applied from the drain region 10
A signal potential is applied to the pixel electrode 106 via 7 and the information is displayed by changing the alignment state of the liquid crystal material enclosed between the common electrode (not shown) facing the pixel electrode 106.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
マトリックスアレイにおいて、信号線１０４および画素
電極１０６は、いずれも同一の層間絶縁膜１１２の表面
上でそれぞれパターニングにより形成されたものである
ため、ショート状態になりやすいという問題を有する。
例えば、フォトリソグラフィの精度が低い場合やマスク
の欠陥などがあった場合に、信号線１０２ａと画素電極
１０６とがショート状態になると、この画素領域１０１
ａの表示に点欠陥が発生する。また、信号線１０２ａお
よびゲート電極１０５も層間絶縁膜１１３によって絶縁
分離された構造になっているが、接続孔１１２ａを開口
するとき、その形成位置がずれて、信号線１０２ａおよ
びゲート電極１０５（ゲート線１０３ａ）がショート状
態となると、信号線１０２ａから信号電位を供給される
べき画素領域全体への信号電位の印加が妨げられて、表
示のライン欠陥となる。However, in the conventional matrix array, since the signal line 104 and the pixel electrode 106 are both formed by patterning on the surface of the same interlayer insulating film 112, a short circuit occurs. It has a problem that it tends to be in a state.
For example, when the signal line 102a and the pixel electrode 106 are short-circuited when the accuracy of photolithography is low or there is a defect in the mask, this pixel region 101
A point defect occurs in the display of a. Further, the signal line 102a and the gate electrode 105 are also insulated and separated by the interlayer insulating film 113. However, when the connection hole 112a is opened, the formation position thereof is deviated, and the signal line 102a and the gate electrode 105 (gate When the line 103a) is short-circuited, the application of the signal potential from the signal line 102a to the entire pixel region to which the signal potential is to be supplied is prevented, resulting in a display line defect.
【０００４】このような表示の欠陥などの信頼性の低下
を防止するため、従来は、信号線１０２ａと、画素電極
１０６およびゲート電極１０５との間に一定以上の離間
距離を確保して、それらを絶縁分離する構造を採用して
いる。ここで、液晶表示パネルは、ＴＦＴ１０８が形成
されていない領域の画素電極１０６から光を透過させて
表示する。従って、各電極部の離間距離を広げると、表
示の信頼性が向上するものの、表示可能な領域の面積率
（開口率）が縮小され、表示の品位が低下する。このよ
うに、従来の構造では、表示の信頼性と表示の品位とは
二律背反する関係を有し、表示の高品質化などに対する
障害になっている。In order to prevent such a decrease in reliability due to display defects and the like, conventionally, a certain distance or more is secured between the signal line 102a and the pixel electrode 106 and the gate electrode 105, and they are separated from each other. The structure that insulates and separates is adopted. Here, the liquid crystal display panel displays by transmitting light from the pixel electrode 106 in the region where the TFT 108 is not formed. Therefore, if the distance between the respective electrode portions is increased, the reliability of the display is improved, but the area ratio (aperture ratio) of the displayable region is reduced and the display quality is deteriorated. As described above, in the conventional structure, the display reliability and the display quality have a trade-off relationship, which is an obstacle to the improvement of the display quality.
【０００５】以上の問題点に鑑みて、本発明の課題は、
新規な信号線の配置構造を採用することによって、上記
の二律背反する特性、すなわち、表示の信頼性および表
示の品位のいずれをも向上可能な液晶表示パネルを提供
することにある。In view of the above problems, the object of the present invention is to
It is an object of the present invention to provide a liquid crystal display panel that can improve both of the above-mentioned trade-off characteristics, that is, display reliability and display quality, by adopting a novel signal line layout structure.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る液晶表示パネルにおいて講じた手段
は、透明基板の表面側で、画素電極に導電接続するドレ
インおよびゲート線に導電接続するゲート電極領域を備
えた薄膜トランジスタに対し、信号線が、この薄膜トラ
ンジスタのゲート酸化膜の下層側に形成されて、そのソ
ース領域に導電接続することである。すなわち、本発明
においては、ゲート酸化膜を絶縁分離に利用する。ここ
で、ゲート酸化膜とは、薄膜トランジスタのゲート酸化
膜に加えて、ソース領域およびドレイン領域などが形成
されたシリコン層表面にゲート酸化膜と同時に形成され
た酸化膜をも含めたものを意味する。Means for Solving the Problems In order to solve the above-mentioned problems, the means taken in a liquid crystal display panel according to the present invention is, on the surface side of a transparent substrate, conductively connected to a drain and a gate line conductively connected to a pixel electrode. For a thin film transistor having a gate electrode region, a signal line is formed below the gate oxide film of the thin film transistor and conductively connected to its source region. That is, in the present invention, the gate oxide film is used for insulation separation. Here, the gate oxide film means not only the gate oxide film of the thin film transistor but also the oxide film formed at the same time as the gate oxide film on the surface of the silicon layer where the source region and the drain region are formed. ..
【０００７】ここで、信号線としては、例えば、透明基
板とソース領域の間の層でソース領域に導電接続してい
る構造を採用することができる。この場合には、透明基
板とドレイン領域との間にも、信号線と同時形成された
積み上げ電極層を形成しておき、この領域の表面側の平
坦化を図ってもよい。Here, as the signal line, for example, a structure in which a layer between the transparent substrate and the source region is conductively connected to the source region can be adopted. In this case, a stacked electrode layer formed at the same time as the signal line may be formed between the transparent substrate and the drain region to flatten the surface side of this region.
【０００８】また、ソース領域の形成領域を信号線の形
成パターン領域にまで拡張し、この拡張領域によって信
号線の上層側を構成させて、信号線を複層構造とするこ
とが好ましい。Further, it is preferable that the formation region of the source region is extended to the formation pattern region of the signal line, and the extension region configures the upper layer side of the signal line so that the signal line has a multi-layer structure.
【０００９】さらに、信号線には、モリブデンシリサイ
ドなどのシリサイド化合物を用いて、耐熱性の確保およ
び低抵抗化を確保すると共に、熱酸化による良好なシリ
コン酸化膜の形成およびポリシリコンなどとの一括エッ
チングを可能とすることが好ましい。Further, a silicide compound such as molybdenum silicide is used for the signal line to secure heat resistance and low resistance, and at the same time form a good silicon oxide film by thermal oxidation and collectively form polysilicon and the like. It is preferable to allow etching.
【００１０】本発明においては、信号線として、ソース
領域とゲート酸化膜との間の層でソース領域に導電接続
しているものを採用してもよい。この場合にも、ドレイ
ン領域の表面側に信号線と同時形成された積み上げ電極
層を設けておき、この積み上げ電極層を介して画素電極
をドレイン領域に導電接続させることにより、この領域
の表面の平坦化を図ってもよい。In the present invention, the signal line may be one that is conductively connected to the source region in a layer between the source region and the gate oxide film. Also in this case, a stacked electrode layer formed simultaneously with the signal line is provided on the surface side of the drain region, and the pixel electrode is conductively connected to the drain region through the stacked electrode layer, so that the surface of this region is You may plan flattening.
【００１１】この場合の信号線には、製造プロセス中に
薄膜トランジスタのチャネル領域などを汚染しないよう
に、シリコンとは別の材質のもの、例えば、金属配線層
などを使用することが好ましい。In this case, the signal line is preferably made of a material different from silicon, such as a metal wiring layer, so as not to contaminate the channel region of the thin film transistor during the manufacturing process.
【００１２】さらに、本発明においては、画素電極が、
その画素領域の信号線の上方位置から隣接する画素領域
の信号線の上方位置にまで拡張形成されていることが好
ましい。Further, in the present invention, the pixel electrode is
It is preferable that the extension is formed from the position above the signal line in the pixel region to the position above the signal line in the adjacent pixel region.
【００１３】なお、上記の信号線を、この信号線側の遮
光マスクとして利用してもよい。The signal line may be used as a light-shielding mask on the signal line side.
【００１４】[0014]
【作用】本発明に係る液晶表示パネルにおいて、信号線
は、ゲート酸化膜の下層側、例えば、透明基板とソース
領域の間の層として形成されて、そこでソース領域に導
電接続しており、ゲート電極や画素電極との間に少なく
ともゲート酸化膜を有しているため、信号線と、画素電
極またはゲート電極との絶縁分離は確実に確保されてい
る。従って、信号線をゲート電極に近接配置させても、
ショート状態が発生しない。それ故、表示のライン欠陥
が発生しないと共に、画素領域における薄膜トランジス
タの占有面積が縮小され、画素電極の形成領域を拡張で
きるので、開口率を高めることができる。しかも、ソー
ス領域およびドレイン領域をセルフアライン構造とする
ことができるので、ＴＦＴの寄生容量の低減および短チ
ャネル化が阻害されない。また、画素電極の端部を信号
線の近傍、例えばその上方位置に到達するまで拡張して
も、これらの間にはショート状態が発生しない。従っ
て、表示の点欠陥を発生させることなく画素電極を拡張
できるため、この領域の開口率のロスをなくして、開口
率を高めることができる。このように、ショートに起因
する表示の欠陥の発生を防止することによって、表示の
信頼性を高めると共に、開口率を高めることによって、
表示の品位も向上させることができる。In the liquid crystal display panel according to the present invention, the signal line is formed under the gate oxide film, for example, as a layer between the transparent substrate and the source region, and conductively connected to the source region there. Since at least the gate oxide film is provided between the electrode and the pixel electrode, the insulation separation between the signal line and the pixel electrode or the gate electrode is reliably ensured. Therefore, even if the signal line is placed close to the gate electrode,
Short circuit does not occur. Therefore, the line defect of the display does not occur, the area occupied by the thin film transistor in the pixel region is reduced, and the formation region of the pixel electrode can be expanded, so that the aperture ratio can be increased. Moreover, since the source region and the drain region can have a self-aligned structure, the reduction of the parasitic capacitance of the TFT and the shortening of the channel are not hindered. Further, even if the end portion of the pixel electrode is extended to reach the vicinity of the signal line, for example, the position above the signal line, a short-circuit state does not occur between them. Therefore, the pixel electrode can be expanded without causing a display point defect, so that loss of the aperture ratio in this region can be eliminated and the aperture ratio can be increased. In this way, by preventing the occurrence of display defects due to a short circuit, the reliability of the display is improved and the aperture ratio is increased,
The display quality can also be improved.
【００１５】[0015]
【実施例】次に、本発明の実施例について、添付図面を
参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【００１６】〔実施例１〕図１は本発明の実施例１に係
る液晶表示パネルのマトリックスアレイの一部を示す平
面図、図２はそのＡ−Ａ線における断面図である。[Embodiment 1] FIG. 1 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 1 of the present invention, and FIG. 2 is a sectional view taken along line AA.
【００１７】この実施例は、図１に示すように、垂直方
向の信号線２ａ，２ｂ・・・と、水平方向のゲート線３
ａ，３ｂ・・・とが格子状に配線され、それらの間に各
画素領域１ａ，１ｂ・・が形成されている。In this embodiment, as shown in FIG. 1, vertical signal lines 2a, 2b ... And horizontal gate lines 3 are provided.
are wired in a grid pattern, and the pixel regions 1a, 1b, ... Are formed between them.
【００１８】以下に画素領域１ａを例にとって、その構
造を説明する。この画素領域１ａにおいては、モリブデ
ンシリサイドからなる信号線２ａが導電接続するソース
領域４、ゲート線３ａが導電接続するゲート電極５、お
よび画素電極６が導電接続するドレイン領域７によっ
て、ＴＦＴ８が形成されている。ここで、画素電極６
は、ＩＴＯからなる透明電極であって、その一方の端部
６ａは信号線２ａと重なり合い、他方の端部６ｂは隣接
する画素領域１ｂの信号線２ｂと重なり合うまで、画素
領域１ａのほぼ全面にわたって拡張形成されている。The structure of the pixel region 1a will be described below as an example. In this pixel region 1a, a TFT 8 is formed by a source region 4 conductively connected to the signal line 2a made of molybdenum silicide, a gate electrode 5 conductively connected to the gate line 3a, and a drain region 7 conductively connected to the pixel electrode 6. ing. Here, the pixel electrode 6
Is a transparent electrode made of ITO, and one end 6a thereof overlaps the signal line 2a, and the other end 6b thereof overlaps the signal line 2b of the adjacent pixel region 1b over substantially the entire area of the pixel region 1a. It is expanded.
【００１９】このＴＦＴ８の断面構造は、図２に示すよ
うに、液晶表示パネル全体を支持する透明なガラス基板
９の表面上に信号線２ａが形成されており、その表面側
に多結晶シリコン層１０が形成されている。この多結晶
シリコン層１０には、真性の多結晶シリコン領域である
チャネル領域１１を除いて、ｎ型の不純物としてのリン
が導入されて、ソース領域４およびドレイン領域７が形
成されている。これにより、信号線２ａは、ソース領域
４とガラス基板９との間でソース領域４に導電接続する
構造になっている。ここで、リンの導入は、多結晶シリ
コン層１０の表面側に形成されたゲート酸化膜１２を介
してイオン注入により行われ、その上のゲート電極５を
利用してセルフアラインとなるように行われる。その条
件は信号線２ａとソース領域４とが導電接続するように
設定される。また、ＴＦＴ８の表面側にはシリコン酸化
膜からなる層間絶縁膜１３が堆積されており、それには
接続孔１３ａのみが開口されている。この接続孔１３ａ
を介して、画素電極６がドレイン領域７に導電接続して
いる。ここで、画素電極６の一方の端部６ａは、ソース
領域４の上方位置、すなわち、信号線２ａの上方位置に
まで延びている一方、他方側の端部６ｂは、隣接する画
素領域１ｂの信号線２ｂの上方位置にまで拡張されて、
画素電極６の形成領域が最大限に拡張されている。ま
た、従来の構造であれば、層間絶縁膜１３の接続孔を介
してソース領域４と信号線２ａとを導電接続させている
ため、信号線２ａとゲート電極５とがショート状態とな
らないように、それらの離間距離を広く確保しているの
に対し、本例においては、信号線２ａとゲート電極５と
を、異なる層に、すなわち、ゲート酸化膜１２の下層側
および上層側に分離して形成している。従って、層間絶
縁膜１３に形成する接続孔の形成位置のばらつき、開口
時のレジストマスクの欠陥などを考慮する必要がないの
で、信号線２ａとゲート電極５との配置間隔を狭めて、
ＴＦＴ８の形成領域を縮小している。このため、画素電
極６の形成領域がさらに拡張されて、開口率が高くなっ
ている。それ故、ショート状態が発生せず、信頼性が高
いのに加えて、表示の品位も高い。As shown in FIG. 2, the TFT 8 has a sectional structure in which a signal line 2a is formed on the surface of a transparent glass substrate 9 which supports the entire liquid crystal display panel, and a polycrystalline silicon layer is formed on the surface side. 10 are formed. Except for the channel region 11 which is an intrinsic polycrystalline silicon region, phosphorus as an n-type impurity is introduced into the polycrystalline silicon layer 10 to form the source region 4 and the drain region 7. As a result, the signal line 2a is structured to be conductively connected to the source region 4 between the source region 4 and the glass substrate 9. Here, the introduction of phosphorus is performed by ion implantation through the gate oxide film 12 formed on the surface side of the polycrystalline silicon layer 10, and the self-alignment is performed by utilizing the gate electrode 5 thereon. Be seen. The condition is set so that the signal line 2a and the source region 4 are conductively connected. Further, an interlayer insulating film 13 made of a silicon oxide film is deposited on the front surface side of the TFT 8, and only a connection hole 13a is opened therein. This connection hole 13a
The pixel electrode 6 is conductively connected to the drain region 7 via the. Here, one end portion 6a of the pixel electrode 6 extends to a position above the source region 4, that is, to a position above the signal line 2a, while the other end portion 6b of the adjacent pixel region 1b. Expanded to a position above the signal line 2b,
The formation area of the pixel electrode 6 is expanded to the maximum extent. Further, in the conventional structure, since the source region 4 and the signal line 2a are conductively connected to each other through the connection hole of the interlayer insulating film 13, the signal line 2a and the gate electrode 5 are prevented from being short-circuited. In contrast to the wide distance between them, in the present example, the signal line 2a and the gate electrode 5 are separated into different layers, that is, the lower layer side and the upper layer side of the gate oxide film 12, respectively. Is forming. Therefore, it is not necessary to consider variations in the formation positions of the connection holes formed in the interlayer insulating film 13, defects in the resist mask at the time of opening, and the like, so that the arrangement interval between the signal line 2a and the gate electrode 5 is narrowed.
The area where the TFT 8 is formed is reduced. Therefore, the formation area of the pixel electrode 6 is further expanded, and the aperture ratio is increased. Therefore, the short-circuit state does not occur, the reliability is high, and the display quality is high.
【００２０】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図３を参照して説明する。A method of manufacturing the matrix array of the liquid crystal display panel having the above structure will be described with reference to FIG.
【００２１】図３は、液晶表示パネルの製造方法の一部
を示す工程断面図である。3A to 3D are process sectional views showing a part of a method of manufacturing a liquid crystal display panel.
【００２２】まず、図３（ａ）に示すように、ガラス基
板９の表面上にスパッタ法により、モリブデンシリサイ
ドを被着した後、パターニングして、所定のパターン領
域に信号線２ａを残す。First, as shown in FIG. 3A, after molybdenum silicide is deposited on the surface of the glass substrate 9 by the sputtering method, patterning is performed to leave the signal line 2a in a predetermined pattern region.
【００２３】次に、図３（ｂ）に示すように、それらの
表面側に真性の多結晶シリコン層を堆積させた後に、パ
ターニングして、多結晶シリコン層１０ａを残す。さら
に、熱酸化を施して、多結晶シリコン層１０ａの表面に
ゲート酸化膜１２を形成する。本発明においては、ゲー
ト酸化膜１２とは、多結晶シリコン層１０ａの表面全体
に形成された酸化膜のことを意味する。Next, as shown in FIG. 3B, after depositing an intrinsic polycrystalline silicon layer on the surface side of them, patterning is performed to leave the polycrystalline silicon layer 10a. Further, thermal oxidation is performed to form gate oxide film 12 on the surface of polycrystalline silicon layer 10a. In the present invention, the gate oxide film 12 means an oxide film formed on the entire surface of the polycrystalline silicon layer 10a.
【００２４】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図３（ｃ）
に示すように、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてリンをイオン
注入して、ソース領域４およびドレイン領域７を導電化
する。このときの条件は、信号線２ａとソース領域４と
が導電接続するように、ドーズ量などが設定されてい
る。Next, a phosphorus-doped polycrystalline silicon layer is formed on the surface side of these by the CVD method, and then, as shown in FIG.
As shown in FIG. 5, patterning is performed to leave the gate electrode 5.
In this state, phosphorus is ion-implanted using the gate electrode 5 as a mask to make the source region 4 and the drain region 7 conductive. The conditions at this time are set such as the dose amount so that the signal line 2a and the source region 4 are conductively connected.
【００２５】次に、図３（ｄ）に示すように、これらの
表面側に、ＣＶＤ法により層間絶縁膜１３を堆積させた
後に、層間絶縁膜１３に接続孔１３ａを開口する。その
後に、ＩＴＯのスパッタ形成およびパターニングを行
い、図２に示す領域に画素電極６を残して、マトリック
スアレイを製造する。Next, as shown in FIG. 3D, after the interlayer insulating film 13 is deposited on these surface sides by the CVD method, a connection hole 13a is opened in the interlayer insulating film 13. After that, ITO is sputtered and patterned to leave a pixel electrode 6 in the region shown in FIG. 2 to manufacture a matrix array.
【００２６】以上のとおり、本例においては、信号線２
ａを形成しておくだけで、容易に表示の信頼性および表
示の品位が高い表示パネルを製造することができる。し
かも、ソース領域４およびドレイン領域７をセルフアラ
イン構造で形成できるので、形成されるＴＦＴ８の寄生
容量の低減および短チャネル化を妨げない。従って、Ｔ
ＦＴ８の寄生容量を、負荷である画素電極６の容量値に
比して小さくできるため、画素電極６に加えられた信号
がＴＦＴ８のスイッチングノイズの影響を受けにくいの
で、表示の信頼性が向上する。また、周辺ドライバー部
を一体化したときに、ドライバー部を高速化できる。ま
た、信号線２ａにモリブデンシリサイドを使用している
ため、１０００℃以上の耐熱性を有すると共に、不純物
ドープのポリシリコンなどに比して低抵抗である。As described above, in this example, the signal line 2
A display panel having high display reliability and high display quality can be easily manufactured only by forming a. Moreover, since the source region 4 and the drain region 7 can be formed in a self-aligned structure, the reduction of the parasitic capacitance and the shortening of the channel of the formed TFT 8 are not hindered. Therefore, T
Since the parasitic capacitance of the FT 8 can be made smaller than the capacitance value of the pixel electrode 6 which is a load, the signal applied to the pixel electrode 6 is less likely to be affected by the switching noise of the TFT 8, thus improving the display reliability. .. Further, when the peripheral driver unit is integrated, the speed of the driver unit can be increased. Further, since the signal line 2a uses molybdenum silicide, it has heat resistance of 1000 ° C. or higher and has a lower resistance than that of impurity-doped polysilicon or the like.
【００２７】〔実施例２〕次に、本発明の実施例２に係
る液晶表示パネルを、図４および図５を参照して、説明
する。Second Embodiment Next, a liquid crystal display panel according to a second embodiment of the present invention will be described with reference to FIGS. 4 and 5.
【００２８】図４は本発明の実施例２に係る液晶表示パ
ネルのマトリックスアレイの一部を示す平面図、図５は
そのＢ−Ｂ線における断面図である。ここで、実施例２
の液晶表示パネルは、実施例１に係る液晶表示パネルに
対して、ガラス基板９とドレイン領域７との間に信号線
２ａと同時に形成された積み上げ電極層を加え、また、
ソース領域４を拡張形成して、信号線を複層化したもの
であって、他の構成は同様である。それ故、対応する部
位には同符号を付して、それらの説明は省略する。FIG. 4 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 2 of the present invention, and FIG. 5 is a sectional view taken along line BB thereof. Example 2
The liquid crystal display panel of 1 is different from the liquid crystal display panel of Example 1 in that a stacked electrode layer formed at the same time as the signal line 2a is added between the glass substrate 9 and the drain region 7, and
The source region 4 is expanded and the signal line is multilayered, and the other configurations are the same. Therefore, corresponding parts are designated by the same reference numerals and the description thereof is omitted.
【００２９】これらの図において、ドレイン領域７の下
方には、ドレイン領域７とガラス基板９との間に形成さ
れた積み上げ電極層２１を有する。この積み上げ電極層
２１は、モリブデンシリサイドからなり、信号線２ａと
同時に形成されたものである。この積み上げ電極層２１
によって、ＴＦＴ８の形成領域に対応する層間絶縁膜１
３の表面は平坦化されている。このため、画素電極６を
ドレイン領域７に導電接続させるための接続孔１３ａの
開口精度が高く、接続孔１３ａとゲート電極５との離間
距離を狭めて、ＴＦＴ８の形成領域を一層狭めている、
これにより、画素電極６の形成領域が拡張されて、開口
率が高まり、表示の品位をさらに高めている。また、ソ
ース領域４と信号線２ａとの導電接続を層間絶縁膜の接
続孔を介せず、直接に接続しているため、信号線２ａに
ドッグボーンと呼ばれる幅の広い接続領域を形成する必
要がなく、信号線２ａを直線的に配置でき、開口率のロ
スなどを低減できている。In these figures, a stacked electrode layer 21 formed between the drain region 7 and the glass substrate 9 is provided below the drain region 7. The stacked electrode layer 21 is made of molybdenum silicide and is formed simultaneously with the signal line 2a. This stacked electrode layer 21
The interlayer insulating film 1 corresponding to the formation region of the TFT 8
The surface of 3 is flattened. Therefore, the opening accuracy of the connection hole 13a for conductively connecting the pixel electrode 6 to the drain region 7 is high, the distance between the connection hole 13a and the gate electrode 5 is narrowed, and the formation region of the TFT 8 is further narrowed.
As a result, the formation area of the pixel electrode 6 is expanded, the aperture ratio is increased, and the display quality is further improved. Further, since the conductive connection between the source region 4 and the signal line 2a is directly connected without passing through the connection hole of the interlayer insulating film, it is necessary to form a wide connection region called a dog bone in the signal line 2a. Therefore, the signal line 2a can be linearly arranged, and the loss of the aperture ratio can be reduced.
【００３０】さらに、ソース領域４の構造を、図６およ
び図７に示す。Further, the structure of the source region 4 is shown in FIGS. 6 and 7.
【００３１】図６は図４のＣ−Ｃ線における断面図、図
７はソース領域４および信号線２ａの概略構成図であ
る。FIG. 6 is a sectional view taken along the line CC of FIG. 4, and FIG. 7 is a schematic configuration diagram of the source region 4 and the signal line 2a.
【００３２】これらの図において、ソース領域４は、信
号線２ａとの接続部からさらに信号線２ａの上層側を、
その形成パターンに沿って延長された拡張領域４ａを有
している。この拡張領域４ａの表面側には、ゲート酸化
膜１２と同時に形成された酸化膜１２ａも有している。
ここで、拡張領域４ａは、ソース領域４と同時に形成さ
れたものであって、ソース領域４と同様にリンがイオン
注入されて導電性を有する。従って、信号線２ａは、上
層側に導電性の拡張領域４ａを予備配線層として備える
構造である。このため、信号線２ａに断線部分があって
も、この断線部分の導電接続は拡張領域４ａが担うた
め、信号線２ａが断線状態になって表示のライン欠陥が
発生することを防止されている。In these figures, the source region 4 extends from the connection with the signal line 2a to the upper layer side of the signal line 2a.
It has an extension region 4a extended along the formation pattern. An oxide film 12a formed at the same time as the gate oxide film 12 is also provided on the surface side of the extension region 4a.
Here, the extension region 4a is formed at the same time as the source region 4, and like the source region 4, phosphorus is ion-implanted and has conductivity. Therefore, the signal line 2a has a structure in which the conductive extension region 4a is provided as a preliminary wiring layer on the upper layer side. Therefore, even if the signal line 2a has a disconnection portion, the conductive connection of this disconnection portion is carried by the expansion region 4a, so that the signal line 2a is prevented from being disconnected and a display line defect is prevented. ..
【００３３】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図８を参照して説明する。A method of manufacturing the matrix array of the liquid crystal display panel having such a structure will be described with reference to FIG.
【００３４】図８は、液晶表示パネルの製造方法の一部
を示す工程断面図である。FIG. 8 is a process sectional view showing a part of a method of manufacturing a liquid crystal display panel.
【００３５】まず、図８（ａ）に示すように、ガラス基
板９の表面上にスパッタ法により、モリブデンシリサイ
ドを被着した後、パターニングして所定のパターン領域
に信号線２ａを残すと共に、ドレイン形成予定領域に積
み上げ電極層２１も残す。First, as shown in FIG. 8A, after molybdenum silicide is deposited on the surface of the glass substrate 9 by the sputtering method, patterning is performed to leave the signal line 2a in a predetermined pattern region and to drain the drain. The stacked electrode layer 21 is also left in the planned formation region.
【００３６】次に、図８（ｂ）に示すように、それらの
表面側全体に真性の多結晶シリコン層を堆積させた後
に、パターニングして、多結晶シリコン層１０ａを残
す。ここで、多結晶シリコン層１０ａの形成領域は、Ｔ
ＦＴの形成予定領域に加えて、信号線２ａを形成した領
域にまで拡張されている。その後に、熱酸化を施して、
ゲート酸化膜１２を形成する。これにより、信号線２ａ
の上層側に残された多結晶シリコン層１０ａの表面側に
も酸化膜１２ａが形成される。Next, as shown in FIG. 8B, after depositing an intrinsic polycrystalline silicon layer on the entire surface side thereof, patterning is performed to leave the polycrystalline silicon layer 10a. Here, the formation region of the polycrystalline silicon layer 10a is T
In addition to the area where the FT is to be formed, it is extended to the area where the signal line 2a is formed. After that, apply thermal oxidation,
The gate oxide film 12 is formed. Thereby, the signal line 2a
An oxide film 12a is also formed on the surface side of the polycrystalline silicon layer 10a left on the upper layer side.
【００３７】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図８（ｃ）
に示すように、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてリンをイオン
注入して、ソース領域４およびドレイン領域７を導電化
する。これにより、信号線２ａとソース領域４との導電
接続が形成される。一方、信号線２ａの上層側に残され
た多結晶シリコン層１０ａ（拡張領域４ａ）も導電化
し、配線層２ａの上層側配線層を構成する。Next, a phosphorus-doped polycrystalline silicon layer is formed on these surface sides by the CVD method, and then, as shown in FIG.
As shown in FIG. 5, patterning is performed to leave the gate electrode 5.
In this state, phosphorus is ion-implanted using the gate electrode 5 as a mask to make the source region 4 and the drain region 7 conductive. Thereby, a conductive connection between the signal line 2a and the source region 4 is formed. On the other hand, the polycrystalline silicon layer 10a (extended region 4a) left on the upper layer side of the signal line 2a is also made conductive to form the upper wiring layer of the wiring layer 2a.
【００３８】次に、図８（ｄ）に示すように、これらの
表面側に、ＣＶＤ法により層間絶縁膜１３を堆積させた
後に、層間絶縁膜１３に接続孔１３ａを開口する。その
後に、ＩＴＯのスパッタ形成およびパターニングを行
い、図５に示す領域に画素電極６を残して、マトリック
スアレイを製造する。Next, as shown in FIG. 8D, after the interlayer insulating film 13 is deposited on these surface sides by the CVD method, a connection hole 13a is opened in the interlayer insulating film 13. After that, ITO is sputtered and patterned to leave a pixel electrode 6 in the region shown in FIG. 5 to manufacture a matrix array.
【００３９】このように、信号線２ａを形成するための
工程を援用して、積み上げ電極層２１を形成すると共
に、ソース領域４およびドレイン領域７を形成する工程
を援用して、ソース領域４からの拡張領域４ａを信号線
２ａの上層にまで形成し、信号線２ａの冗長配線構造を
形成する。このため、本例においても、生産性を高く維
持したまま、表示品質の高い液晶表示パネルを製造でき
る。また、ドレイン領域７に積み上げ電極層２１を備え
ているため、層間絶縁膜１３に接続孔１３ａを開口する
ときに、その開口深さにばらつきが発生した場合であっ
ても、この積み上げ電極層２１がパッドとして機能する
ため、それらの導電接続を損ねることがない。また、信
号線２ａにモリブデンシリサイドを用いているため、約
１０００℃以上の耐熱性を備え、かつ、不純物ドープの
ポリシリコンなどに比して低抵抗である。さらに、信号
線２ａの表面に、絶縁性が高いシリコン酸化膜を熱酸化
法によって形成できる。しかも、ＣＦ4 などを用いたド
ライエッチング法により、ポリシリコンとの積層膜を一
括してパターニングすることもできる。As described above, the step of forming the signal line 2a is used to form the stacked electrode layer 21, and the step of forming the source region 4 and the drain region 7 is also referred to. The extended region 4a is formed up to the upper layer of the signal line 2a to form a redundant wiring structure of the signal line 2a. Therefore, also in this example, a liquid crystal display panel with high display quality can be manufactured while maintaining high productivity. Further, since the drain electrode 7 is provided with the stacked electrode layer 21, when the connection hole 13a is opened in the interlayer insulating film 13, even if the opening depth varies, the stacked electrode layer 21 is formed. Function as pads, and do not impair their conductive connection. Further, since the signal line 2a uses molybdenum silicide, it has heat resistance of about 1000 ° C. or higher and has a lower resistance than that of impurity-doped polysilicon or the like. Further, a silicon oxide film having a high insulating property can be formed on the surface of the signal line 2a by a thermal oxidation method. Moreover, it is possible to collectively pattern the laminated film with polysilicon by a dry etching method using CF 4 or the like.
【００４０】なお、上記の製造方法においては、信号線
２ａおよび積み上げ電極層２１を完全にパターニングし
た後、多結晶シリコン層１０ａのパターニングを行って
いるが、以下の述べる製造方法を用いてもよい。In the above manufacturing method, the polycrystalline silicon layer 10a is patterned after the signal line 2a and the stacked electrode layer 21 are completely patterned, but the manufacturing method described below may be used. ..
【００４１】まず、ガラス基板９の表面全体に被着した
モリブデンシリサイド層に対し、図９（ａ）に示すよう
に、多結晶シリコン層１０ａが直接ガラス基板９表面に
形成されるべき領域２２のみをパターニングにより除去
する。First, with respect to the molybdenum silicide layer deposited on the entire surface of the glass substrate 9, as shown in FIG. 9A, only the region 22 where the polycrystalline silicon layer 10a is to be directly formed on the surface of the glass substrate 9 is formed. Are removed by patterning.
【００４２】次に、これらの表面側に多結晶シリコン層
を全面に被着した後、これらの表面を信号線２ａおよび
積み上げ電極層２１の形成領域の反転パターン領域を窓
開けしたマスクで覆い、その窓開け部からエッチングし
て、図９（ｂ）に斜線領域２３で示す領域に多結晶シリ
コン層１０ａを残すようにしてもよい。Next, after depositing a polycrystalline silicon layer on the entire surface of these surfaces, these surfaces are covered with a mask in which an inversion pattern area of the formation area of the signal line 2a and the stacked electrode layer 21 is opened. The window opening may be etched to leave the polycrystalline silicon layer 10a in the area indicated by the hatched area 23 in FIG. 9B.
【００４３】この場合には、多結晶シリコン層１０ａ
と、信号線２ａおよび積み上げ電極層２１とは同時にパ
ターニングされるので、精度が高い。従って、さらに、
各部位の形成領域を近接させて、ＴＦＴ８の形成領域を
縮小し、開口率をより高めることができる。In this case, the polycrystalline silicon layer 10a
Since the signal line 2a and the stacked electrode layer 21 are simultaneously patterned, the accuracy is high. Therefore, further
By making the formation regions of the respective parts close to each other, the formation region of the TFT 8 can be reduced and the aperture ratio can be further increased.
【００４４】また、図１０に示すように、ソース領域４
の上方側には、層間絶縁膜１３を形成せずに、画素電極
６の端部６ｂが、隣接する画素領域１ｂにおける信号線
２ｂの側のゲート酸化膜表面に直接形成されていてもよ
い。この場合には、この領域の層間絶縁膜が除去された
分に対応する開口率のロスなどをなくして、開口率を究
極まで高めることができるので、表示の品位をさらに向
上することができる。Further, as shown in FIG.
The end portion 6b of the pixel electrode 6 may be directly formed on the gate oxide film surface on the signal line 2b side in the adjacent pixel region 1b without forming the interlayer insulating film 13 on the upper side. In this case, since the loss of the aperture ratio corresponding to the removed portion of the interlayer insulating film in this region can be eliminated and the aperture ratio can be increased to the ultimate, the display quality can be further improved.
【００４５】〔実施例３〕図１１は、本発明の実施例３
に係る液晶表示パネルのマトリックスアレイの断面図で
ある。[Third Embodiment] FIG. 11 shows a third embodiment of the present invention.
3 is a cross-sectional view of a matrix array of the liquid crystal display panel according to FIG.
【００４６】実施例１および実施例２は、いずれもソー
ス領域４の下方位置で、信号線２ａが導電接続する構造
のものであったが、本例においては、ソース領域４の上
方位置で信号線２ａが導電接続している。なお、他の構
成は、図２に示す実施例１に係る液晶表示パネルと同様
な構成であるため、対応する部位には同符号を付して、
それらの説明を省略する。In each of the first and second embodiments, the signal line 2a is conductively connected to the lower side of the source region 4, but in the present example, the signal is moved to the upper side of the source region 4. The line 2a is conductively connected. Since the other configurations are the same as those of the liquid crystal display panel according to the first embodiment shown in FIG. 2, the corresponding parts are designated by the same reference numerals,
The description thereof will be omitted.
【００４７】図１１において、ガラス基板９の表面側に
形成されたＴＦＴ８のソース領域の上には、クロムから
なる信号線２ａが形成されている。ここで、信号線２ａ
としてクロムを使用した理由は、シリサイド化合物を使
用すると、後述する製造工程において、ＴＦＴ８のチャ
ネル領域１１などの表面から、下層側を損傷することな
く、シリサイド化合物を完全に除去することが困難であ
るため、残滓として残留させてしまうためである。従っ
て、信号線２ａにシリサイド化合物を使用しようとする
場合には、製造プロセスにおいて、マスキング層を形成
する必要があるのに対し、金属材料を使用すればシリコ
ンとの性質の違いを利用して、完全に除去しやすい。In FIG. 11, a signal line 2a made of chromium is formed on the source region of the TFT 8 formed on the surface side of the glass substrate 9. Here, the signal line 2a
The reason why chromium is used as is that when a silicide compound is used, it is difficult to completely remove the silicide compound from the surface of the channel region 11 of the TFT 8 or the like without damaging the lower layer side in the manufacturing process described later. Therefore, it is left as a residue. Therefore, when a silicide compound is used for the signal line 2a, it is necessary to form a masking layer in the manufacturing process, whereas if a metal material is used, the difference in properties from silicon is utilized, Easy to remove completely.
【００４８】この構成のマトリックスアレイにおいて
も、信号線２ａとソース領域４との導電接続に層間絶縁
膜の接続孔を利用していないので、各部位の絶縁分離が
確実であるため、表示の欠陥などが発生せず、また、開
口率を高く維持することにより、表示の品位も高い液晶
表示パネルを実現できる。Also in the matrix array having this structure, since the connection hole of the interlayer insulating film is not used for the conductive connection between the signal line 2a and the source region 4, the insulation separation of each portion is sure and the display defect is caused. And the like, and by maintaining a high aperture ratio, a liquid crystal display panel with high display quality can be realized.
【００４９】かかる構成の液晶表示パネルの製造方法
を、図１２を参照して説明する。A method of manufacturing the liquid crystal display panel having such a structure will be described with reference to FIG.
【００５０】図１２は、液晶表示パネルの製造方法の一
部を示す工程断面図である。FIG. 12 is a process sectional view showing a part of a method for manufacturing a liquid crystal display panel.
【００５１】まず、図１２（ａ）に示すように、ガラス
基板９の表面側全体に真性の多結晶シリコン層を堆積さ
せた後に、パターニングして、多結晶シリコン層１０ａ
を残す。First, as shown in FIG. 12A, an intrinsic polycrystalline silicon layer is deposited on the entire surface side of the glass substrate 9 and then patterned to form a polycrystalline silicon layer 10a.
Leave.
【００５２】次に、これらの表面全体にスパッタ法によ
りクロム層を被着した後、図１２（ｂ）に示すように、
所定のパターン領域に信号線２ａを残す。Next, after depositing a chromium layer on these entire surfaces by a sputtering method, as shown in FIG.
The signal line 2a is left in a predetermined pattern area.
【００５３】次に、図１２（ｃ）に示すように、それら
の表面側全体にＣＶＤ法により、シリコン酸化膜を堆積
させた後に、パターニングして、ゲート酸化膜１２を残
す。Next, as shown in FIG. 12C, a silicon oxide film is deposited on the entire front surface side by the CVD method and then patterned to leave the gate oxide film 12.
【００５４】ここで、信号線２ａにシリサイド化合物を
使用した場合には、熱酸化法によりゲート酸化膜１２を
形成してもよい。If a silicide compound is used for the signal line 2a, the gate oxide film 12 may be formed by a thermal oxidation method.
【００５５】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図１２
（ｄ）に示すように、パターニングしてゲート電極５を
残す。この状態で、ゲート電極５をマスクとしてリンを
イオン注入して、ソース領域４およびドレイン領域７を
導電化する。このときのリンの横拡散を利用して、信号
線２ａとソース領域４との導電接続を形成する。Next, a phosphorus-doped polycrystalline silicon layer is formed on the surface side of these by the CVD method, and then, as shown in FIG.
As shown in (d), the gate electrode 5 is left by patterning. In this state, phosphorus is ion-implanted using the gate electrode 5 as a mask to make the source region 4 and the drain region 7 conductive. The lateral diffusion of phosphorus at this time is used to form a conductive connection between the signal line 2a and the source region 4.
【００５６】しかる後に、これらの表面側に、ＣＶＤ法
により層間絶縁膜１３を堆積させた後に、層間絶縁膜１
３に接続孔１３ａを開口する。その後に、ＩＴＯのスパ
ッタ形成およびパターニングを行い、図１１に示す領域
に画素電極６を残して、マトリックスアレイを製造す
る。Then, after depositing an interlayer insulating film 13 on these surface sides by a CVD method, the interlayer insulating film 1
The connection hole 13a is opened at 3. After that, ITO is sputtered and patterned, and the pixel electrode 6 is left in the region shown in FIG. 11 to manufacture a matrix array.
【００５７】なお、本例の液晶表示パネルにおいても、
実施例２の液晶表示パネルにおいて講じたように、ドレ
イン領域７の側に積み上げ電極層を設けてもよい。この
場合には、ドレイン領域７の上に、クロムからなる積み
上げ電極層が形成され、この積み上げ電極層に対して、
画素電極６が接続孔１３ａを介して導電接続する構造と
なる。なお、この積み上げ電極層とドレイン領域７との
導電接続にも、不純物の横拡散を利用できる。In the liquid crystal display panel of this example as well,
As is the case with the liquid crystal display panel of Example 2, a stacked electrode layer may be provided on the drain region 7 side. In this case, a stacked electrode layer made of chromium is formed on the drain region 7, and with respect to this stacked electrode layer,
The pixel electrode 6 has a structure in which it is conductively connected through the connection hole 13a. Note that lateral diffusion of impurities can also be used for conductive connection between the stacked electrode layer and the drain region 7.
【００５８】以上のとおり、いずれの実施例において
も、ゲート酸化膜として形成されたシリコン酸化膜を境
界層として、信号線と、ゲート電極（ゲート線）および
画素電極とを確実に絶縁分離しているため、表示の点欠
陥およびライン欠陥の発生が抑制され、信頼性の高い液
晶表示パネルを製造することができる。また、絶縁分離
構造が確実であるため、それらの形成位置に対する制限
が緩和されているので、画素領域におけるＴＦＴの形成
領域をコンパクト化して、画素電極の形成領域を拡張す
ることができる。それ故、開口率を高めることによっ
て、表示の品位を向上することが可能である。ここで、
透明基板９に形成された信号線を遮光マスクとして利用
してもよく、この場合には、他の部位に信号線側の遮光
マスクを形成する必要がなく、またマトリックスアレイ
の画素領域と遮光マスクの整合が確実であるので、表示
の品位が高い。特に、図１３に示すように、実施例１な
いし実施例３における画素電極６の端部６ａ，６ｂを、
信号線２ａの上方位置にまで延長すると共に、他方辺側
の端部６ｃ，６ｄを、ゲート線３ａの上方位置にまで延
長した構造とし、信号線２ａおよびゲート線３ａを遮光
マスクとして利用した場合には、対向共通電極側にいず
れ側の遮光マスクも形成する必要がない。しかも、マト
リックス基板と共通基板との貼り合わせ精度に余裕度が
得られるので、表示の品位を確実に高めることができ
る。As described above, in any of the embodiments, the signal line, the gate electrode (gate line) and the pixel electrode are reliably insulated and separated by using the silicon oxide film formed as the gate oxide film as the boundary layer. Therefore, the occurrence of display point defects and line defects is suppressed, and a highly reliable liquid crystal display panel can be manufactured. Further, since the insulating and separating structure is reliable, the restriction on the formation position thereof is relaxed, so that the formation region of the TFT in the pixel region can be made compact and the formation region of the pixel electrode can be expanded. Therefore, it is possible to improve the display quality by increasing the aperture ratio. here,
The signal lines formed on the transparent substrate 9 may be used as a light-shielding mask. In this case, it is not necessary to form a light-shielding mask on the signal line side in other portions, and the pixel area of the matrix array and the light-shielding mask are not necessary. The display quality is high because it is surely matched. In particular, as shown in FIG. 13, the end portions 6a and 6b of the pixel electrode 6 in the first to third embodiments are
When the signal lines 2a and 3a are used as a light-shielding mask while extending to the position above the signal line 2a and the ends 6c and 6d on the other side to the position above the gate line 3a. It is not necessary to form a light-shielding mask on either side of the counter common electrode side. Moreover, since a margin can be obtained in the bonding accuracy between the matrix substrate and the common substrate, the display quality can be surely improved.
【００５９】なお、上記の実施例の他に、各実施例の構
造を組み合わせてもよいものであり、信号線などに使用
した材質なども、モリブデンシリサイドやクロムに限定
されるものではなく、アルミニウムや他のシリサイド化
合物、例えば、タングステンシリサイド、タンタルシリ
サイド、チタンシリサイドなどを利用してもよい。In addition to the above-mentioned embodiments, the structures of the respective embodiments may be combined, and the material used for the signal line and the like is not limited to molybdenum silicide or chromium, and aluminum may be used. Alternatively, other silicide compounds such as tungsten silicide, tantalum silicide, and titanium silicide may be used.
【００６０】また、層間絶縁膜なども、シリコン酸化膜
の他に、シリコン窒化膜などを全体的に、または部分的
に用いてもよいものである。As the interlayer insulating film and the like, a silicon nitride film or the like may be used wholly or partially in addition to the silicon oxide film.
【００６１】[0061]
【発明の効果】以上のとおり、本発明においては、液晶
表示パネルの透明基板の表面側に、画素電極に導電接続
するドレイン領域およびゲート線に導電接続するゲート
電極を備えた薄膜トランジスタと、この薄膜トランジス
タのゲート酸化膜の下層側に形成されて、そのソース領
域に導電接続する信号線とを有している。従って、本発
明によれば、信号線とソース領域とは直接に導電接続し
ており、層間絶縁膜の接続孔などを利用していないの
で、以下の効果を奏する。As described above, in the present invention, a thin film transistor provided with a drain region conductively connected to a pixel electrode and a gate electrode conductively connected to a gate line on the surface side of a transparent substrate of a liquid crystal display panel, and this thin film transistor And a signal line that is conductively connected to the source region of the gate oxide film. Therefore, according to the present invention, the signal line and the source region are directly conductively connected, and the connection hole of the interlayer insulating film is not used.
【００６２】 層間絶縁膜表面に信号線が形成されて
いないので、信号線と画素電極とがショート状態になる
ことがない。また、信号線はゲート酸化膜によって絶縁
分離され、ゲート電極ともショート状態になることがな
い。このため、表示の点欠陥やライン欠陥などが発生し
ないので、表示の信頼性が高い液晶表示パネルを実現で
きる。Since the signal line is not formed on the surface of the interlayer insulating film, the signal line and the pixel electrode are not short-circuited. Further, the signal line is insulated and separated by the gate oxide film, and the gate electrode and the gate electrode are not short-circuited. For this reason, a display point defect or a line defect does not occur, so that a liquid crystal display panel with high display reliability can be realized.
【００６３】 各部位の絶縁分離が確実であるため、
各部位を接近させて形成できるので、画素領域における
薄膜トランジスタの形成領域の占有面積を縮小し、画素
電極の形成領域を拡張できる。それ故、開口率を高くで
きるので、表示の品位も向上する。特に、画素電極が、
その画素領域の信号線の上方位置から隣接する画素領域
の信号線の上方位置にまで拡張形成されている場合に
は、開口率を究極まで高めることができる。Since the insulation separation of each part is reliable,
Since they can be formed close to each other, the area occupied by the thin film transistor formation region in the pixel region can be reduced and the pixel electrode formation region can be expanded. Therefore, since the aperture ratio can be increased, the display quality is also improved. In particular, the pixel electrode
When the extension is formed from the position above the signal line in the pixel region to the position above the signal line in the adjacent pixel region, the aperture ratio can be increased to the extreme.
【００６４】 しかも、ソース領域およびドレイン領
域をセルフアライン構造で形成できるので、形成される
ＴＦＴの寄生容量の低減および短チャネル化を妨げな
い。Moreover, since the source region and the drain region can be formed in a self-aligned structure, reduction of the parasitic capacitance of the formed TFT and shortening of the channel are not hindered.
【００６５】 ソース領域の形成領域が信号線の配線
パターン領域まで拡張形成されて、この拡張領域が信号
線の上層側を構成している場合には、新たな製造プロセ
スを追加することなく、信号線の冗長配線構造を実現で
きる。When the formation region of the source region is extendedly formed to the wiring pattern region of the signal line and the extension region constitutes the upper layer side of the signal line, the signal is formed without adding a new manufacturing process. A redundant wiring structure of lines can be realized.
【００６６】 ドレイン領域側に積み上げ電極層を備
えている場合には、ＴＦＴ形成領域の表面側を平坦化で
きる。また、ドレイン層の上層側に形成した層間絶縁膜
に画素電極の導電接続用の接続孔を形成するとき、この
積み上げ電極層をパッドとして利用して、画素電極とド
レイン領域とを確実に導電接続させることができる。When the stacked electrode layer is provided on the drain region side, the surface side of the TFT formation region can be flattened. Further, when forming a connection hole for conductive connection of the pixel electrode in the interlayer insulating film formed on the upper layer side of the drain layer, the stacked electrode layer is used as a pad to securely connect the pixel electrode and the drain region with each other. Can be made
【００６７】 かかる信号線がシリサイド化合物から
なる場合には、耐熱性を確保できると共に、信号線の低
抵抗化を維持できる。しかも、熱酸化を利用して、その
表面に良好なシリコン酸化膜を形成できると共に、ＣＦ
4 などを用いたドライエッチングによって、ポリシリコ
ンとの一括エッチングも可能である。When the signal line is made of a silicide compound, heat resistance can be ensured and low resistance of the signal line can be maintained. Moreover, thermal oxidation can be used to form a good silicon oxide film on the surface,
By dry etching using 4 etc., batch etching with polysilicon is also possible.
【００６８】 信号線を信号線側の遮光マスクとして
利用した場合には、この遮光ママスクを対向共通電極側
などに設ける必要がなく、また、表示の品位を維持、向
上するためのマトリックス基板と共通基板との貼り合わ
せ精度に余裕度が得られる。When the signal line is used as a light-shielding mask on the signal line side, it is not necessary to provide this light-shielding mask on the opposing common electrode side, and it is common to the matrix substrate for maintaining and improving display quality. A margin can be obtained in the bonding accuracy with the substrate.
【図１】本発明の実施例１に係る液晶表示パネルのマト
リックスアレイの一部を示す平面図である。FIG. 1 is a plan view showing a part of a matrix array of a liquid crystal display panel according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ線における断面図である。FIG. 2 is a cross-sectional view taken along the line AA of FIG.
【図３】（ａ）乃至（ｄ）のいずれも、本発明の実施例
１に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。3A to 3D are process cross-sectional views showing a part of a process of manufacturing a matrix array of a liquid crystal display panel according to a first embodiment of the present invention.
【図４】本発明の実施例２に係る液晶表示パネルのマト
リックスアレイの一部を示す平面図である。FIG. 4 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 2 of the present invention.
【図５】図４のＢ−Ｂ線における断面図である。5 is a cross-sectional view taken along the line BB of FIG.
【図６】図４のＣ−Ｃ線における断面図である。6 is a cross-sectional view taken along the line CC of FIG.
【図７】図４に示す液晶表示パネルのマトリックスアレ
イの信号線の構造を示す概略構成図である。7 is a schematic configuration diagram showing a structure of signal lines of a matrix array of the liquid crystal display panel shown in FIG.
【図８】（ａ）乃至（ｄ）のいずれも、本発明の実施例
２に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。8A to 8D are process cross-sectional views showing a part of a process of manufacturing a matrix array of a liquid crystal display panel according to a second embodiment of the present invention.
【図９】（ａ），（ｂ）いずれも、本発明の実施例２の
液晶表示パネルのマトリックスアレイの別の製造方法の
一部を示す平面図である。9A and 9B are plan views showing a part of another method for manufacturing the matrix array of the liquid crystal display panel according to the second embodiment of the present invention.
【図１０】図５に示す液晶表示パネルのマトリックスア
レイの変形例を示す断面図である。10 is a cross-sectional view showing a modified example of the matrix array of the liquid crystal display panel shown in FIG.
【図１１】本発明の実施例３に係る液晶表示パネルのマ
トリックスアレイの一部を示す平面図である。FIG. 11 is a plan view showing a part of a matrix array of a liquid crystal display panel according to a third embodiment of the present invention.
【図１２】（ａ）乃至（ｄ）のいずれも、本発明の実施
例３に係る液晶表示パネルのマトリックスアレイの製造
工程の一部を示す工程断面図である。12A to 12D are process cross-sectional views showing a part of a process for manufacturing a matrix array of a liquid crystal display panel according to a third embodiment of the present invention.
【図１３】図１に示す液晶表示パネルのマトリックスア
レイの変形例に係るマトリックス基板の一部を示す平面
図である。13 is a plan view showing a part of a matrix substrate according to a modified example of the matrix array of the liquid crystal display panel shown in FIG.
【図１４】従来例の液晶表示パネルのマトリックスアレ
イの一部を示す平面図である。FIG. 14 is a plan view showing a part of a matrix array of a conventional liquid crystal display panel.
【図１５】図１４のＤ−Ｄ線における断面図である。15 is a cross-sectional view taken along the line DD of FIG.
１ａ，１ｂ・・・画素領域 ２ａ，２ｂ・・・信号線 ３ａ，３ｂ・・・ゲート線 ４・・・ソース領域 ４ａ・・・拡張領域 ５・・・ゲート電極 ６・・・画素電極 ７・・・ドレイン領域 ８・・・ＴＦＴ １０，１０ａ・・・多結晶シリコン層 ２１・・・積み上げ電極層 1a, 1b ... Pixel area 2a, 2b ... Signal line 3a, 3b ... Gate line 4 ... Source area 4a ... Extended area 5 ... Gate electrode 6 ... Pixel electrode 7 ... ..Drain region 8 ... TFT 10, 10a ... Polycrystalline silicon layer 21 ... Stacked electrode layer
Claims (10)
続するドレイン領域およびゲート線に導電接続するゲー
ト電極を備えた薄膜トランジスタと、この薄膜トランジ
スタのゲート酸化膜の下層側に形成されて、そのソース
領域に導電接続する信号線と、を有することを特徴とす
る液晶表示パネル。1. A thin film transistor having a drain region conductively connected to a pixel electrode and a gate electrode conductively connected to a gate line on a surface side of a transparent substrate, and a thin film transistor formed on a lower layer side of a gate oxide film of the thin film transistor. A liquid crystal display panel, comprising: a signal line conductively connected to the source region.
透明基板と前記ソース領域の間で前記ソース領域に導電
接続していることを特徴とする液晶表示パネル。2. The liquid crystal display panel according to claim 1, wherein the signal line is conductively connected to the source region between the transparent substrate and the source region.
ドレイン領域との間には、前記信号線と同時に形成され
た積み上げ電極層を備えることを特徴とする液晶表示パ
ネル。3. The liquid crystal display panel according to claim 2, further comprising a stacked electrode layer formed at the same time as the signal line, between the transparent substrate and the drain region.
ソース領域の形成領域が前記信号線の配線パターン領域
まで拡張形成されて、この拡張領域が前記信号線の上層
側を構成していることを特徴とする液晶表示パネル。4. The method according to claim 2 or 3, wherein the formation region of the source region is extendedly formed to a wiring pattern region of the signal line, and the extension region constitutes an upper layer side of the signal line. Liquid crystal display panel characterized by.
おいて、前記信号線は、シリサイド化合物からなること
を特徴とする液晶表示パネル。5. The liquid crystal display panel according to claim 2, wherein the signal line is made of a silicide compound.
ソース領域と前記ゲート酸化膜との間で前記ソース領域
に導電接続していることを特徴とする液晶表示パネル。6. The liquid crystal display panel according to claim 1, wherein the signal line is conductively connected to the source region between the source region and the gate oxide film.
表面側には前記信号線と同時に形成された積み上げ電極
層を備え、この積み上げ電極層を介して前記画素電極は
前記ドレイン領域に導電接続していることを特徴とする
液晶表示パネル。7. The stacked electrode layer according to claim 6, wherein a stacked electrode layer formed at the same time as the signal line is provided on the surface side of the drain region, and the pixel electrode is conductively connected to the drain region through the stacked electrode layer. The liquid crystal display panel characterized by having.
信号線は金属配線層からなることを特徴とする液晶表示
パネル。8. The liquid crystal display panel according to claim 6 or 7, wherein the signal line is made of a metal wiring layer.
おいて、前記画素電極は、その画素領域の信号線の上方
位置から隣接する画素領域の信号線の上方位置にまで拡
張形成されていることを特徴とする液晶表示パネル。9. The pixel electrode according to claim 1, wherein the pixel electrode is extended from a position above a signal line in the pixel region to a position above a signal line in an adjacent pixel region. A liquid crystal display panel characterized by being.
において、前記信号線を、この信号線側の遮光マスクと
して利用していることを特徴とする液晶表示パネル。10. The liquid crystal display panel according to claim 1, wherein the signal line is used as a light-shielding mask on the signal line side.
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| JP22026891A JP3063266B2 (en) | 1991-08-30 | 1991-08-30 | Liquid crystal panel and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07230104A (en) * | 1993-12-24 | 1995-08-29 | Toshiba Corp | Active matrix type display element and its manufacture |
| JPH10502462A (en) * | 1994-06-30 | 1998-03-03 | ハネウエル・インコーポレーテッド | Large aperture AMLCD architecture |
| JP2009048063A (en) * | 2007-08-22 | 2009-03-05 | Seiko Epson Corp | Electro-optical device and method for manufacturing the same, and electronic equipment |
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| JP2015502029A (en) * | 2011-11-11 | 2015-01-19 | 京東方科技集團股▲ふん▼有限公司 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE |
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-
1991
- 1991-08-30 JP JP22026891A patent/JP3063266B2/en not_active Expired - Lifetime
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