JP3063266B2 - Liquid crystal panel and manufacturing method thereof - Google Patents
Liquid crystal panel and manufacturing method thereofInfo
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- Thin Film Transistor (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶パネル及びその製造
方法に関し、特にそのマトリックスアレイの信号線の形
成技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal panel and its manufacture.
More particularly, the present invention relates to a technique for forming signal lines of a matrix array.
【０００２】[0002]
【従来の技術】アクティブマトリクッス型の液晶表示パ
ネルの技術は飛躍的に進歩しており、テレビなどからＯ
Ａ機器向けの大型ディスプレイなどにも採用されていく
ものと期待されている。この液晶表示パネルに欠かせな
いマトリックスアレイの代表的な構造は、その平面図を
図１４に示すように、垂直方向の信号線１０２ａ，１０
２ｂ・・・と、水平方向のゲート線１０３ａ，１０３ｂ
・・・とが格子状に配線され、それらの間に各画素領域
１０１ａ，１０１ｂ・・が形成されている。例えば、画
素領域１０１ａにおいては、信号線１０２ａが導電接続
するソース領域１０４、ゲート線１０３ａが導電接続す
るゲート電極１０５、および画素電極１０６が導電接続
するドレイン領域１０７によって、ＴＦＴ（薄膜トラン
ジスタ）１０８が形成されている。ここで、画素電極１
０６は、ＩＴＯからなる透明電極であって、画素領域１
０１ａの内側領域に形成されている。このＴＦＴ１０８
の断面構造は、図１５に示すように、透明なガラス基板
１０９の表面側の多結晶シリコン層１１０には、チャネ
ル領域１１１を除いて、ソース領域１０４およびドレイ
ン領域１０７が形成されている。さらに、ＴＦＴ１０８
の表面側には層間絶縁膜１１２が形成されており、その
接続孔１１２ａ，１１２ｂを介して、信号線１０２ａは
ソース領域１０４に、画素電極１０６はドレイン領域１
０７にそれぞれ導電接続している。この構成のマトリッ
クアレイにおいて、信号線１０２ａからの信号電位がソ
ース領域１０４に印加された状態で、ゲート線１０３ａ
からゲート駆動電位が印加されると、ドレイン領域１０
７を介して信号電位が画素電極１０６に印加されて、対
向する共通電極（図示せず）とに間に封入された液晶材
料の配向状態を変えて情報を表示する。2. Description of the Related Art The technology of an active matrix type liquid crystal display panel has been advanced remarkably, and OTV has been widely used.
It is expected that it will be used in large displays for A equipment. A typical structure of a matrix array indispensable to this liquid crystal display panel is shown in a plan view of FIG.
2b... And horizontal gate lines 103a, 103b
Are wired in a grid pattern, and pixel regions 101a, 101b,... Are formed between them. For example, in the pixel region 101a, a TFT (thin film transistor) 108 is formed by the source region 104 to which the signal line 102a is conductively connected, the gate electrode 105 to which the gate line 103a is conductively connected, and the drain region 107 to which the pixel electrode 106 is conductively connected. Have been. Here, the pixel electrode 1
Reference numeral 06 denotes a transparent electrode made of ITO,
01a. This TFT 108
As shown in FIG. 15, the source region 104 and the drain region 107 are formed in the polycrystalline silicon layer 110 on the front side of the transparent glass substrate 109 except for the channel region 111, as shown in FIG. Further, the TFT 108
An interlayer insulating film 112 is formed on the surface side of the substrate. The signal line 102a is connected to the source region 104, and the pixel electrode 106 is connected to the drain region 1 through the connection holes 112a and 112b.
07 respectively. In the matrix array having this configuration, the gate line 103a is applied while the signal potential from the signal line 102a is applied to the source region 104.
When a gate drive potential is applied from the
A signal potential is applied to the pixel electrode 106 via 7 to change the alignment state of the liquid crystal material sealed between the pixel electrode 106 and the common electrode (not shown) to display information.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
マトリックスアレイにおいて、信号線１０４および画素
電極１０６は、いずれも同一の層間絶縁膜１１２の表面
上でそれぞれパターニングにより形成されたものである
ため、ショート状態になりやすいという問題を有する。
例えば、フォトリソグラフィの精度が低い場合やマスク
の欠陥などがあった場合に、信号線１０２ａと画素電極
１０６とがショート状態になると、この画素領域１０１
ａの表示に点欠陥が発生する。また、信号線１０２ａお
よびゲート電極１０５も層間絶縁膜１１３によって絶縁
分離された構造になっているが、接続孔１１２ａを開口
するとき、その形成位置がずれて、信号線１０２ａおよ
びゲート電極１０５（ゲート線１０３ａ）がショート状
態となると、信号線１０２ａから信号電位を供給される
べき画素領域全体への信号電位の印加が妨げられて、表
示のライン欠陥となる。However, in the conventional matrix array, the signal lines 104 and the pixel electrodes 106 are formed on the surface of the same interlayer insulating film 112 by patterning, respectively. There is a problem that the state tends to occur.
For example, when the accuracy of photolithography is low or when there is a defect in the mask, if the signal line 102a and the pixel electrode 106 are short-circuited, the pixel region 101
A point defect occurs in the display of a. The signal line 102a and the gate electrode 105 are also insulated and separated by the interlayer insulating film 113. However, when the connection hole 112a is opened, the formation position is shifted and the signal line 102a and the gate electrode 105 (gate When the line 103a) is short-circuited, the application of the signal potential to the entire pixel region to which the signal potential is to be supplied from the signal line 102a is prevented, resulting in a display line defect.
【０００４】このような表示の欠陥などの信頼性の低下
を防止するため、従来は、信号線１０２ａと、画素電極
１０６およびゲート電極１０５との間に一定以上の離間
距離を確保して、それらを絶縁分離する構造を採用して
いる。ここで、液晶表示パネルは、ＴＦＴ１０８が形成
されていない領域の画素電極１０６から光を透過させて
表示する。従って、各電極部の離間距離を広げると、表
示の信頼性が向上するものの、表示可能な領域の面積率
（開口率）が縮小され、表示の品位が低下する。このよ
うに、従来の構造では、表示の信頼性と表示の品位とは
二律背反する関係を有し、表示の高品質化などに対する
障害になっている。Conventionally, in order to prevent a decrease in reliability such as a display defect, a predetermined distance or more is secured between the signal line 102a and the pixel electrode 106 and the gate electrode 105. The structure which isolate | separates is adopted. Here, the liquid crystal display panel performs display by transmitting light from the pixel electrode 106 in a region where the TFT 108 is not formed. Therefore, when the separation distance between the electrode portions is increased, display reliability is improved, but the area ratio (opening ratio) of a displayable region is reduced, and display quality is reduced. As described above, in the conventional structure, the reliability of display and the quality of display have a trade-off relationship, which is an obstacle to improving the quality of display.
【０００５】以上の問題点に鑑みて、本発明の課題は、
新規な信号線の配置構造を採用することによって、上記
の二律背反する特性、すなわち、表示の信頼性および表
示の品位のいずれをも向上可能な液晶表示パネルを提供
することにある。[0005] In view of the above problems, an object of the present invention is to provide:
An object of the present invention is to provide a liquid crystal display panel capable of improving both of the above-mentioned two characteristics, namely, display reliability and display quality, by adopting a novel signal line arrangement structure.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、基板上に形成されたソース・ドレイン領
域を有するシリコン層及び該シリコン層の上にゲート絶
縁膜を介して形成されたゲート電極から成る薄膜トラン
ジスタと、上記ゲート電極の上に層間絶縁膜を介して形
成された画素電極とを有し、上記シリコン層の前記ソー
ス領域が信号線に導電接続すると共に、上記シリコン層
の前記ドレイン領域が前記層間絶縁膜に形成された接続
孔を介して前記画素電極に導電接続して成る液晶パネル
において、上記信号線が上記基板の上で上記ソース領域
の下に形成され、上記信号線が接続孔を介さずに当該ソ
ース領域に直接重なることを特徴とする。このような構
造の液晶パネルの製造方法は、基板上に信号線を形成す
る工程と、上記基板上にソース領域となるべき部分が上
記信号線の上に重なるようにシリコン層を形成する工程
と、上記シリコン層にゲート絶縁膜を介してゲート電極
を形成する工程と、上記ゲート電極の上に層間絶縁膜を
形成する工程と、上記層間絶縁膜のうち上記シリコン層
のドレイン領域の上部分に接続孔を形成する工程と、上
記層間絶縁膜上に上記接続孔を介して上記ドレイン領域
に導電接続する画素電極を形成する工程と、を有する。 In order to solve the above-mentioned problems, the present invention provides a silicon layer having source / drain regions formed on a substrate and a gate insulating layer formed on the silicon layer.
A thin film transistor comprising a gate electrode formed through an edge film, and a thin film transistor formed on the gate electrode via an interlayer insulating film.
A pixel electrode formed on the silicon layer.
The source region is conductively connected to the signal line and the silicon layer
Wherein the drain region is formed in the interlayer insulating film
In a liquid crystal panel electrically connected to the pixel electrode through a hole, the signal line is provided on the substrate in the source region.
Below, and the signal line does not pass through the connection hole.
Characterized in that it directly overlaps the source region . In a method of manufacturing a liquid crystal panel having such a structure , a signal line is formed on a substrate.
And the part to be the source region on the substrate
Forming a silicon layer overlying the signal line
And a gate electrode on the silicon layer via a gate insulating film
Forming an interlayer insulating film on the gate electrode.
Forming the silicon layer of the interlayer insulating film
Forming a connection hole in an upper portion of the drain region of
The drain region is formed on the interlayer insulating film through the connection hole.
Forming a pixel electrode that is conductively connected to the pixel electrode.
【０００７】また、本発明は、上記ドレイン領域の下層
に上記信号線と同時に形成された電極層を有することを
特徴とする。Further, the present invention is characterized in that an electrode layer formed simultaneously with the signal line is provided below the drain region.
【０００８】[0008]
【０００９】[0009]
【００１０】[0010]
【００１１】[0011]
【００１２】[0012]
【００１３】[0013]
【００１４】[0014]
【作用】信号線が基板とソース領域との間に位置し、画
素電極とは同層ではないため、信号線と画素電極とはゲ
ート絶縁膜又は層間絶縁膜により確実に絶縁分離され
る。従って、両者のショート欠陥を防止できると共に、
画素電極の縁を信号線の真上まで接近配置でき、画素領
域の開口率を高めることができる。また、信号線とソー
ス領域とは層間絶縁膜の接続孔を介すことなく、直接重
ねて導電接続しているため、接続孔の形成に伴う信号線
とゲート電極とのショート欠陥を防止できることは勿
論、信号線とゲート電極とはゲート絶縁膜で絶縁分離さ
れるので、両者間隔の縮小も可能となり、薄膜トランジ
スタ自体の占有面積の縮小化により、画素領域の開口率
を高めることができる。加えて、シリコン層等の薄膜ト
ランジスタの主要な構成要素を基板の一主面上のみに積
層形成し、同様に信号線を積層するだけで済み、作り込
み精度を確保でき、液晶パネルの製造が容易となり、高
性能且つ高信頼性でありながら、低コストの液晶パネル
を実現できる。The signal line is located between the substrate and the source region.
Since the element electrodes are not in the same layer, the signal lines and the pixel electrodes are not
Insulated and separated reliably by heat insulating film or interlayer insulating film
You. Therefore, while being able to prevent both short defects,
The edge of the pixel electrode can be positioned close to the signal line, and the pixel area
The aperture ratio of the region can be increased. Also, signal lines and saws
Is directly weighted without passing through the connection hole of the interlayer insulating film.
Because of the conductive connection, the signal line is
Of course, can prevent short-circuit defects between
The signal line and the gate electrode are separated by a gate insulating film.
The distance between the two can be reduced,
The aperture ratio of the pixel area is reduced by reducing the area occupied by the star itself.
Can be increased . In addition, thin film transistors such as silicon layers
The main components of the transistor are mounted only on one main surface of the board.
Just form layers and stack signal lines in the same way.
Liquid crystal panel can be easily manufactured,
Low cost LCD panel with high performance and high reliability
Can be realized .
【００１５】[0015]
【実施例】次に、本発明の実施例について、添付図面を
参照して説明する。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
【００１６】〔実施例１〕図１は本発明の実施例１に係
る液晶表示パネルのマトリックスアレイの一部を示す平
面図、図２はそのＡ−Ａ線における断面図である。Embodiment 1 FIG. 1 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 1 of the present invention, and FIG. 2 is a sectional view taken along line AA.
【００１７】この実施例は、図１に示すように、垂直方
向の信号線２ａ，２ｂ・・・と、水平方向のゲート線３
ａ，３ｂ・・・とが格子状に配線され、それらの間に各
画素領域１ａ，１ｂ・・が形成されている。In this embodiment, as shown in FIG. 1, vertical signal lines 2a, 2b.
are wired in a grid pattern, and pixel regions 1a, 1b,... are formed between them.
【００１８】以下に画素領域１ａを例にとって、その構
造を説明する。この画素領域１ａにおいては、モリブデ
ンシリサイドからなる信号線２ａが導電接続するソース
領域４、ゲート線３ａが導電接続するゲート電極５、お
よび画素電極６が導電接続するドレイン領域７によっ
て、ＴＦＴ８が形成されている。ここで、画素電極６
は、ＩＴＯからなる透明電極であって、その一方の端部
６ａは信号線２ａと重なり合い、他方の端部６ｂは隣接
する画素領域１ｂの信号線２ｂと重なり合うまで、画素
領域１ａのほぼ全面にわたって拡張形成されている。The structure of the pixel region 1a will be described below by taking the pixel region 1a as an example. In the pixel region 1a, a TFT 8 is formed by a source region 4 to which the signal line 2a made of molybdenum silicide is conductively connected, a gate electrode 5 to which the gate line 3a is conductively connected, and a drain region 7 to which the pixel electrode 6 is conductively connected. ing. Here, the pixel electrode 6
Is a transparent electrode made of ITO, one end 6a of which overlaps with the signal line 2a and the other end 6b extends over substantially the entire surface of the pixel region 1a until it overlaps with the signal line 2b of the adjacent pixel region 1b. The extension has been formed.
【００１９】このＴＦＴ８の断面構造は、図２に示すよ
うに、液晶表示パネル全体を支持する透明なガラス基板
９の表面上に信号線２ａが形成されており、その表面側
に多結晶シリコン層１０が形成されている。この多結晶
シリコン層１０には、真性の多結晶シリコン領域である
チャネル領域１１を除いて、ｎ型の不純物としてのリン
が導入されて、ソース領域４およびドレイン領域７が形
成されている。これにより、信号線２ａは、ソース領域
４とガラス基板９との間でソース領域４に導電接続する
構造になっている。ここで、リンの導入は、多結晶シリ
コン層１０の表面側に形成されたゲート酸化膜１２を介
してイオン注入により行われ、その上のゲート電極５を
利用してセルフアラインとなるように行われる。その条
件は信号線２ａとソース領域４とが導電接続するように
設定される。また、ＴＦＴ８の表面側にはシリコン酸化
膜からなる層間絶縁膜１３が堆積されており、それには
接続孔１３ａのみが開口されている。この接続孔１３ａ
を介して、画素電極６がドレイン領域７に導電接続して
いる。ここで、画素電極６の一方の端部６ａは、ソース
領域４の上方位置、すなわち、信号線２ａの上方位置に
まで延びている一方、他方側の端部６ｂは、隣接する画
素領域１ｂの信号線２ｂの上方位置にまで拡張されて、
画素電極６の形成領域が最大限に拡張されている。ま
た、従来の構造であれば、層間絶縁膜１３の接続孔を介
してソース領域４と信号線２ａとを導電接続させている
ため、信号線２ａとゲート電極５とがショート状態とな
らないように、それらの離間距離を広く確保しているの
に対し、本例においては、信号線２ａとゲート電極５と
を、異なる層に、すなわち、ゲート酸化膜１２の下層側
および上層側に分離して形成している。従って、層間絶
縁膜１３に形成する接続孔の形成位置のばらつき、開口
時のレジストマスクの欠陥などを考慮する必要がないの
で、信号線２ａとゲート電極５との配置間隔を狭めて、
ＴＦＴ８の形成領域を縮小している。このため、画素電
極６の形成領域がさらに拡張されて、開口率が高くなっ
ている。それ故、ショート状態が発生せず、信頼性が高
いのに加えて、表示の品位も高い。As shown in FIG. 2, the sectional structure of the TFT 8 is such that a signal line 2a is formed on the surface of a transparent glass substrate 9 supporting the entire liquid crystal display panel, and a polycrystalline silicon layer is formed on the surface side. 10 are formed. Except for the channel region 11 which is an intrinsic polycrystalline silicon region, phosphorus as an n-type impurity is introduced into the polycrystalline silicon layer 10 to form the source region 4 and the drain region 7. Thus, the signal line 2 a is configured to be conductively connected to the source region 4 between the source region 4 and the glass substrate 9. Here, the introduction of phosphorus is performed by ion implantation through a gate oxide film 12 formed on the surface side of the polycrystalline silicon layer 10, and the self-alignment is performed using the gate electrode 5 thereon. Will be The conditions are set so that the signal line 2a and the source region 4 are conductively connected. Further, an interlayer insulating film 13 made of a silicon oxide film is deposited on the front surface side of the TFT 8, and only the connection hole 13a is opened therein. This connection hole 13a
, The pixel electrode 6 is conductively connected to the drain region 7. Here, one end 6a of the pixel electrode 6 extends to a position above the source region 4, that is, to a position above the signal line 2a, and the other end 6b of the pixel electrode 6 Expanded to a position above the signal line 2b,
The formation area of the pixel electrode 6 is maximized. Further, according to the conventional structure, the source region 4 and the signal line 2a are conductively connected through the connection hole of the interlayer insulating film 13, so that the signal line 2a and the gate electrode 5 are not short-circuited. In the present example, the signal line 2a and the gate electrode 5 are separated into different layers, that is, separated into a lower layer side and an upper layer side of the gate oxide film 12, in the present example. Has formed. Therefore, it is not necessary to consider variations in the formation positions of the connection holes formed in the interlayer insulating film 13, defects in the resist mask at the time of opening, and the like.
The area where the TFT 8 is formed is reduced. For this reason, the formation area of the pixel electrode 6 is further expanded, and the aperture ratio is increased. Therefore, a short state does not occur and the display quality is high in addition to high reliability.
【００２０】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図３を参照して説明する。A method of manufacturing a matrix array of a liquid crystal display panel having such a structure will be described with reference to FIG.
【００２１】図３は、液晶表示パネルの製造方法の一部
を示す工程断面図である。FIG. 3 is a process sectional view showing a part of a method of manufacturing a liquid crystal display panel.
【００２２】まず、図３（ａ）に示すように、ガラス基
板９の表面上にスパッタ法により、モリブデンシリサイ
ドを被着した後、パターニングして、所定のパターン領
域に信号線２ａを残す。First, as shown in FIG. 3A, molybdenum silicide is deposited on the surface of a glass substrate 9 by a sputtering method and then patterned to leave a signal line 2a in a predetermined pattern region.
【００２３】次に、図３（ｂ）に示すように、それらの
表面側に真性の多結晶シリコン層を堆積させた後に、パ
ターニングして、多結晶シリコン層１０ａを残す。さら
に、熱酸化を施して、多結晶シリコン層１０ａの表面に
ゲート酸化膜１２を形成する。本発明においては、ゲー
ト酸化膜１２とは、多結晶シリコン層１０ａの表面全体
に形成された酸化膜のことを意味する。Next, as shown in FIG. 3 (b), after depositing an intrinsic polycrystalline silicon layer on their surface side, they are patterned to leave a polycrystalline silicon layer 10a. Further, thermal oxidation is performed to form gate oxide film 12 on the surface of polycrystalline silicon layer 10a. In the present invention, the gate oxide film 12 means an oxide film formed on the entire surface of the polycrystalline silicon layer 10a.
【００２４】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図３（ｃ）
に示すように、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてリンをイオン
注入して、ソース領域４およびドレイン領域７を導電化
する。このときの条件は、信号線２ａとソース領域４と
が導電接続するように、ドーズ量などが設定されてい
る。Next, a phosphorus-doped polycrystalline silicon layer is formed on these surface sides by a CVD method, and then, as shown in FIG.
As shown in FIG. 6, the gate electrode 5 is left by patterning.
In this state, phosphorus is ion-implanted using the gate electrode 5 as a mask to make the source region 4 and the drain region 7 conductive. At this time, the dose and the like are set so that the signal line 2a and the source region 4 are conductively connected.
【００２５】次に、図３（ｄ）に示すように、これらの
表面側に、ＣＶＤ法により層間絶縁膜１３を堆積させた
後に、層間絶縁膜１３に接続孔１３ａを開口する。その
後に、ＩＴＯのスパッタ形成およびパターニングを行
い、図２に示す領域に画素電極６を残して、マトリック
スアレイを製造する。Next, as shown in FIG. 3D, a connection hole 13a is opened in the interlayer insulating film 13 after an interlayer insulating film 13 is deposited on these surface sides by a CVD method. Thereafter, ITO is formed by sputtering and patterned, and a matrix array is manufactured while leaving the pixel electrodes 6 in the regions shown in FIG.
【００２６】以上のとおり、本例においては、信号線２
ａを形成しておくだけで、容易に表示の信頼性および表
示の品位が高い表示パネルを製造することができる。し
かも、ソース領域４およびドレイン領域７をセルフアラ
イン構造で形成できるので、形成されるＴＦＴ８の寄生
容量の低減および短チャネル化を妨げない。従って、Ｔ
ＦＴ８の寄生容量を、負荷である画素電極６の容量値に
比して小さくできるため、画素電極６に加えられた信号
がＴＦＴ８のスイッチングノイズの影響を受けにくいの
で、表示の信頼性が向上する。また、周辺ドライバー部
を一体化したときに、ドライバー部を高速化できる。ま
た、信号線２ａにモリブデンシリサイドを使用している
ため、１０００℃以上の耐熱性を有すると共に、不純物
ドープのポリシリコンなどに比して低抵抗である。As described above, in this example, the signal line 2
A display panel with high display reliability and high display quality can be easily manufactured only by forming a. Moreover, since the source region 4 and the drain region 7 can be formed in a self-aligned structure, the reduction of the parasitic capacitance and the shortened channel of the TFT 8 to be formed are not hindered. Therefore, T
Since the parasitic capacitance of the FT 8 can be made smaller than the capacitance value of the pixel electrode 6 which is a load, the signal applied to the pixel electrode 6 is hardly affected by the switching noise of the TFT 8, so that the display reliability is improved. . Further, when the peripheral driver section is integrated, the speed of the driver section can be increased. In addition, since molybdenum silicide is used for the signal line 2a, it has heat resistance of 1000 ° C. or more and has lower resistance than impurity-doped polysilicon or the like.
【００２７】〔実施例２〕次に、本発明の実施例２に係
る液晶表示パネルを、図４および図５を参照して、説明
する。Second Embodiment Next, a liquid crystal display panel according to a second embodiment of the present invention will be described with reference to FIGS.
【００２８】図４は本発明の実施例２に係る液晶表示パ
ネルのマトリックスアレイの一部を示す平面図、図５は
そのＢ−Ｂ線における断面図である。ここで、実施例２
の液晶表示パネルは、実施例１に係る液晶表示パネルに
対して、ガラス基板９とドレイン領域７との間に信号線
２ａと同時に形成された積み上げ電極層を加え、また、
ソース領域４を拡張形成して、信号線を複層化したもの
であって、他の構成は同様である。それ故、対応する部
位には同符号を付して、それらの説明は省略する。FIG. 4 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 2 of the present invention, and FIG. 5 is a sectional view taken along line BB. Here, Example 2
In the liquid crystal display panel according to the first embodiment, a stacked electrode layer formed simultaneously with the signal line 2a between the glass substrate 9 and the drain region 7 is added to the liquid crystal display panel according to the first embodiment.
The signal line is multi-layered by extending the source region 4, and the other configuration is the same. Therefore, corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
【００２９】これらの図において、ドレイン領域７の下
方には、ドレイン領域７とガラス基板９との間に形成さ
れた積み上げ電極層２１を有する。この積み上げ電極層
２１は、モリブデンシリサイドからなり、信号線２ａと
同時に形成されたものである。この積み上げ電極層２１
によって、ＴＦＴ８の形成領域に対応する層間絶縁膜１
３の表面は平坦化されている。このため、画素電極６を
ドレイン領域７に導電接続させるための接続孔１３ａの
開口精度が高く、接続孔１３ａとゲート電極５との離間
距離を狭めて、ＴＦＴ８の形成領域を一層狭めている、
これにより、画素電極６の形成領域が拡張されて、開口
率が高まり、表示の品位をさらに高めている。また、ソ
ース領域４と信号線２ａとの導電接続を層間絶縁膜の接
続孔を介せず、直接に接続しているため、信号線２ａに
ドッグボーンと呼ばれる幅の広い接続領域を形成する必
要がなく、信号線２ａを直線的に配置でき、開口率のロ
スなどを低減できている。In these figures, a stacked electrode layer 21 formed between the drain region 7 and the glass substrate 9 is provided below the drain region 7. The stacked electrode layer 21 is made of molybdenum silicide and is formed simultaneously with the signal line 2a. This stacked electrode layer 21
Thereby, the interlayer insulating film 1 corresponding to the formation region of the TFT 8 is formed.
The surface of No. 3 is flattened. For this reason, the opening accuracy of the connection hole 13a for conductively connecting the pixel electrode 6 to the drain region 7 is high, the separation distance between the connection hole 13a and the gate electrode 5 is reduced, and the formation region of the TFT 8 is further reduced.
Thereby, the formation area of the pixel electrode 6 is expanded, the aperture ratio is increased, and the display quality is further improved. Further, since the conductive connection between the source region 4 and the signal line 2a is directly connected without passing through the connection hole of the interlayer insulating film, it is necessary to form a wide connection region called a dogbone in the signal line 2a. Therefore, the signal lines 2a can be arranged linearly, and loss in aperture ratio can be reduced.
【００３０】さらに、ソース領域４の構造を、図６およ
び図７に示す。FIGS. 6 and 7 show the structure of the source region 4. FIG.
【００３１】図６は図４のＣ−Ｃ線における断面図、図
７はソース領域４および信号線２ａの概略構成図であ
る。FIG. 6 is a sectional view taken along line CC of FIG. 4, and FIG. 7 is a schematic configuration diagram of the source region 4 and the signal line 2a.
【００３２】これらの図において、ソース領域４は、信
号線２ａとの接続部からさらに信号線２ａの上層側を、
その形成パターンに沿って延長された拡張領域４ａを有
している。この拡張領域４ａの表面側には、ゲート酸化
膜１２と同時に形成された酸化膜１２ａも有している。
ここで、拡張領域４ａは、ソース領域４と同時に形成さ
れたものであって、ソース領域４と同様にリンがイオン
注入されて導電性を有する。従って、信号線２ａは、上
層側に導電性の拡張領域４ａを予備配線層として備える
構造である。このため、信号線２ａに断線部分があって
も、この断線部分の導電接続は拡張領域４ａが担うた
め、信号線２ａが断線状態になって表示のライン欠陥が
発生することを防止されている。In these figures, the source region 4 extends further from the connection with the signal line 2a to the upper layer side of the signal line 2a.
It has an extension region 4a extending along the formation pattern. An oxide film 12a formed simultaneously with the gate oxide film 12 is also provided on the surface side of the extension region 4a.
Here, the extension region 4 a is formed simultaneously with the source region 4, and has conductivity by being ion-implanted with phosphorus similarly to the source region 4. Therefore, the signal line 2a has a structure in which the conductive extended region 4a is provided on the upper layer side as a spare wiring layer. For this reason, even if there is a broken portion in the signal line 2a, the conductive connection of this broken portion is performed by the extended region 4a, so that the occurrence of a broken line in the signal line 2a and display line defects is prevented. .
【００３３】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図８を参照して説明する。A method of manufacturing a matrix array of a liquid crystal display panel having such a structure will be described with reference to FIG.
【００３４】図８は、液晶表示パネルの製造方法の一部
を示す工程断面図である。FIG. 8 is a process sectional view showing a part of a method of manufacturing a liquid crystal display panel.
【００３５】まず、図８（ａ）に示すように、ガラス基
板９の表面上にスパッタ法により、モリブデンシリサイ
ドを被着した後、パターニングして所定のパターン領域
に信号線２ａを残すと共に、ドレイン形成予定領域に積
み上げ電極層２１も残す。First, as shown in FIG. 8A, after molybdenum silicide is deposited on the surface of the glass substrate 9 by sputtering, patterning is performed to leave the signal line 2a in a predetermined pattern area and to form a drain. The stacked electrode layer 21 is also left in the region to be formed.
【００３６】次に、図８（ｂ）に示すように、それらの
表面側全体に真性の多結晶シリコン層を堆積させた後
に、パターニングして、多結晶シリコン層１０ａを残
す。ここで、多結晶シリコン層１０ａの形成領域は、Ｔ
ＦＴの形成予定領域に加えて、信号線２ａを形成した領
域にまで拡張されている。その後に、熱酸化を施して、
ゲート酸化膜１２を形成する。これにより、信号線２ａ
の上層側に残された多結晶シリコン層１０ａの表面側に
も酸化膜１２ａが形成される。Next, as shown in FIG. 8B, after depositing an intrinsic polycrystalline silicon layer on the entire surface side, patterning is performed to leave the polycrystalline silicon layer 10a. Here, the formation region of the polycrystalline silicon layer 10a is T
In addition to the area where the FT is to be formed, the area is extended to the area where the signal line 2a is formed. After that, it is subjected to thermal oxidation,
A gate oxide film 12 is formed. Thereby, the signal line 2a
Oxide film 12a is also formed on the surface side of polycrystalline silicon layer 10a left on the upper layer side.
【００３７】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図８（ｃ）
に示すように、パターニングしてゲート電極５を残す。
この状態で、ゲート電極５をマスクとしてリンをイオン
注入して、ソース領域４およびドレイン領域７を導電化
する。これにより、信号線２ａとソース領域４との導電
接続が形成される。一方、信号線２ａの上層側に残され
た多結晶シリコン層１０ａ（拡張領域４ａ）も導電化
し、配線層２ａの上層側配線層を構成する。Next, a phosphorus-doped polycrystalline silicon layer is formed on these surface sides by a CVD method, and then, as shown in FIG.
As shown in FIG. 6, the gate electrode 5 is left by patterning.
In this state, phosphorus is ion-implanted using the gate electrode 5 as a mask to make the source region 4 and the drain region 7 conductive. Thereby, a conductive connection between the signal line 2a and the source region 4 is formed. On the other hand, the polycrystalline silicon layer 10a (extended region 4a) remaining on the upper layer side of the signal line 2a is also made conductive, and forms an upper layer wiring layer of the wiring layer 2a.
【００３８】次に、図８（ｄ）に示すように、これらの
表面側に、ＣＶＤ法により層間絶縁膜１３を堆積させた
後に、層間絶縁膜１３に接続孔１３ａを開口する。その
後に、ＩＴＯのスパッタ形成およびパターニングを行
い、図５に示す領域に画素電極６を残して、マトリック
スアレイを製造する。Next, as shown in FIG. 8D, after an interlayer insulating film 13 is deposited on these surfaces by the CVD method, a connection hole 13a is opened in the interlayer insulating film 13. Thereafter, ITO is formed by sputtering and patterning is performed, and a matrix array is manufactured while leaving the pixel electrode 6 in the region shown in FIG.
【００３９】このように、信号線２ａを形成するための
工程を援用して、積み上げ電極層２１を形成すると共
に、ソース領域４およびドレイン領域７を形成する工程
を援用して、ソース領域４からの拡張領域４ａを信号線
２ａの上層にまで形成し、信号線２ａの冗長配線構造を
形成する。このため、本例においても、生産性を高く維
持したまま、表示品質の高い液晶表示パネルを製造でき
る。また、ドレイン領域７に積み上げ電極層２１を備え
ているため、層間絶縁膜１３に接続孔１３ａを開口する
ときに、その開口深さにばらつきが発生した場合であっ
ても、この積み上げ電極層２１がパッドとして機能する
ため、それらの導電接続を損ねることがない。また、信
号線２ａにモリブデンシリサイドを用いているため、約
１０００℃以上の耐熱性を備え、かつ、不純物ドープの
ポリシリコンなどに比して低抵抗である。さらに、信号
線２ａの表面に、絶縁性が高いシリコン酸化膜を熱酸化
法によって形成できる。しかも、ＣＦ4 などを用いたド
ライエッチング法により、ポリシリコンとの積層膜を一
括してパターニングすることもできる。As described above, the process for forming the signal line 2 a is used to form the stacked electrode layer 21, and the process for forming the source region 4 and the drain region 7 is used to start the process from the source region 4. Is formed up to the upper layer of the signal line 2a to form a redundant wiring structure of the signal line 2a. Therefore, also in this example, a liquid crystal display panel with high display quality can be manufactured while maintaining high productivity. Further, since the drain region 7 is provided with the stacked electrode layer 21, even when the opening depth of the connection hole 13 a varies in the interlayer insulating film 13, the stacked electrode layer 21 is formed. Function as pads so that their conductive connections are not compromised. Further, since molybdenum silicide is used for the signal line 2a, it has heat resistance of about 1000 ° C. or more and has lower resistance than impurity-doped polysilicon or the like. Further, a silicon oxide film having high insulating properties can be formed on the surface of the signal line 2a by a thermal oxidation method. In addition, the laminated film with polysilicon can be patterned at a time by a dry etching method using CF 4 or the like.
【００４０】なお、上記の製造方法においては、信号線
２ａおよび積み上げ電極層２１を完全にパターニングし
た後、多結晶シリコン層１０ａのパターニングを行って
いるが、以下の述べる製造方法を用いてもよい。In the above-described manufacturing method, the patterning of the polycrystalline silicon layer 10a is performed after the signal line 2a and the stacked electrode layer 21 are completely patterned, but the following manufacturing method may be used. .
【００４１】まず、ガラス基板９の表面全体に被着した
モリブデンシリサイド層に対し、図９（ａ）に示すよう
に、多結晶シリコン層１０ａが直接ガラス基板９表面に
形成されるべき領域２２のみをパターニングにより除去
する。First, as shown in FIG. 9A, only the region 22 where the polycrystalline silicon layer 10a is to be formed directly on the surface of the glass substrate 9 is formed on the molybdenum silicide layer deposited on the entire surface of the glass substrate 9. Is removed by patterning.
【００４２】次に、これらの表面側に多結晶シリコン層
を全面に被着した後、これらの表面を信号線２ａおよび
積み上げ電極層２１の形成領域の反転パターン領域を窓
開けしたマスクで覆い、その窓開け部からエッチングし
て、図９（ｂ）に斜線領域２３で示す領域に多結晶シリ
コン層１０ａを残すようにしてもよい。Next, after a polycrystalline silicon layer is applied to the entire surface side of these surfaces, these surfaces are covered with a mask having an opening pattern in the inverted pattern region of the formation region of the signal line 2a and the stacked electrode layer 21. The polycrystalline silicon layer 10a may be left in the region indicated by the hatched region 23 in FIG.
【００４３】この場合には、多結晶シリコン層１０ａ
と、信号線２ａおよび積み上げ電極層２１とは同時にパ
ターニングされるので、精度が高い。従って、さらに、
各部位の形成領域を近接させて、ＴＦＴ８の形成領域を
縮小し、開口率をより高めることができる。In this case, the polycrystalline silicon layer 10a
And the signal line 2a and the stacked electrode layer 21 are simultaneously patterned, so that the accuracy is high. Therefore,
By forming the formation regions of the respective parts close to each other, the formation region of the TFT 8 can be reduced, and the aperture ratio can be further increased.
【００４４】また、図１０に示すように、ソース領域４
の上方側には、層間絶縁膜１３を形成せずに、画素電極
６の端部６ｂが、隣接する画素領域１ｂにおける信号線
２ｂの側のゲート酸化膜表面に直接形成されていてもよ
い。この場合には、この領域の層間絶縁膜が除去された
分に対応する開口率のロスなどをなくして、開口率を究
極まで高めることができるので、表示の品位をさらに向
上することができる。Further, as shown in FIG.
Above, the end 6b of the pixel electrode 6 may be formed directly on the surface of the gate oxide film on the signal line 2b side in the adjacent pixel region 1b without forming the interlayer insulating film 13. In this case, the loss of the aperture ratio corresponding to the removal of the interlayer insulating film in this region can be eliminated, and the aperture ratio can be ultimately increased, so that the display quality can be further improved.
【００４５】〔実施例３〕図１１は、本発明の実施例３
に係る液晶表示パネルのマトリックスアレイの断面図で
ある。Embodiment 3 FIG. 11 shows Embodiment 3 of the present invention.
FIG. 2 is a cross-sectional view of a matrix array of the liquid crystal display panel according to the first embodiment.
【００４６】実施例１および実施例２は、いずれもソー
ス領域４の下方位置で、信号線２ａが導電接続する構造
のものであったが、本例においては、ソース領域４の上
方位置で信号線２ａが導電接続している。なお、他の構
成は、図２に示す実施例１に係る液晶表示パネルと同様
な構成であるため、対応する部位には同符号を付して、
それらの説明を省略する。The first and second embodiments have a structure in which the signal line 2a is conductively connected below the source region 4, but in this embodiment, the signal line 2a is above the source region 4. Line 2a is conductively connected. Since the other configuration is the same as that of the liquid crystal display panel according to the first embodiment shown in FIG. 2, the corresponding parts are denoted by the same reference numerals.
A description thereof will be omitted.
【００４７】図１１において、ガラス基板９の表面側に
形成されたＴＦＴ８のソース領域の上には、クロムから
なる信号線２ａが形成されている。ここで、信号線２ａ
としてクロムを使用した理由は、シリサイド化合物を使
用すると、後述する製造工程において、ＴＦＴ８のチャ
ネル領域１１などの表面から、下層側を損傷することな
く、シリサイド化合物を完全に除去することが困難であ
るため、残滓として残留させてしまうためである。従っ
て、信号線２ａにシリサイド化合物を使用しようとする
場合には、製造プロセスにおいて、マスキング層を形成
する必要があるのに対し、金属材料を使用すればシリコ
ンとの性質の違いを利用して、完全に除去しやすい。In FIG. 11, a signal line 2a made of chromium is formed on the source region of the TFT 8 formed on the front side of the glass substrate 9. Here, the signal line 2a
The reason for using chromium is that when a silicide compound is used, it is difficult to completely remove the silicide compound from the surface of the channel region 11 or the like of the TFT 8 without damaging the lower layer side in a manufacturing process described later. Therefore, it is left as residue. Therefore, when a silicide compound is to be used for the signal line 2a, it is necessary to form a masking layer in the manufacturing process. On the other hand, when a metal material is used, the difference in properties from silicon is used. Easy to remove completely.
【００４８】この構成のマトリックスアレイにおいて
も、信号線２ａとソース領域４との導電接続に層間絶縁
膜の接続孔を利用していないので、各部位の絶縁分離が
確実であるため、表示の欠陥などが発生せず、また、開
口率を高く維持することにより、表示の品位も高い液晶
表示パネルを実現できる。Also in the matrix array having this structure, since the connection hole of the interlayer insulating film is not used for the conductive connection between the signal line 2a and the source region 4, the insulating separation of each part is ensured, and the display defect is reduced. By maintaining a high aperture ratio without causing any problem, a liquid crystal display panel with high display quality can be realized.
【００４９】かかる構成の液晶表示パネルの製造方法
を、図１２を参照して説明する。A method of manufacturing a liquid crystal display panel having such a configuration will be described with reference to FIG.
【００５０】図１２は、液晶表示パネルの製造方法の一
部を示す工程断面図である。FIG. 12 is a process sectional view showing a part of a method of manufacturing a liquid crystal display panel.
【００５１】まず、図１２（ａ）に示すように、ガラス
基板９の表面側全体に真性の多結晶シリコン層を堆積さ
せた後に、パターニングして、多結晶シリコン層１０ａ
を残す。First, as shown in FIG. 12A, an intrinsic polycrystalline silicon layer is deposited on the entire surface side of the glass substrate 9 and then patterned to form a polycrystalline silicon layer 10a.
Leave.
【００５２】次に、これらの表面全体にスパッタ法によ
りクロム層を被着した後、図１２（ｂ）に示すように、
所定のパターン領域に信号線２ａを残す。Next, after a chromium layer is deposited on the entire surface by a sputtering method, as shown in FIG.
The signal line 2a is left in a predetermined pattern area.
【００５３】次に、図１２（ｃ）に示すように、それら
の表面側全体にＣＶＤ法により、シリコン酸化膜を堆積
させた後に、パターニングして、ゲート酸化膜１２を残
す。Next, as shown in FIG. 12C, after depositing a silicon oxide film on the entire surface side by the CVD method, patterning is performed to leave the gate oxide film 12.
【００５４】ここで、信号線２ａにシリサイド化合物を
使用した場合には、熱酸化法によりゲート酸化膜１２を
形成してもよい。Here, when a silicide compound is used for the signal line 2a, the gate oxide film 12 may be formed by a thermal oxidation method.
【００５５】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、図１２
（ｄ）に示すように、パターニングしてゲート電極５を
残す。この状態で、ゲート電極５をマスクとしてリンを
イオン注入して、ソース領域４およびドレイン領域７を
導電化する。このときのリンの横拡散を利用して、信号
線２ａとソース領域４との導電接続を形成する。Next, a phosphorus-doped polycrystalline silicon layer is formed on these surface sides by a CVD method.
As shown in (d), the gate electrode 5 is left by patterning. In this state, phosphorus is ion-implanted using the gate electrode 5 as a mask to make the source region 4 and the drain region 7 conductive. A conductive connection between the signal line 2a and the source region 4 is formed by utilizing the horizontal diffusion of phosphorus at this time.
【００５６】しかる後に、これらの表面側に、ＣＶＤ法
により層間絶縁膜１３を堆積させた後に、層間絶縁膜１
３に接続孔１３ａを開口する。その後に、ＩＴＯのスパ
ッタ形成およびパターニングを行い、図１１に示す領域
に画素電極６を残して、マトリックスアレイを製造す
る。Thereafter, an interlayer insulating film 13 is deposited on these surface sides by a CVD method, and then the interlayer insulating film 1 is formed.
3, a connection hole 13a is opened. Thereafter, ITO is formed by sputtering and patterning is performed, and a matrix array is manufactured while leaving the pixel electrode 6 in the region shown in FIG.
【００５７】なお、本例の液晶表示パネルにおいても、
実施例２の液晶表示パネルにおいて講じたように、ドレ
イン領域７の側に積み上げ電極層を設けてもよい。この
場合には、ドレイン領域７の上に、クロムからなる積み
上げ電極層が形成され、この積み上げ電極層に対して、
画素電極６が接続孔１３ａを介して導電接続する構造と
なる。なお、この積み上げ電極層とドレイン領域７との
導電接続にも、不純物の横拡散を利用できる。In the liquid crystal display panel of this embodiment,
As in the liquid crystal display panel of the second embodiment, a stacked electrode layer may be provided on the drain region 7 side. In this case, a stacked electrode layer made of chromium is formed on the drain region 7.
The pixel electrode 6 has a structure in which the pixel electrode 6 is conductively connected through the connection hole 13a. The conductive diffusion between the stacked electrode layer and the drain region 7 can also utilize lateral diffusion of impurities.
【００５８】以上のとおり、いずれの実施例において
も、ゲート酸化膜として形成されたシリコン酸化膜を境
界層として、信号線と、ゲート電極（ゲート線）および
画素電極とを確実に絶縁分離しているため、表示の点欠
陥およびライン欠陥の発生が抑制され、信頼性の高い液
晶表示パネルを製造することができる。また、絶縁分離
構造が確実であるため、それらの形成位置に対する制限
が緩和されているので、画素領域におけるＴＦＴの形成
領域をコンパクト化して、画素電極の形成領域を拡張す
ることができる。それ故、開口率を高めることによっ
て、表示の品位を向上することが可能である。ここで、
透明基板９に形成された信号線を遮光マスクとして利用
してもよく、この場合には、他の部位に信号線側の遮光
マスクを形成する必要がなく、またマトリックスアレイ
の画素領域と遮光マスクの整合が確実であるので、表示
の品位が高い。特に、図１３に示すように、実施例１な
いし実施例３における画素電極６の端部６ａ，６ｂを、
信号線２ａの上方位置にまで延長すると共に、他方辺側
の端部６ｃ，６ｄを、ゲート線３ａの上方位置にまで延
長した構造とし、信号線２ａおよびゲート線３ａを遮光
マスクとして利用した場合には、対向共通電極側にいず
れ側の遮光マスクも形成する必要がない。しかも、マト
リックス基板と共通基板との貼り合わせ精度に余裕度が
得られるので、表示の品位を確実に高めることができ
る。As described above, in any of the embodiments, the signal line and the gate electrode (gate line) and the pixel electrode are reliably insulated and separated using the silicon oxide film formed as the gate oxide film as a boundary layer. Therefore, the occurrence of display point defects and line defects is suppressed, and a highly reliable liquid crystal display panel can be manufactured. In addition, since the insulating isolation structure is reliable, restrictions on their formation positions are relaxed, so that the TFT formation region in the pixel region can be made compact and the pixel electrode formation region can be expanded. Therefore, it is possible to improve display quality by increasing the aperture ratio. here,
The signal lines formed on the transparent substrate 9 may be used as a light-shielding mask. In this case, there is no need to form a signal-line-side light-shielding mask in other portions, and the pixel area of the matrix array and the light-shielding mask are not required. , The display quality is high. In particular, as shown in FIG. 13, the ends 6a and 6b of the pixel electrode 6 in the first to third embodiments are
A structure in which the signal line 2a and the gate line 3a are used as a light-shielding mask while extending to a position above the signal line 2a, and having the ends 6c and 6d on the other side extending to a position above the gate line 3a. In this case, there is no need to form a light-shielding mask on either side on the opposite common electrode side. In addition, since a margin is obtained in the bonding accuracy between the matrix substrate and the common substrate, the display quality can be reliably improved.
【００５９】なお、上記の実施例の他に、各実施例の構
造を組み合わせてもよいものであり、信号線などに使用
した材質なども、モリブデンシリサイドやクロムに限定
されるものではなく、アルミニウムや他のシリサイド化
合物、例えば、タングステンシリサイド、タンタルシリ
サイド、チタンシリサイドなどを利用してもよい。In addition, in addition to the above embodiments, the structure of each embodiment may be combined. The material used for the signal lines and the like is not limited to molybdenum silicide or chromium, but may be aluminum. Or other silicide compounds, for example, tungsten silicide, tantalum silicide, titanium silicide, or the like.
【００６０】また、層間絶縁膜なども、シリコン酸化膜
の他に、シリコン窒化膜などを全体的に、または部分的
に用いてもよいものである。Further, as the interlayer insulating film and the like, a silicon nitride film or the like other than the silicon oxide film may be entirely or partially used.
【００６１】[0061]
【発明の効果】以上のとおり、本発明においては、信号
線が基板とソース領域との間に位置し、画素電極とは同
層ではないため、信号線と画素電極とはゲート絶縁膜又
は層間絶縁膜により確実に絶縁分離される。従って、両
者のショート欠陥を防止できると共に、画素電極の縁を
信号線の真上まで接近配置でき、画素領域の開口率を高
めることができる。また、信号線とソース領域とは層間
絶縁膜の接続孔を介すことなく、直接重ねて導電接続し
ているため、接続孔の形成に伴う信号線とゲート電極と
のショート欠陥を防止できることは勿論、信号線とゲー
ト電極とはゲート絶縁膜で絶縁分離されるので、両者間
隔の縮小も可能となり、薄膜トランジスタ自体の占有面
積の縮小化により、画素領域の開口率を高めることがで
きる。加えて、シリコン層等の薄膜トランジスタの主要
な構成要素を基板の一主面上のみに積層形成し、同様に
信号線を積層するだけで済み、作り込み精度を確保で
き、液晶パネルの製造が容易となり、高性能且つ高信頼
性でありながら、低コストの液晶パネルを実現できる。As described above, according to the present invention, the signal
A line is located between the substrate and the source region and is
Since it is not a layer, the signal line and the pixel electrode are
Is reliably separated by an interlayer insulating film. Therefore, both
Of the pixel electrode,
It can be placed close to the signal line, increasing the aperture ratio of the pixel area.
Can be Also, the signal line and the source region are
Conductive connection by directly overlapping without passing through the insulating film connection hole
Therefore, the signal line and the gate electrode accompanying the formation of the connection hole
Of course, the signal line and the gate
The gate electrode is insulated and separated from the gate electrode.
The distance can be reduced, and the occupied surface of the thin film transistor itself
By reducing the product, the aperture ratio of the pixel area can be increased.
I can . In addition, thin film transistors such as silicon
Layers are formed only on one main surface of the substrate, and
It is only necessary to stack signal lines, ensuring the accuracy of fabrication
LCD panel manufacturing is easy, high performance and high reliability
In spite of this, a low-cost liquid crystal panel can be realized .
【００６２】基板上でドレイン領域の下層に信号線と同
時に形成された電極層を有する場合、この領域の平坦化
を図ることができる。The same as the signal line under the drain region on the substrate
If you have an electrode layer that is sometimes formed, flatten this area
Can be achieved .
【００６３】[0063]
【００６４】 ドレイン領域側に積み上げた電極層を
備えている場合には、ＴＥＴ形成領域の表面側を平坦化
できる。また、ドレイン層の上層側に形成した層間絶縁
膜の画素電極の導電接続用の接続孔を形成するとき、こ
の積み上げ電極層をパッドとして利用して、画素電極と
ドレイン領域とを確実に導電接続させることができる。In the case where the stacked electrode layers are provided on the drain region side, the surface side of the TET formation region can be flattened. Also, when forming a connection hole for conductive connection of the pixel electrode of the interlayer insulating film formed on the upper layer side of the drain layer, the stacked electrode layer is used as a pad to securely connect the pixel electrode and the drain region. Can be done.
【００６５】[0065]
【００６６】[0066]
【００６７】[0067]
【００６８】[0068]
【図１】本発明の実施例１に係る液晶表示パネルのマト
リックスアレイの一部を示す平面図である。FIG. 1 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 1 of the present invention.
【図２】図１のＡ−Ａ線における断面図である。FIG. 2 is a sectional view taken along line AA of FIG.
【図３】（ａ）乃至（ｄ）のいずれも、本発明の実施例
１に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。FIGS. 3A to 3D are process cross-sectional views each showing a part of a process of manufacturing a matrix array of the liquid crystal display panel according to the first embodiment of the present invention.
【図４】本発明の実施例２に係る液晶表示パネルのマト
リックスアレイの一部を示す平面図である。FIG. 4 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 2 of the present invention.
【図５】図４のＢ−Ｂ線における断面図である。FIG. 5 is a sectional view taken along line BB in FIG. 4;
【図６】図４のＣ−Ｃ線における断面図である。FIG. 6 is a sectional view taken along line CC in FIG. 4;
【図７】図４に示す液晶表示パネルのマトリックスアレ
イの信号線の構造を示す概略構成図である。7 is a schematic configuration diagram showing a structure of a signal line of a matrix array of the liquid crystal display panel shown in FIG.
【図８】（ａ）乃至（ｄ）のいずれも、本発明の実施例
２に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。FIGS. 8A to 8D are process cross-sectional views each showing a part of a process of manufacturing a matrix array of a liquid crystal display panel according to a second embodiment of the present invention.
【図９】（ａ），（ｂ）いずれも、本発明の実施例２の
液晶表示パネルのマトリックスアレイの別の製造方法の
一部を示す平面図である。9 (a) and 9 (b) are plan views each showing a part of another method for manufacturing a matrix array of a liquid crystal display panel according to Embodiment 2 of the present invention.
【図１０】図５に示す液晶表示パネルのマトリックスア
レイの変形例を示す断面図である。10 is a cross-sectional view showing a modification of the matrix array of the liquid crystal display panel shown in FIG.
【図１１】本発明の実施例３に係る液晶表示パネルのマ
トリックスアレイの一部を示す平面図である。FIG. 11 is a plan view showing a part of a matrix array of a liquid crystal display panel according to Embodiment 3 of the present invention.
【図１２】（ａ）乃至（ｄ）のいずれも、本発明の実施
例３に係る液晶表示パネルのマトリックスアレイの製造
工程の一部を示す工程断面図である。12A to 12D are process cross-sectional views each showing a part of a process of manufacturing a matrix array of a liquid crystal display panel according to Embodiment 3 of the present invention.
【図１３】図１に示す液晶表示パネルのマトリックスア
レイの変形例に係るマトリックス基板の一部を示す平面
図である。FIG. 13 is a plan view showing a part of a matrix substrate according to a modification of the matrix array of the liquid crystal display panel shown in FIG.
【図１４】従来例の液晶表示パネルのマトリックスアレ
イの一部を示す平面図である。FIG. 14 is a plan view showing a part of a matrix array of a conventional liquid crystal display panel.
【図１５】図１４のＤ−Ｄ線における断面図である。FIG. 15 is a sectional view taken along line DD in FIG. 14;
１ａ，１ｂ・・・画素領域 ２ａ，２ｂ・・・信号線 ３ａ，３ｂ・・・ゲート線 ４・・・ソース領域 ４ａ・・・拡張領域 ５・・・ゲート電極 ６・・・画素電極 ７・・・ドレイン領域 ８・・・ＴＦＴ １０，１０ａ・・・多結晶シリコン層 ２１・・・積み上げ電極層 1a, 1b: Pixel region 2a, 2b: Signal line 3a, 3b: Gate line 4: Source region 4a: Extended region 5: Gate electrode 6: Pixel electrode 7 ..Drain region 8 ... TFT 10, 10a ... Polycrystalline silicon layer 21 ... Stacked electrode layer
Claims (3)
域を有するシリコン層及び該シリコン層の上にゲート絶
縁膜を介して形成されたゲート電極から成る薄膜トラン
ジスタと、前記ゲート電極の上に層間絶縁膜を介して形
成された画素電極とを有し、前記シリコン層の前記ソー
ス領域が信号線に導電接続すると共に、前記シリコン層
の前記ドレイン領域が前記層間絶縁膜に形成された接続
孔を介して前記画素電極に導電接続して成る液晶パネル
において、前記信号線が前記基板の上で前記ソース領域の下に形成
され、前記信号線が接続孔を介さずに当該ソース領域に
直接重なる ことを特徴とする液晶パネル。 A silicon layer having source / drain regions formed on a substrate and a gate insulating layer formed on the silicon layer.
A thin film transistor comprising a gate electrode formed via an edge film, and a thin film transistor formed on the gate electrode via an interlayer insulating film.
A pixel electrode formed on the silicon layer.
A conductive region connected to a signal line, and the silicon layer
Wherein the drain region is formed in the interlayer insulating film
A liquid crystal panel conductively connected to the pixel electrode through a hole , wherein the signal line is formed below the source region on the substrate.
And the signal line is connected to the source region without passing through the connection hole.
A liquid crystal panel that directly overlaps .
前記信号線と同時に形成された電極層を有することを特
徴とする請求項１記載の液晶パネル。2. The liquid crystal panel according to claim 1, further comprising an electrode layer formed at the same time as said signal line below said drain region on said substrate .
基板上にソース領域となるべき部分が前記信号線の上に
重なるようにシリコン層を形成する工程と、前記シリコ
ン層にゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極の上に層間絶縁膜を形成する工程
と、前記層間絶縁膜のうち前記シリコン層のドレイン領
域の上部分に接続孔を形成する工程と、前記層間絶縁膜
上に前記接続孔を介して前記ドレイン領域に導電接続す
る画素電極を形成する工程と、を有することを特徴とす
る液晶パネルの製造方法。 A step of forming a signal line on a substrate;
The part to be the source region on the substrate is above the signal line
Forming a silicon layer so as to overlap with the silicon layer;
Forming a gate electrode on a gate layer through a gate insulating film
Forming an interlayer insulating film on the gate electrode
And a drain region of the silicon layer in the interlayer insulating film.
Forming a connection hole in an upper portion of the region, and said interlayer insulating film
Conductively connected to the drain region through the connection hole.
And forming a pixel electrode.
Liquid crystal panel manufacturing method.
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| JP22026891A JP3063266B2 (en) | 1991-08-30 | 1991-08-30 | Liquid crystal panel and manufacturing method thereof |
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| JPH0561066A JPH0561066A (en) | 1993-03-12 |
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Cited By (1)
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- 1991-08-30 JP JP22026891A patent/JP3063266B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8008487B2 (en) | 2004-10-21 | 2011-08-30 | Dow Agrosciences Llc | Substituted thieno[2,3-D]pyrimidines as fungicides |
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| JPH0561066A (en) | 1993-03-12 |
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