JPH0560283B2 - - Google Patents
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- JPH0560283B2 JPH0560283B2 JP58209585A JP20958583A JPH0560283B2 JP H0560283 B2 JPH0560283 B2 JP H0560283B2 JP 58209585 A JP58209585 A JP 58209585A JP 20958583 A JP20958583 A JP 20958583A JP H0560283 B2 JPH0560283 B2 JP H0560283B2
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- 239000003990 capacitor Substances 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、主としてモータの駆動制御回路とし
て用いられるインバータ（直流交流変換装置）や
サイクロンコンバータ等におけるスイツチングト
ランジスタの駆動回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a drive circuit for switching transistors in inverters (DC/AC converters), cyclone converters, etc., which are mainly used as drive control circuits for motors.
＜従来の技術＞
斯かる用途に用いられるスイツチング用パワー
トランジスタを過大電圧による破壊から防止する
ための対策として、該スイツチングトランジスタ
のコレクタ電流を常時検出し、これが所定以上の
過大値になつた時点で電源回路を直ちに開成する
保護回路が広く採用されている。<Prior art> As a measure to prevent switching power transistors used in such applications from being destroyed by excessive voltage, the collector current of the switching transistor is constantly detected, and when the current exceeds a predetermined value, the collector current of the switching transistor is constantly detected. Protection circuits that immediately open the power supply circuit are widely used.
＜発明が解決しようとする課題＞
一般に、スイツチングトランジスタの過負荷の
原因は瞬間的に消滅してしまう場合が多い。それ
にも拘わらず過大なコレクタ電流を検出する毎に
電源回路を開成してモータ等の負荷の機能を停止
させるので、装置の稼働率が著しく低下する。特
に、毎分数万回転という超高速モータの場合に
は、電源回路が開成された後も慣性により回転し
続け、その間に逆起電力を発生し続けるために、
モータが完全に停止するまで電源を再投入するこ
とができず、更に稼働率が低くなる。<Problems to be Solved by the Invention> Generally, the cause of overload on a switching transistor often disappears instantaneously. Nevertheless, each time an excessive collector current is detected, the power supply circuit is opened and the function of a load such as a motor is stopped, resulting in a significant drop in the operating rate of the device. In particular, in the case of ultra-high-speed motors that rotate at tens of thousands of revolutions per minute, they continue to rotate due to inertia even after the power supply circuit is opened, and during that time they continue to generate back electromotive force.
The power cannot be turned on again until the motor has completely stopped, further lowering the operating rate.
また、トランジスタの破壊は、コレクタ電流が
過大になることのみにより生じるものではなく、
コレクタ・エミツタ間電圧や活性領域通過時間を
要因として決まる安全動作領域（ASO）から外
れると危険な状態となる。即ち、スイツチングト
ランジスタがオフからオンに転じるべくベース電
流が増大した時に所定時間内においてコレクタ電
位が所定の低電位まで低下しないと危険状態にな
る。従つて、前述の保護回路のようにコレクタ電
流の検出のみによつてトランジスタの危険状態を
検出することはできない。換言すると、パワート
ランジスタにはコレクタ電流を決定する固有の定
数があり、コレクタ電流がベース電流に電流増幅
率（hFE）を乗算した値以下の時にはコレクタ電
圧が0.4V程度に飽和しており、コレクタ電流が
単に過大であつてもコレクタ電圧が低い値で飽和
していれば、トランジスタの破壊は生じない。 Furthermore, transistor destruction is not only caused by excessive collector current;
If the device deviates from the safe operating area (ASO), which is determined based on the collector-emitter voltage and active region transit time, it becomes dangerous. That is, if the collector potential does not drop to a predetermined low potential within a predetermined time when the base current increases to turn the switching transistor from off to on, a dangerous state will occur. Therefore, unlike the above-mentioned protection circuit, it is not possible to detect the dangerous state of the transistor only by detecting the collector current. In other words, the power transistor has a unique constant that determines the collector current, and when the collector current is less than the base current multiplied by the current amplification factor (h FE ), the collector voltage is saturated at about 0.4V. Even if the collector current is simply excessive, as long as the collector voltage is saturated at a low value, the transistor will not be destroyed.
更に、数百Ｖから千Ｖ以上の高電圧のスイツチ
ング回路においては、高耐圧のスイツチングトラ
ンジスタだけでなく、これの駆動回路の構成部品
も高価な高耐圧のものを用いなければならず、極
めてコスト高になつている。 Furthermore, in high-voltage switching circuits ranging from several hundred volts to more than 1,000 volts, not only high-voltage switching transistors but also the components of the drive circuits must be made of expensive high-voltage components, which is extremely expensive. Costs are getting higher.
本発明は、このような従来の問題点に鑑みてな
されたものであり、トランジスタの危険状態を正
確に検出でき、トランジスタが正常な場合は制御
信号に従つてトランジスタを交互にオン・オフ駆
動し、何らかの原因でトランジスタが危険状態に
なつた時には、直ちに駆動を停止することなくト
ランジスタが破壊しない程度にベース電流を断続
的に流し、危険状態が解消した時点で自動的に元
のオン・オフ駆動に可及的速やかに復帰させるよ
うにし、しかも、高耐圧の部品を用いた構成とす
ることなく高電圧のスイツチング回路に適用でき
るようなスイツチングトランジスタの駆動回路を
提供することを技術的課題とするものである。 The present invention was made in view of these conventional problems, and is capable of accurately detecting a dangerous state of a transistor, and if the transistor is normal, turns the transistor on and off alternately according to a control signal. If the transistor becomes dangerous for some reason, the base current will be passed intermittently to the extent that the transistor will not be destroyed without immediately stopping driving, and once the dangerous condition is resolved, the original on/off drive will be automatically resumed. Our technical challenge is to provide a switching transistor drive circuit that allows the switching transistor to recover as quickly as possible, and that can be applied to high-voltage switching circuits without using high-voltage components. It is something to do.
＜課題を解決するための手段＞
本発明は、上記した課題を達成するための技術
的手段として、スイツチングトランジスタの駆動
回路を次のように構成した。即ち、スイツチング
トランジスタを制御信号によりスイツチング時間
毎に交互にオン・オフ制御するスイツチングトラ
ンジスタの駆動回路において、前記制御信号を２
値化する第１の論理回路と、コンデンサとこれの
充電用ダイオードが並列接続された抵抗との時定
数により前記スイツチング時間より短い一定時間
に設定された遅延時間だけ前記第１の論理回路の
出力信号における前記制御信号による前記スイツ
チングトランジスタをオフからオンさせる変化分
のみを遅延させる遅延回路と、前記スイツチング
トランジスタのコレクタ電位検出用抵抗および過
大なコレクタ電位をクランプする保護用ダイオー
ドからなる過大電圧保護兼コレクタ電位検出回路
と、この回路により検出された前記スイツチング
トランジスタのコレクタ電位が該トランジスタの
オン時に相当する所定レベル以下の時に第１のレ
ベルに、且つ前記所定レベル以上の時に第２のレ
ベルに２値化して出力する第２の論理回路と、こ
の第２の論理回路の第２のレベル信号と前記遅延
回路から遅延時間経過後に出力される信号との論
理積を取る第３の論理回路と、この第３の論理回
路の論理積を取れていない出力信号と前記第１の
論理回路から出力される前記制御信号による前記
スイツチングトランジスタをオンすべき信号との
論理積を取る第４の論理回路と、この第４の論理
回路の論理積の取れた信号の出力時のみ前記スイ
ツチングトランジスタにベース電流を供給する増
幅回路とを具備し、前記第１乃至第４の各論理回
路をそれぞれ同種類のゲート回路で構成したこと
を特徴としている。<Means for Solving the Problems> In the present invention, as a technical means for achieving the above-mentioned problems, a driving circuit for a switching transistor is configured as follows. That is, in a switching transistor drive circuit that alternately turns on and off the switching transistor by a control signal at each switching time, the control signal is
The output of the first logic circuit is set for a delay time that is shorter than the switching time due to the time constant of the first logic circuit that converts the value into a value and a resistor in which a capacitor and a charging diode are connected in parallel. an overvoltage circuit comprising a delay circuit that delays only the change in signal that causes the switching transistor to turn on from off due to the control signal; a resistor for detecting the collector potential of the switching transistor; and a protective diode that clamps an excessive collector potential. a protection/collector potential detection circuit; a first level when the collector potential of the switching transistor detected by this circuit is below a predetermined level corresponding to when the transistor is on; and a second level when the collector potential is above the predetermined level; a second logic circuit that binarizes and outputs the level signal; and a third logic that takes the AND of the second level signal of the second logic circuit and the signal output from the delay circuit after the delay time elapses. a fourth logical product of the output signal of the third logic circuit and the signal to turn on the switching transistor based on the control signal output from the first logic circuit; and an amplifier circuit that supplies a base current to the switching transistor only when the ANDed signal of the fourth logic circuit is output, and each of the first to fourth logic circuits Each is characterized by being constructed with the same type of gate circuit.
＜作用＞
スイツチングトランジスタがオフ状態において
制御信号がトランジスタをオンにすべき信号に変
わると、これが第１の論理回路で２値化されて第
４の論理回路に入力される。一方、第３の論理回
路からは、制御信号がトランジスタをオンにすべ
き信号に変わつた時点から遅延回路の遅延時間が
経過するまでは論理積の取れない信号を出力する
ので、第４の論理回路において直ちに論理積が取
れ、スイツチングトランジスタが増幅回路により
ベース電流を供給されてオン状態に移行する。<Operation> When the switching transistor is in the off state, when the control signal changes to a signal to turn on the transistor, this is binarized by the first logic circuit and input to the fourth logic circuit. On the other hand, the third logic circuit outputs a signal that cannot be ANDed from the time when the control signal changes to the signal that should turn on the transistor until the delay time of the delay circuit has elapsed. The circuit immediately performs a logical product, and the switching transistor is supplied with base current by the amplifier circuit and turns on.
そして、トランジスタのベース電流の増大に伴
つてコレクタ電位が遅延時間が経過するまでの間
に所定の低電位まで低下した場合、即ち、トラン
ジスタが危険な状態にならなければ、第２の論理
回路の出力が第１のレベルに変化するので、トラ
ンジスタをオンにすべき信号が遅延時間経過後に
第３の論理回路に入力されても、第３の論理回路
は論理積の取れない状態を保持し、次に制御信号
がトランジスタをオフにすべき信号に変わるまで
ベース電流が供給され続けてトランジスタがオン
状態を維持し、通常のオン・オフ制御が行なわれ
る。 If the collector potential drops to a predetermined low potential before the delay time elapses as the base current of the transistor increases, that is, if the transistor does not become in a dangerous state, the second logic circuit Since the output changes to the first level, even if the signal to turn on the transistor is input to the third logic circuit after the delay time has elapsed, the third logic circuit maintains a state in which logical product cannot be obtained. Next, the base current continues to be supplied to keep the transistor in the on state until the control signal changes to a signal to turn off the transistor, and normal on/off control is performed.
一方、遅延時間が経過してもトランジスタのコ
レクタ電位が何らかの原因で第２の論理回路の閾
値以下の所定レベル以下に低下しない場合は、第
２の論理回路の出力は第２のレベルを維持するの
で、遅延時間経過後に第３の論理回路において論
理積が取れるので、第４の論理回路において論理
積が取れなくなつてベース電流の供給が遮断され
る。従つて、遅延時間を、スイツチングトランジ
スタの安全動作領域を逸脱しない時間に設定すれ
ば、トランジスタはスイツチング時間における遅
延回路の遅延時間だけ断続的にオンされるだけで
あり、その他の期間は該トランジスタを強制的に
オフさせて破壊することなく保護できる。そし
て、次に制御信号がトランジスタをオンにすべき
信号に変わるまでの間に危険状態が消滅していれ
ば、遅延時間内にトランジスタのコレクタ電位が
低下して第２の論理回路の出力が第１のレベルに
変わるので、遅延時間経過後に制御信号のトラン
ジスタをオンにすべき信号が第３の論理回路に入
力しても該第３の論理回路において論理積が取れ
ないので、ベース電流が供給され続け、自動的に
通常の制御状態に自己復帰する。従つて、モータ
の制御等を行なう場合に無闇に停止させることが
ないので、稼働率の低下を招くことがない。 On the other hand, if the collector potential of the transistor does not decrease to a predetermined level below the threshold of the second logic circuit for some reason even after the delay time has elapsed, the output of the second logic circuit maintains the second level. Therefore, after the delay time has elapsed, the third logic circuit can perform the AND operation, and the fourth logic circuit cannot perform the AND operation, and the supply of the base current is cut off. Therefore, if the delay time is set to a time that does not deviate from the safe operating area of the switching transistor, the transistor is only intermittently turned on for the delay time of the delay circuit during the switching time, and the transistor is turned on during other periods. can be protected without being destroyed by forcing it off. If the dangerous state disappears before the next control signal changes to a signal that should turn on the transistor, the collector potential of the transistor decreases within the delay time and the output of the second logic circuit changes to the second logic circuit. Since the level changes to 1, even if the signal to turn on the transistor of the control signal is input to the third logic circuit after the delay time has elapsed, the third logic circuit cannot perform an AND operation, so the base current is supplied. automatically returns to the normal control state. Therefore, when controlling the motor, etc., there is no need to stop the motor randomly, so there is no reduction in the operating rate.
また、第２乃至第４の論理回路により構成を論
理回路化しているとともに、各論理回路をそれぞ
れ同種のゲート回路で構成しているので、入力イ
ンピーダンスの高い市販の１パツケージのゲート
ICを用いることができ、スイツチングトランジ
スタのコレクタ電位検出用の抵抗として数100K
Ωの高い抵抗値のものを選ぶことができる。従つ
て、、高耐圧の部品を使用することなく高電圧の
スイツチング回路に適用できる。 In addition, since the configuration is made into a logic circuit by the second to fourth logic circuits, and each logic circuit is composed of the same type of gate circuit, it is possible to use a commercially available one-package gate with high input impedance.
An IC can be used as a resistor of several 100K for detecting the collector potential of a switching transistor.
You can choose one with a high resistance value of Ω. Therefore, it can be applied to high voltage switching circuits without using high voltage components.
＜実施例＞
以下、本発明の好ましい一実施例について図面
を参照しながら詳細に説明する。<Example> Hereinafter, a preferred example of the present invention will be described in detail with reference to the drawings.
本発明の一実施例を示した第１図において、全
波整流器１により商用交流を全波整流して回路に
直流電力を供給する。例えば、超高速モータの電
源回路等に介挿接続されるスイツチング用パワー
トランジスタ１０をスイツチング時間毎に交互に
オン・オフ制御するための制御信号はホトカプラ
２を通じて導入され、ホトカプラ２にはこれのオ
ン時に負荷抵抗R1を通じて電流が流れる。 In FIG. 1 showing an embodiment of the present invention, a full-wave rectifier 1 performs full-wave rectification of commercial alternating current to supply direct current power to a circuit. For example, a control signal for alternately turning on and off the switching power transistor 10 inserted and connected to the power supply circuit of an ultra-high-speed motor at each switching time is introduced through the photocoupler 2, When the current flows through the load resistor R1 .
このホトカプラ２の出力点の電位Ａが、NOR
回路の両入力端子を共通接続して反転回路に構成
した第１の論理回路４の閾値により２値化されて
出力され、この２値化された出力信号Ｂが、抵抗
R4とコンデンサＣ１の時定数によりスイツチン
グ時間よりも十分に短い例えば5μｍの遅延時間
に設定された遅延回路３を介してNOR回路から
なる第３の論理回路６の一方の入力信号Ｃとして
入力される。尚、遅延回路３において、コンデン
サＣ１の充電は抵抗R4に並列接続されたダイオ
ードＤ１を通じて迅速に行なわれ、このコンデン
サＣ１の充電電荷が抵抗R4を通じて放電する時
の時定数により前述の遅延時間が設定されてお
り、従つて、スイツチングトランジスタをオフか
らオンさせる制御信号により第１の論理回路４の
出力信号Ｂがハイレベルからローレベルに変化す
る時のみ遅延される。 The potential A at the output point of this photocoupler 2 is NOR
The first logic circuit 4, configured as an inverting circuit by connecting both input terminals of the circuit, is binarized and outputted, and this binarized output signal B is output from the resistor.
The signal is input as one input signal C to the third logic circuit 6 consisting of a NOR circuit via the delay circuit 3, which is set to a delay time of, for example, 5 μm , which is sufficiently shorter than the switching time due to the time constant of R4 and the capacitor C1. Ru. In the delay circuit 3, the capacitor C1 is quickly charged through the diode D1 connected in parallel to the resistor R4 , and the aforementioned delay time is determined by the time constant when the charge in the capacitor C1 is discharged through the resistor R4 . is set, and therefore, it is delayed only when the output signal B of the first logic circuit 4 changes from high level to low level by the control signal that turns the switching transistor from off to on.
スイツチングトランジスタ１０のエミツタ・コ
レクタ間に直列接続された２個のコレクタ電位検
出用抵抗R2，R3と、正負電源端子部間に同方向
に直列接続され且つ直列接続点が両抵抗R2，R3
の接続点に接続された２個の保護用ダイオードＤ
２，Ｄ３とにより、スイツチングトランジスタ１
０に対する過大電圧保護兼コレクタ電位検出回路
が構成されている。この回路の両コレクタ電位検
出用抵抗R2，R3によりスイツチングトランジス
タ１０のコレクタ電位を分圧した電位Ｄが、
NOR回路の両入力端子を共通接続して反転回路
に構成した電圧比較用の第２の論理回路５の閾値
により２値化された後に、第３の論理回路６の他
方の入力信号Ｅとして入力される。尚、保護用ダ
イオードＤ２は、スイツチングトランジスタ１０
のオンからオフ時に両コレクタ電位検出用抵抗
R2，R3による分圧電圧が全波整流器１によるVDD
電圧以上になつた場合にこれをクランプして第２
の論理回路５を過大入力から保護するものであ
る。他方の保護用ダイオードＤ３は、前記分圧電
圧が過渡的に電源電圧VSS電圧より負の値になつ
た時に第２の論理回路５を保護するものである。 Two collector potential detection resistors R 2 and R 3 are connected in series between the emitter and collector of the switching transistor 10, and two resistors R 2 are connected in series in the same direction between the positive and negative power supply terminals, and the series connection point is between the two resistors R 2 . ,R 3
Two protective diodes D connected to the connection point of
2, D3, the switching transistor 1
An overvoltage protection and collector potential detection circuit for voltage zero is configured. The potential D obtained by dividing the collector potential of the switching transistor 10 by the collector potential detection resistors R 2 and R 3 of this circuit is
After being binarized by the threshold of the second logic circuit 5 for voltage comparison, which is configured as an inversion circuit by connecting both input terminals of the NOR circuit in common, it is input as the other input signal E of the third logic circuit 6. be done. Note that the protection diode D2 is connected to the switching transistor 10.
Both collector potential detection resistors from on to off
The divided voltage by R 2 and R 3 is V DD by full wave rectifier 1.
If the voltage exceeds the voltage, clamp this and set the second
This protects the logic circuit 5 from excessive input. The other protection diode D3 protects the second logic circuit 5 when the divided voltage transiently becomes more negative than the power supply voltage V SS voltage.
NOR回路からなる第４の論理回路７には、第
１の論理回路４の出力信号Ｂを一方の入力信号と
し、第３の論理回路６の出力２値化信号を他方の
入力信号Ｆとして各々入力される。 A fourth logic circuit 7 consisting of a NOR circuit has an output signal B of the first logic circuit 4 as one input signal, and a binary output signal of the third logic circuit 6 as the other input signal F. is input.
２個のトランジスタQ1，Q2により構成された
相補形増幅回路８および２個のトランジスタQ3，
Q4により構成された相補形電流増幅回路９は、
第４の論理回路７の出力電位Ｇを増幅してスイツ
チングトランジスタ１０へのベース電流の供給を
制御し、該トランジスタ１０を確実にオン・オフ
するものである。 A complementary amplifier circuit 8 constituted by two transistors Q 1 and Q 2 and two transistors Q 3 ,
The complementary current amplification circuit 9 composed of Q4 is
The output potential G of the fourth logic circuit 7 is amplified to control the supply of base current to the switching transistor 10, and the transistor 10 is reliably turned on and off.
次に前記実施例の作用について第２図のタイミ
ングチヤートを参照しながら詳述する。第２図の
ａ〜ｇにそれぞれ示したＡ〜Ｇの各信号は第１図
のＡ〜Ｇの各信号に対応する。この実施例では、
ホトカプラ２をオフする制御信号によりスイツチ
ングトランジスタ１０をオンするよう構成されて
いる。即ち、電源投入されて制御信号によりホト
カプラ２が一定時間間隔でオン・オフされると、
第１の論理回路４の入力信号Ａが第２図ａに示す
ように交互にハイレベルとローレベルに変化し、
この信号が同図ａに一点鎖線で示す閾値により２
値化されて第１の論理回路４から同図ｂに示すよ
うな信号Ｂが出力され、この信号Ｂが遅延回路３
を介して同図ｃに示すような信号Ｃとなり、この
信号Ｃが同図ｃに一点鎖線で示す第３の論理回路
６の閾値により２値化されて該論理回路６に入力
される。従つて、第１の論理回路４の出力信号Ｂ
の無変化期間が前述のスイツチング時間Ｔであ
り、この信号Ｂがハイレベルからローレベルに変
化した時点から遅延回路３の出力信号Ｃが第３の
論理回路６の閾値まで低下するのに要する時間が
前述の遅延時間Δtとなる。 Next, the operation of the embodiment described above will be explained in detail with reference to the timing chart shown in FIG. The signals A to G shown as a to g in FIG. 2 correspond to the signals A to G in FIG. 1, respectively. In this example,
The switching transistor 10 is turned on by a control signal that turns off the photocoupler 2. That is, when the power is turned on and the photocoupler 2 is turned on and off at regular time intervals by a control signal,
The input signal A of the first logic circuit 4 alternately changes to high level and low level as shown in FIG. 2a,
This signal is 2
After being converted into a value, the first logic circuit 4 outputs a signal B as shown in FIG.
The signal C becomes a signal C as shown in c in the figure, and this signal C is binarized by the threshold value of the third logic circuit 6 shown by the dashed line in c in the figure and is input to the logic circuit 6. Therefore, the output signal B of the first logic circuit 4
The no-change period is the above-mentioned switching time T, which is the time required for the output signal C of the delay circuit 3 to drop to the threshold of the third logic circuit 6 from the time when this signal B changes from high level to low level. becomes the aforementioned delay time Δt.
いま、第２図のt1時において、スイツチングト
ランジスタ１０をオフにすべき制御信号により、
同図ｂに示す第１の論理回路４のハイレベルの出
力信号Ｂが第４の論理回路７の一方の入力信号Ｂ
として入力されているので、同図ｇ示す第４の論
理回路７の出力信号Ｇは、他方の入力信号Ｆに拘
わらずローレベルであり、第１および第４のトラ
ンジスタQ1，Q4が共にオン状態である。従つて、
スイツチングトランジスタ１０は、ベース電流を
供給されないことによりオフ状態を保持する。 Now, at time t1 in FIG. 2, the control signal to turn off the switching transistor 10 causes
The high level output signal B of the first logic circuit 4 shown in FIG.
Therefore, the output signal G of the fourth logic circuit 7 shown in FIG . It is on. Therefore,
Switching transistor 10 maintains an off state by not being supplied with base current.
次に、制御信号がトランジスタ１０をオンにす
べき信号に変わつてホトカプラ２がオフすると、
同図のt2時に第１の論理回路４の入力信号Ａがハ
イレベルとなつてその出力信号Ｂがローレベルと
なり、このローレベル信号が第４の論理回路７の
一方の入力信号Ｂとして直ちに入力される。一
方、このローレベルの信号Ｂは遅延回路３で遅延
されるために、遅延時間Δtが経過するまでは同
図ｃに示す第３の論理回路６の一方の入力信号Ｃ
がハイレベルのままであるため、同図ｆに示す第
３の論理回路６の出力信号Ｆが他方の入力信号Ｅ
に拘わらずローレベルを維持し、このローレベル
の信号Ｆが第４の論理回路７の他方の入力信号Ｆ
として入力されている。従つて、第４の論理回路
７は、第１の論理回路４からローレベルの信号Ｂ
が入力されると同時に論理積が取れ、これの出力
信号Ｇがハイレベルとなり、第２および第３のト
ランジスタQ2，Q3がオンとなつてスイツチング
トランジスタ１０がベース電流を供給されてオン
状態に移行する。 Next, when the control signal changes to a signal to turn on the transistor 10 and the photocoupler 2 turns off,
At time t2 in the figure, the input signal A of the first logic circuit 4 becomes high level and its output signal B becomes low level, and this low level signal is immediately inputted as one input signal B of the fourth logic circuit 7. be done. On the other hand, since this low level signal B is delayed by the delay circuit 3, one input signal C of the third logic circuit 6 shown in FIG.
remains at a high level, the output signal F of the third logic circuit 6 shown in FIG.
This low level signal F is the other input signal F of the fourth logic circuit 7.
is entered as . Therefore, the fourth logic circuit 7 receives the low level signal B from the first logic circuit 4.
At the same time as is input, a logical product is obtained, and its output signal G becomes high level, the second and third transistors Q 2 and Q 3 are turned on, and the switching transistor 10 is supplied with base current and turned on. transition to state.
そして、t2時にスイツチングトランジスタ１０
がオンすることによりそのコレクタ電位が第２の
論理回路５の閾値以下に低下してその入力信号Ｄ
がローレベルとなり、且つ出力信号Ｅつまり第３
の論理回路６の他方の入力信号Ｅがハイレベルに
変化する。このため、このt2時から遅延時間Δt
の経過後に第３の論理回路６の一方の入力信号Ｃ
がローレベルとなつても、第３の論理回路６の出
力信号Ｆがローレベルを維持し、次に制御信号に
よつてホトカプラ２がオンになるまで第４の論理
回路７の出力信号Ｇがハイレベルを保持してベー
ス電流が供給され続け、スイツチングトランジス
タ１０がオン状態を維持する。 Then, at t2, switching transistor 10
turns on, its collector potential drops below the threshold of the second logic circuit 5, and its input signal D
becomes low level, and the output signal E, that is, the third
The other input signal E of the logic circuit 6 changes to high level. Therefore, from this time t2, the delay time Δt
One input signal C of the third logic circuit 6 after the elapse of
Even if becomes a low level, the output signal F of the third logic circuit 6 maintains a low level, and then the output signal G of the fourth logic circuit 7 remains low until the photocoupler 2 is turned on by the control signal. The base current continues to be supplied while maintaining the high level, and the switching transistor 10 maintains the on state.
次に、t2時から略スイツチング時間Ｔの経過後
のt3時に、制御信号により第１の論理回路４の入
力信号Ａがローレベルになつてその出力信号Ｂが
ハイレベルに変化すると、このハイレベル信号が
第４の論理回路７の一方の入力信号Ｂとして直ち
に入力れれるので、第４の論理回路７の出力信号
Ｇが他方の入力信号Ｆに拘わらずローレベルとな
つてスイツチングトランジスタ１０がオフ状態に
移行する。以後、スイツチングトランジスタ１０
の負荷が正常である限り同様の動作を繰り返し、
スイツチングトランジスタ１０が制御信号により
高速でオン・オフ制御される。 Next, at time t3 after approximately the switching time T has elapsed from time t2, when the control signal causes the input signal A of the first logic circuit 4 to become low level and its output signal B to change to high level, this high level Since the signal is immediately input as one input signal B of the fourth logic circuit 7, the output signal G of the fourth logic circuit 7 becomes low level regardless of the other input signal F, and the switching transistor 10 Transition to off state. Hereinafter, the switching transistor 10
Repeat the same operation as long as the load is normal,
The switching transistor 10 is controlled on and off at high speed by a control signal.
そして、第２図のt4時にスイツチングトランジ
スタ１０がオン状態に移行し、このt4時から遅延
時間Δtが経過した後のt5時に、過負荷状態が発
生してスイツチングトランジスタ１０のコレクタ
電位が第２の論理回路５の閾値以上に上昇する
と、この第２の論理回路５の出力信号Ｅがローレ
ベルに変化して第３の論理回路６の他方の入力信
号Ｅとして入力し、第３の論理回路６の一方の入
力信号Ｃは遅延時間Δtの経過によりローレベル
に変化しているので、第３の論理回路６の出力信
号Ｆがハイレベルとなる。このハイレベル信号の
入力により第４の論理回路７の出力信号Ｇが論理
積を取れなくなつてローレベルとなり、スイツチ
ングトランジスタ１０を即座にオフして保護す
る。 Then, the switching transistor 10 turns on at time t4 in FIG. When the voltage rises above the threshold of the second logic circuit 5, the output signal E of the second logic circuit 5 changes to low level and is inputted as the other input signal E of the third logic circuit 6. Since one input signal C of the circuit 6 has changed to low level with the elapse of the delay time Δt, the output signal F of the third logic circuit 6 becomes high level. Due to the input of this high level signal, the output signal G of the fourth logic circuit 7 is no longer able to perform an AND operation and becomes a low level, and the switching transistor 10 is immediately turned off to protect it.
第２図にはt5時からt8時までの期間においてス
イツチングトランジスタ１０のコレクタ電位が過
大電位印加等の原因で第２の論理回路５の閾値以
下の所定レベル以下に低下しなかつた場合を例示
してある。そして、t5時にスイツチングトランジ
スタ１０がオフされた後に、t6時に、制御信号の
スイツチングトランジスタ１０をオンすべきレベ
ルへの変化により第１の論理回路４からローレベ
ルの信号Ｂが第４の論理回路７に入力されると、
この第４の論理回路７の出力信号Ｇがハイレベル
となつてスイツチングトランジスタ１０が一旦オ
ンされる。ところが、第２の論理回路５の出力つ
まり第３の論理回路６の他方の入力信号Ｅがロー
レベルを維持するので、このt6時から遅延時間
Δtの経過後のt7時に、第３の論理回路６の一方
の入力信号Ｃがローレベルに変わつた時点で第３
の論理回路６の論理積が取れ、これの出力つまり
第４の論理回路７の入力信号Ｆがハイレベルとな
り且つその出力信号Ｇがローレベルとなつてスイ
ツチングトランジスタ１０へのベース電流の供給
が停止される。 FIG. 2 shows an example of a case in which the collector potential of the switching transistor 10 does not fall below a predetermined level below the threshold of the second logic circuit 5 due to excessive potential application, etc. during the period from time t5 to time t8. It has been done. Then, after the switching transistor 10 is turned off at time t5, the low level signal B from the first logic circuit 4 is turned off at time t6 due to the change of the control signal to the level that should turn on the switching transistor 10. When input to circuit 7,
The output signal G of the fourth logic circuit 7 becomes high level, and the switching transistor 10 is temporarily turned on. However, since the output of the second logic circuit 5, that is, the other input signal E of the third logic circuit 6, maintains a low level, at time t7, after a delay time Δt has elapsed from time t6, the third logic circuit At the point when one input signal C of 6 changes to low level, the third
The logical product of the logic circuit 6 is obtained, and its output, that is, the input signal F of the fourth logic circuit 7 becomes high level, and its output signal G becomes low level, so that the base current is not supplied to the switching transistor 10. will be stopped.
以後、過負荷状態が解消するt8時まで、前述と
同様の動作により遅延時間Δtの間だけスイツチ
ングトランジスタ１０が断続的にオンされる。従
つて、遅延時間Δtを、スイツチングトランジス
タ１０が安全動作領域を逸脱しない時間に設定す
れば、該トランジスタ１０を強制的にオフさせて
破壊することなく保護できる。 Thereafter, the switching transistor 10 is intermittently turned on for the delay time Δt by the same operation as described above until time t8 when the overload condition is resolved. Therefore, by setting the delay time Δt to a time during which the switching transistor 10 does not deviate from the safe operating area, the transistor 10 can be protected without being forcibly turned off and destroyed.
次に、t8時に過負荷が解消されてコレクタ電位
が第２の論理回路５の閾値以下の所定レベルに低
下すると、第２の論理回路５の出力信号Ｅがハイ
レベルに変化して第３の論理回路６の出力信号Ｆ
がローレベルとなる。この時、第１の論理回路４
から第４の論理回路７への入力信号Ｂがローレベ
ルであるので、第４の論理回路７の出力信号Ｇが
ハイレベルとなつてスイツチングトランジスタ１
０がオンされ、自動的に通常の制御状態に自己復
帰する。そして、第１の論理回路４の出力信号Ｂ
がハイレベルになつた時点でスイツチングトラン
ジスタ１０がオフし、以後、前述と同様の動拶を
繰り返す。 Next, at time t8, when the overload is eliminated and the collector potential drops to a predetermined level below the threshold of the second logic circuit 5, the output signal E of the second logic circuit 5 changes to high level and the third Output signal F of logic circuit 6
becomes low level. At this time, the first logic circuit 4
Since the input signal B to the fourth logic circuit 7 is at a low level, the output signal G of the fourth logic circuit 7 becomes a high level and the switching transistor 1
0 is turned on and automatically returns to the normal control state. Then, the output signal B of the first logic circuit 4
The switching transistor 10 is turned off when the signal becomes high level, and thereafter, the same behavior as described above is repeated.
尚、遅延回路３において、コンデンサＣ１の充
電電荷が抵抗R4を通じ放電して遅延時間Δtを計
時した後に、制御信号がトランジスタ１０をオフ
にすべき信号に変化した時点で、抵抗R4をダイ
オードＤ１によりバイパスしてコンデンサＣ１の
充電を迅速に完了していることにより、スイツチ
ングトランジスタ１０の高速スイツチング動作に
十分対応できるようになつている。 In the delay circuit 3, after the charge in the capacitor C1 is discharged through the resistor R4 and the delay time Δt is measured, when the control signal changes to a signal that should turn off the transistor 10, the resistor R4 is connected to the diode. Since the capacitor C1 is bypassed by D1 and the charging of the capacitor C1 is quickly completed, it is possible to sufficiently cope with the high-speed switching operation of the switching transistor 10.
上述のように動作するので、モータの制御等を
行なう場合に無闇に停止させることがなく、稼働
率の低下を招くことがない。また、制御信号の数
サイクルにわたつて過大電位の印加が消滅しない
場合においても、例えば100μｍの各スイツチン
グ時間Ｔ中における5μｍの遅延時間Δtの間だけ
ベース電流を供給するので、スイツチングトラン
ジスタ１０を破壊から保護しながら負荷のモータ
等には直ぐに停止しない程度に給電することがで
き、スイツチングトランジスタ１０を危険状態と
する過大電位の印加が相当に長い時間継続しない
限り負荷のモータ等を停止しないので、稼働率の
低下を可及的に防止できる。 Since it operates as described above, when controlling the motor, etc., there is no need to stop the motor randomly, and the operating rate does not decrease. Furthermore, even if the application of an excessive potential does not disappear over several cycles of the control signal, the base current is supplied only during the delay time Δt of 5 μm in each switching time T of 100 μm, so that the switching transistor 10 is It is possible to supply power to the load motor, etc. to the extent that it does not stop immediately while protecting it from destruction, and the load motor, etc. will not stop unless the application of an excessive potential that puts the switching transistor 10 in a dangerous state continues for a considerable period of time. Therefore, a decrease in the operating rate can be prevented as much as possible.
次に、本発明の構成を案出するに至つた過程に
付いて第３図乃至第５図に基づいて説明する。第
３図は本発明の基本構成を示したもので、第１図
と同一若しくは同等のものには同一の符号を付し
てある。第１のAND回路Ａ１において、制御信
号ａを正論理遅延回路１１で遅延させた信号ｂ
と、スイツチングトランジスタ１０のコレクタ電
位を過大電圧保護回路１３で検出した電位を電圧
比較回路１２で閾値と比較して２値化した信号と
の論理積を取り、この出力信号ｄのNOT回路Ｎ
１による反転信号と制御信号ａとの論理積を第
２のAND回路Ａ２で取つて増幅回路８，９を制
御するものである。 Next, the process of devising the structure of the present invention will be explained based on FIGS. 3 to 5. FIG. 3 shows the basic configuration of the present invention, and the same or equivalent parts as in FIG. 1 are given the same reference numerals. In the first AND circuit A1, a signal b obtained by delaying the control signal a by the positive logic delay circuit 11
The voltage comparator circuit 12 compares the collector potential of the switching transistor 10 detected by the overvoltage protection circuit 13 with the threshold value and binarized the signal, and then performs the logical product of the output signal d and the NOT circuit N of the output signal d.
The logical product of the inverted signal of 1 and the control signal a is taken by the second AND circuit A2 to control the amplifier circuits 8 and 9.
論理の機能を正論理系として構成してあるの
で、論理式で示すと、
ｄ＝ｂ×ｃ ｅ＝×ａ＝××ａ
となる。これより、ａがハイレベルのとき、ｂま
たはｃの何れかがローレベルでないとｅはハイレ
ベルにならない。一方、スイツチングトランジス
タ１０は、ベース電流を流す過程を経てコレクタ
電圧が下降し、ｃの論理をローレベルにすること
ができる。従つて、スイツチングトランジスタ１
０をオン状態に導くには、ａがハイレベルとなつ
た後に上記ベース電流を流してコレクタ電位が低
下する過程が完了するまでの期間においてをハ
イレベルにしておく必要がある。正論理遅延回路
１１は、ａがハイレベルになつた時に前述の過程
が完了するまでの時間遅れでｂでハイレベルにす
る為の回路である。このようにすれば、ａがロー
レベルからハイレベルに変化した時にが前述の
過程を終了する期間だけｃの状態に無関係にｅも
ハイレベルとなり、トランジスタ１０の負荷が正
常であれば、その期間中にｃがローレベルとなる
ので、はハイレベルの状態を維持でき、トラン
ジスタ１０がオン状態を維持できる。 Since the logic function is configured as a positive logic system, the following logical formulas are obtained: d=b×c e=×a=××a. From this, when a is at a high level, e will not go to a high level unless either b or c is at a low level. On the other hand, in the switching transistor 10, the collector voltage decreases through the process of flowing a base current, and the logic of c can be set to a low level. Therefore, switching transistor 1
In order to bring 0 into the on state, it is necessary to keep a at a high level during the period after a goes to a high level and until the process of flowing the base current and lowering the collector potential is completed. The positive logic delay circuit 11 is a circuit for setting b to high level with a time delay until the above-mentioned process is completed when a becomes high level. In this way, when a changes from a low level to a high level, e will also be at a high level, regardless of the state of c, only during the period when the above-mentioned process ends, and if the load on the transistor 10 is normal, then e will be at a high level during that period. During this period, c is at a low level, so that c can be maintained at a high level, and the transistor 10 can be maintained in an on state.
この第３図は、本発明の基本原理を明解にして
その理解を容易にするために示したもので、経済
的配慮等は無視してある。そこで、市販のゲート
ICを使用しようとする際、同種類のゲートを４
回路以内で構成すれば、１パツケージのICで構
成できて経済的に極めて好ましい。そこで、第４
図に示すように、AND回路Ａ１，Ａ２を、それ
ぞれNOR回路NR１，NR２の各入力にNOT回
路Ｎ２，Ｎ３，Ｎ５，Ｎ６を接続した回路に等価
的に変更する。この第４図において、直列接続し
た２個のNOT回路Ｎ１，Ｎ５は不要であり、他
のNOT回路Ｎ２，Ｎ６は、第５図のように一つ
にまとめて遅延回路３の前段に挿入することがで
きる。但し、遅延回路３の論理は反転して負論理
遅延回路となる。また、電圧比較回路１２は、
NOT回路の閾値を利用して省略すると第５図の
ようになる。尚、NOT回路はNOR回路NR３，
NR４の両入力を共通接続して構成してある。こ
の第５図の回路構成は第１図と同一構成である。 This FIG. 3 is shown to clarify the basic principle of the present invention and facilitate its understanding, and economic considerations are ignored. Therefore, a commercially available gate
When trying to use an IC, four gates of the same type are used.
If it is constructed within a circuit, it can be constructed with a single package IC, which is economically very preferable. Therefore, the fourth
As shown in the figure, AND circuits A1 and A2 are equivalently changed to circuits in which NOT circuits N2, N3, N5, and N6 are connected to the respective inputs of NOR circuits NR1 and NR2, respectively. In this Fig. 4, the two NOT circuits N1 and N5 connected in series are unnecessary, and the other NOT circuits N2 and N6 are inserted into one before the delay circuit 3 as shown in Fig. 5. be able to. However, the logic of the delay circuit 3 is inverted and becomes a negative logic delay circuit. Further, the voltage comparison circuit 12 is
If the threshold value of the NOT circuit is used and omitted, the result will be as shown in Fig. 5. In addition, the NOT circuit is the NOR circuit NR3,
Both inputs of NR4 are connected in common. The circuit configuration in FIG. 5 is the same as that in FIG. 1.
この回路は４個のNOR回路NR１〜NR４によ
り論理回路化しているので、入力インピーダンス
の高い市販のゲートICを用いることができ、コ
レクタ電位検出用の抵抗R2として数100KΩの高
い抵抗値のものを選定することができる。そのた
め、スイツチングトランジスタ１０だけを高耐圧
のものを用いるのみで数百Ｖから千Ｖの高電圧の
スイツチング回路に適用することができ、大幅に
コストダウンした高電圧スイツチング回路を得る
ことがでる。 Since this circuit is made into a logic circuit using four NOR circuits NR1 to NR4, a commercially available gate IC with high input impedance can be used, and the resistor R2 for collector potential detection has a high resistance value of several 100KΩ. can be selected. Therefore, by using only the high-voltage switching transistor 10, it can be applied to a high-voltage switching circuit of several hundred volts to 1,000 volts, and a high-voltage switching circuit with significantly reduced costs can be obtained.
＜発明の効果＞
以上のように本発明のスイツチングトランジス
タの駆動回路によると、制御信号がスイツチング
トランジスタをオンにすべき信号に変わる毎の所
定時間の間、トランジスタが安全動作領域から外
れる危険な状態になつたか否かを、スイツチング
トランジスタのコレクタ電位のレベルにより正確
に判別し、正常であれば通常のオン・オフ制御を
行い、危険状態てあればトランジスタを即座に一
旦オフして破壊から確実に保護できる。しかも、
以降のトランジスタをオンすべき信号に変わる毎
に同様の判別を行つてスイツチング時間毎に遅延
回路の遅延時間だけオンさせるので、トランジス
タに対し破壊しない程度にベース電流を流すこと
ができるとともに、危険状態が消滅した時点で通
常の制御動作に自動的に且つ迅速に復帰すること
かできるので、例えば超高速モータを負荷とする
場合に稼働率の低下を可及的に防止することがで
きる。<Effects of the Invention> As described above, according to the switching transistor drive circuit of the present invention, there is no risk that the transistor will deviate from the safe operating area for a predetermined period of time each time the control signal changes to a signal that should turn on the switching transistor. It accurately determines whether the switching transistor is in a dangerous state based on the collector potential level of the switching transistor, and if it is normal, performs normal on/off control, but if it is in a dangerous state, the transistor is immediately turned off and destroyed. can be reliably protected from Moreover,
A similar determination is made each time the signal changes to turn on the transistor thereafter, and the transistor is turned on for the delay time of the delay circuit at each switching time, so that base current can flow to the transistor to the extent that it will not be destroyed, and it will also prevent dangerous conditions. Since the normal control operation can be automatically and quickly returned to when the current disappears, a decrease in the operating rate can be prevented as much as possible when the load is, for example, an ultra-high-speed motor.
また、構成を論理回路化して市販の１パツケー
ジの入力インピーダンスの高いゲートICを用い
ることができるため、スイツチングトランジスタ
のコレクタ電位検出用抵抗として高抵抗値のもの
を選定することができ、高耐圧の部品を用いるこ
となく安価な高電圧スイツチング回路を構成する
ことができる。 In addition, since the configuration can be made into a logic circuit and a commercially available one-package gate IC with high input impedance can be used, a resistor with a high resistance value can be selected as a resistor for detecting the collector potential of the switching transistor, and a high withstand voltage can be used. It is possible to construct an inexpensive high voltage switching circuit without using any of the above components.
第１図は本発明の一実施例の電気回路図、第２
図は同上のタイミングチヤート、第３図は本発明
の基本原理を示す説明図、第４図は第３図を省略
化した図、第５図は第４図を更に省略化した図で
ある。
３……遅延回路、４……第１の論理回路、５…
…第２の論理回路、６……第３の論理回路、７…
…第４の論理回路、８，９……増幅回路、１０…
…スイツチングトランジスタ、R1……遅延回路
の抵抗、Ｄ１……遅延回路のダイオード、Ｃ１…
…遅延回路のコンデンサ、R2，R3……コレクタ
電位検出用抵抗、Ｄ２，Ｄ３……保護用ダイオー
ド。
Fig. 1 is an electrical circuit diagram of an embodiment of the present invention;
3 is an explanatory diagram showing the basic principle of the present invention, FIG. 4 is an abbreviated version of FIG. 3, and FIG. 5 is a further abbreviated version of FIG. 4. 3... Delay circuit, 4... First logic circuit, 5...
...Second logic circuit, 6...Third logic circuit, 7...
...Fourth logic circuit, 8, 9...Amplification circuit, 10...
...Switching transistor, R 1 ...Resistance of delay circuit, D1 ...Diode of delay circuit, C1...
... Capacitor of delay circuit, R 2 , R 3 ... Resistor for collector potential detection, D2, D3 ... Protection diode.
Claims (1)
スイツチング時間毎に交互にオン・オフ制御する
スイツチングトランジスタの駆動回路において、
前記制御信号を２値化する第１の論理回路と、コ
ンデンサとこれの充電用ダイオードが並列接続さ
れた抵抗との時定数により前記スイツチング時間
より短い一定時間に設定された遅延時間だけ前記
第１の論理回路の出力信号における前記制御信号
による前記スイツチングトランジスタをオフから
オンさせる変化分のみを遅延させる遅延回路と、
前記スイツチングトランジスタのコレクタ電位検
出用抵抗および過大なコレクタ電位をクランプす
る保護用ダイオードからなる過大電圧保護兼コレ
クタ電位検出回路と、この回路により検出された
前記スイツチングトランジスタのコレクタ電位が
該トランジスタのオン時に相当する所定レベル以
下の時に第１のレベルに、且つ前記所定レベル以
上の時に第２のレベルに２値化して出力する第２
の論理回路と、この第２の論理回路の第２のレベ
ル信号と前記遅延回路から遅延時間経過後に出力
される信号との論理積を取る第３の論理回路と、
この第３の論理回路の論理積の取れていない出力
信号と前記第１の論理回路から出力される前記制
御信号による前記スイツチングトランジスタをオ
ンすべき信号との論理積を取る第４の論理回路
と、この第４の論理回路の論理積の取れた信号の
出力時のみ前記スイツチングトランジスタにベー
ス電流を供給する増幅回路とを具備し、前記第１
乃至第４の各論理回路をそれぞれ同種のゲート回
路で構成したことを特徴とするスイツチングトラ
ンジスタの駆動回路。1. In a switching transistor drive circuit that alternately controls the switching transistor on and off at each switching time using a control signal,
The first logic circuit binarizes the control signal, and the delay time set to a constant time shorter than the switching time by a time constant of a resistor in which a capacitor and a charging diode thereof are connected in parallel. a delay circuit that delays only the change in the output signal of the logic circuit that causes the switching transistor to turn on from off due to the control signal;
An overvoltage protection/collector potential detection circuit consisting of a resistor for detecting the collector potential of the switching transistor and a protection diode for clamping an excessive collector potential, and a collector potential of the switching transistor detected by this circuit. a second level that is binarized and output at a first level when the level is below a predetermined level corresponding to the on-state, and a second level when the level is above the predetermined level;
a third logic circuit that takes an AND of a second level signal of the second logic circuit and a signal output from the delay circuit after a delay time elapses;
a fourth logic circuit that takes an AND of the un-ANDed output signal of the third logic circuit and a signal to turn on the switching transistor based on the control signal output from the first logic circuit; and an amplifier circuit that supplies a base current to the switching transistor only when the ANDed signal of the fourth logic circuit is output.
A driving circuit for a switching transistor, characterized in that each of the fourth to fourth logic circuits is composed of the same type of gate circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209585A JPS60100823A (en) | 1983-11-07 | 1983-11-07 | Drive circuit of switching transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209585A JPS60100823A (en) | 1983-11-07 | 1983-11-07 | Drive circuit of switching transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100823A JPS60100823A (en) | 1985-06-04 |
| JPH0560283B2 true JPH0560283B2 (en) | 1993-09-02 |
Family
ID=16575267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209585A Granted JPS60100823A (en) | 1983-11-07 | 1983-11-07 | Drive circuit of switching transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100823A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58906812D1 (en) * | 1988-09-28 | 1994-03-10 | Siemens Ag | Protection circuit for a power semiconductor device. |
| US4906876A (en) * | 1988-10-25 | 1990-03-06 | Msi Corporation | Base drive circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140263A (en) * | 1974-09-28 | 1976-04-03 | Hitachi Maxell | SHINDOSHIKIDENKIKAMISORINOCHIBATAI NO SEIZOHO |
-
1983
- 1983-11-07 JP JP58209585A patent/JPS60100823A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140263A (en) * | 1974-09-28 | 1976-04-03 | Hitachi Maxell | SHINDOSHIKIDENKIKAMISORINOCHIBATAI NO SEIZOHO |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100823A (en) | 1985-06-04 |
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