JPH0555663A - 磁気抵抗素子 - Google Patents
磁気抵抗素子Info
- Publication number
- JPH0555663A JPH0555663A JP3211769A JP21176991A JPH0555663A JP H0555663 A JPH0555663 A JP H0555663A JP 3211769 A JP3211769 A JP 3211769A JP 21176991 A JP21176991 A JP 21176991A JP H0555663 A JPH0555663 A JP H0555663A
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- JP
- Japan
- Prior art keywords
- element pattern
- substrate
- magnetic field
- circuit
- magnet
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Abstract
(57)【要約】
【目的】 本発明は磁界を検出するための磁気抵抗素子
に関し、磁石とＭＲ素子表面との距離を短縮し、処理回
路の集積化を可能とすることを目的とする。 【構成】 シリコンの基板２上にＭＲ素子パターン３が
形成されており、同一面上にＭＲ素子パターン３からの
出力を処理する回路等の集積化された回路部４が形成さ
れる。また、基板２の反対面には凹部５がエッチングに
より形成され、該凹部６に磁石６が取着されてＭＲ素子
パターン３にバイアス磁界を印加する。
に関し、磁石とＭＲ素子表面との距離を短縮し、処理回
路の集積化を可能とすることを目的とする。 【構成】 シリコンの基板２上にＭＲ素子パターン３が
形成されており、同一面上にＭＲ素子パターン３からの
出力を処理する回路等の集積化された回路部４が形成さ
れる。また、基板２の反対面には凹部５がエッチングに
より形成され、該凹部６に磁石６が取着されてＭＲ素子
パターン３にバイアス磁界を印加する。
Description
【０００１】
【産業上の利用分野】本発明は、磁界を検出するための
磁気抵抗素子に関する。
磁気抵抗素子に関する。
【０００２】近年、磁気抵抗（ＭＲ）素子は微小磁界を
検出できるようになってきている。この微小磁界の正負
を精度よく検出するために、一定のバイアス磁界を印加
することが有効である。従って、必要なバイアス磁界を
小スペースで高精度に印加する必要がある。
検出できるようになってきている。この微小磁界の正負
を精度よく検出するために、一定のバイアス磁界を印加
することが有効である。従って、必要なバイアス磁界を
小スペースで高精度に印加する必要がある。
【０００３】
【従来の技術】図５に、従来のＭＲ素子の断面図を示
す。図５（Ａ）において、ＭＲ素子３０ A は、ＭＲ素子
パターン（図示せず）が形成されたシリコン（又はガラ
ス）の基板３１の裏面に、永久磁石３２を接着剤３３に
より貼着したものである。この永久磁石３２により基板
３１表面のＭＲ素子パターンにバイアス磁界が印加され
る。
す。図５（Ａ）において、ＭＲ素子３０ A は、ＭＲ素子
パターン（図示せず）が形成されたシリコン（又はガラ
ス）の基板３１の裏面に、永久磁石３２を接着剤３３に
より貼着したものである。この永久磁石３２により基板
３１表面のＭＲ素子パターンにバイアス磁界が印加され
る。
【０００４】なお、シリコンの基板３１のＭＲ素子パタ
ーンと同一表面には、該ＭＲ素子パターンからの出力を
処理する回路を形成することも可能である。
ーンと同一表面には、該ＭＲ素子パターンからの出力を
処理する回路を形成することも可能である。
【０００５】また、図５（Ｂ）においてＭＲ素子３０B
は、永久磁石の基板３４の表面に、ガラス等の絶縁材３
５ａ，３５ｂをコーティングし、この絶縁材３５ａ上に
ＭＲ素子パターン（図示せず）を形成したものである。
は、永久磁石の基板３４の表面に、ガラス等の絶縁材３
５ａ，３５ｂをコーティングし、この絶縁材３５ａ上に
ＭＲ素子パターン（図示せず）を形成したものである。
【０００６】
【発明が解決しようとする課題】しかし、図５（Ａ）の
ＭＲ素子３０A は、永久磁石３２とＭＲ素子パターンと
が、基板３１の厚みの分だけ距離を有しており、基板３
１をシリコンで形成した場合には破損の危険性により薄
くすることができないことから、十分なバイアス磁界を
得るために永久磁石３２を強力にしなければならない。
この場合、ＭＲ素子３０A は数mm四方以下のものであ
り、これに対応した大きさの磁石では、磁力を大きくす
ることができないという問題がある。
ＭＲ素子３０A は、永久磁石３２とＭＲ素子パターンと
が、基板３１の厚みの分だけ距離を有しており、基板３
１をシリコンで形成した場合には破損の危険性により薄
くすることができないことから、十分なバイアス磁界を
得るために永久磁石３２を強力にしなければならない。
この場合、ＭＲ素子３０A は数mm四方以下のものであ
り、これに対応した大きさの磁石では、磁力を大きくす
ることができないという問題がある。
【０００７】また、図５（Ｂ）のＭＲ素子３０B は、永
久磁石の基板３４より絶縁材３５ａ上のＭＲ素子パター
ンまでの距離を短かくすることができ小さな磁石でも十
分なバイアス磁界を得ることができるが、このガラス等
の絶縁材３５ａ上にＭＲ素子パターンからの出力を処理
する回路を集積化することができないという問題があ
る。
久磁石の基板３４より絶縁材３５ａ上のＭＲ素子パター
ンまでの距離を短かくすることができ小さな磁石でも十
分なバイアス磁界を得ることができるが、このガラス等
の絶縁材３５ａ上にＭＲ素子パターンからの出力を処理
する回路を集積化することができないという問題があ
る。
【０００８】そこで、本発明は上記課題に鑑みなされた
もので、磁石とＭＲ素子表面との距離を短縮し、処理回
路の集積化が可能な磁気抵抗素子を提供することを目的
とする。
もので、磁石とＭＲ素子表面との距離を短縮し、処理回
路の集積化が可能な磁気抵抗素子を提供することを目的
とする。
【０００９】
【課題を解決するための手段】図１に、本発明の原理説
明図を示す。図１において、磁気抵抗素子１は、基板２
の表面に、強磁性薄膜上に磁気抵抗（ＭＲ）素子パター
ン３が形成され、該基板２のＭＲ素子パターンが形成さ
れた面に、該ＭＲ素子パターンからの出力を処理する回
路を含む回路部４を形成すると共に、反対面に凹部５が
形成される。そして、該凹部５に、該ＭＲ素子パターン
にバイアス磁界を印加する磁性体６を取着するものであ
る。
明図を示す。図１において、磁気抵抗素子１は、基板２
の表面に、強磁性薄膜上に磁気抵抗（ＭＲ）素子パター
ン３が形成され、該基板２のＭＲ素子パターンが形成さ
れた面に、該ＭＲ素子パターンからの出力を処理する回
路を含む回路部４を形成すると共に、反対面に凹部５が
形成される。そして、該凹部５に、該ＭＲ素子パターン
にバイアス磁界を印加する磁性体６を取着するものであ
る。
【００１０】
【作用】図１に示すように、基板２上にＭＲ素子パター
ン３が形成されており、同一面上にＭＲ素子パターン３
からの出力を処理する回路等の回路部４が形成される。
すなわち、基板２をシリコン等で形成する場合、ＭＲ素
子パターン３や処理回路を集積化した回路部４を容易に
形成することが可能である。
ン３が形成されており、同一面上にＭＲ素子パターン３
からの出力を処理する回路等の回路部４が形成される。
すなわち、基板２をシリコン等で形成する場合、ＭＲ素
子パターン３や処理回路を集積化した回路部４を容易に
形成することが可能である。
【００１１】また、基板２の反対面には凹部５が形成さ
れ、該凹部に磁性体６が取着されてＭＲ素子パターン３
にバイアス磁界を印加する。これにより、基板２の一部
を薄くしてＭＲ素子パターン３と磁石６との距離を短縮
することで、小さな磁石であってもＭＲ素子パターン３
に十分なバイアス磁界を印加することが可能となる。
れ、該凹部に磁性体６が取着されてＭＲ素子パターン３
にバイアス磁界を印加する。これにより、基板２の一部
を薄くしてＭＲ素子パターン３と磁石６との距離を短縮
することで、小さな磁石であってもＭＲ素子パターン３
に十分なバイアス磁界を印加することが可能となる。
【００１２】
【実施例】図２に、本発明の一実施例の構成図を示す。
図２において、シリコンで形成された基板２の表面には
ＭＲ素子パターン（図３参照）及び集積された回路部
（図２において図示せず、図１参照）が形成されてお
り、裏面がエッチングにより凹部５が形成される。この
凹部５には、磁性体であるフェライト等の磁石（永久磁
石）６が接着剤７により取着される。
図２において、シリコンで形成された基板２の表面には
ＭＲ素子パターン（図３参照）及び集積された回路部
（図２において図示せず、図１参照）が形成されてお
り、裏面がエッチングにより凹部５が形成される。この
凹部５には、磁性体であるフェライト等の磁石（永久磁
石）６が接着剤７により取着される。
【００１３】このＭＲ素子１は、リードフレーム８に接
着剤９により搭載固着され、該リードフレーム８と図示
しない回路部４との間でワイヤ１０によりワイヤボンデ
ィングされる。その後、樹脂によりモールド成形を行
い、磁石内蔵型の磁気抵抗デバイスとするものである。
着剤９により搭載固着され、該リードフレーム８と図示
しない回路部４との間でワイヤ１０によりワイヤボンデ
ィングされる。その後、樹脂によりモールド成形を行
い、磁石内蔵型の磁気抵抗デバイスとするものである。
【００１４】ここで、図３に、図２における部分拡大図
を示す。図３（Ａ）は部分平面図であり、図３（Ｂ）は
側部縦断面図である。図３（Ａ），（Ｂ）において、シ
リコン（Ｓｉ）基板２には酸化シリコン（ＳｉＯ2 ）膜
１１が形成され、この上に強磁性薄膜のパーマロイ（Ｎ
ｉＦｅ）層１２が形成される。
を示す。図３（Ａ）は部分平面図であり、図３（Ｂ）は
側部縦断面図である。図３（Ａ），（Ｂ）において、シ
リコン（Ｓｉ）基板２には酸化シリコン（ＳｉＯ2 ）膜
１１が形成され、この上に強磁性薄膜のパーマロイ（Ｎ
ｉＦｅ）層１２が形成される。
【００１５】パーマロイ層１２上には、例えばタンタル
モリブデン（ＴａＭｏ）膜１３を介在させて良導電金属
である金（Ａｕ）１４が蒸着される。このタンタルモリ
ブデン膜１３は、金１４とパーマロイ層１２との接合状
態を良好ならしめるためのものである。そして、エッチ
ングにより、図３（Ａ）に示すようなバーバーポール形
状のＭＲ素子パターン３を形成するものである。なお、
上述のように、シリコン基板２の裏面にエッチングによ
り凹部が形成されて接着剤７により磁石６が取着され
る。
モリブデン（ＴａＭｏ）膜１３を介在させて良導電金属
である金（Ａｕ）１４が蒸着される。このタンタルモリ
ブデン膜１３は、金１４とパーマロイ層１２との接合状
態を良好ならしめるためのものである。そして、エッチ
ングにより、図３（Ａ）に示すようなバーバーポール形
状のＭＲ素子パターン３を形成するものである。なお、
上述のように、シリコン基板２の裏面にエッチングによ
り凹部が形成されて接着剤７により磁石６が取着され
る。
【００１６】また、図示はしないが、シリコン基板２の
ＭＲ素子パターン３と同一面に、ＭＲ素子パターン３か
らの出力を処理する増幅回路、温度補償回路等が半導体
プロセスにより集積化され、ＭＲ素子１と一体化して形
成される。
ＭＲ素子パターン３と同一面に、ＭＲ素子パターン３か
らの出力を処理する増幅回路、温度補償回路等が半導体
プロセスにより集積化され、ＭＲ素子１と一体化して形
成される。
【００１７】次に、図４に、本発明の出力特性のグラフ
を示し、説明する。いま、図３（Ｂ）において、磁石６
の極性を図面上右側をＳ極、左側をＮ極とすると、図３
（Ａ）において矢印方向がバイアス磁界方向となる。こ
のバイアス磁界方向に対して、図３のように、斜めに金
１４のパターン電極を複数個配置した場合の検出磁界方
向Ｈと出力との関係の特性Ａが図４のグラフで示され
る。図４からも明らかなように、十分にバイアス磁界を
印加することにより、出力の安定性の向上、ヒステリシ
スの低減が図られるものである。
を示し、説明する。いま、図３（Ｂ）において、磁石６
の極性を図面上右側をＳ極、左側をＮ極とすると、図３
（Ａ）において矢印方向がバイアス磁界方向となる。こ
のバイアス磁界方向に対して、図３のように、斜めに金
１４のパターン電極を複数個配置した場合の検出磁界方
向Ｈと出力との関係の特性Ａが図４のグラフで示され
る。図４からも明らかなように、十分にバイアス磁界を
印加することにより、出力の安定性の向上、ヒステリシ
スの低減が図られるものである。
【００１８】なお、図４のグラフの破線Ｂは、バイアス
磁界が印加されず、又はバイアス磁界が不十分の場合の
出力特性を示したもので、ヒステリシスを生じることに
より高精度な検出を行うことができないものである。
磁界が印加されず、又はバイアス磁界が不十分の場合の
出力特性を示したもので、ヒステリシスを生じることに
より高精度な検出を行うことができないものである。
【００１９】このように、小型のＭＲ素子で十分なバイ
アス磁界が得られ、また、集積回路と同一チップ上に形
成することができ、バイアス磁石内蔵型の集積化ＭＲセ
ンサの実現が可能となる。
アス磁界が得られ、また、集積回路と同一チップ上に形
成することができ、バイアス磁石内蔵型の集積化ＭＲセ
ンサの実現が可能となる。
【００２０】
【発明の効果】以上のように本発明によれば、基板上に
ＭＲ素子パターン及び回路部を形成し、反対面に凹部を
形成して該凹部内に磁石を取着することにより、小さな
磁石でＭＲ素子パターンに十分なバイアス磁界を印加す
ることができると共に、ＭＲ素子パターン形成面に処理
回路を集積化して形成することができる。
ＭＲ素子パターン及び回路部を形成し、反対面に凹部を
形成して該凹部内に磁石を取着することにより、小さな
磁石でＭＲ素子パターンに十分なバイアス磁界を印加す
ることができると共に、ＭＲ素子パターン形成面に処理
回路を集積化して形成することができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の構成図である。
【図３】図２における部分拡大図である。
【図４】本発明の出力特性のグラフである。
【図５】従来のＭＲ素子チップの断面図である。
１ 磁気抵抗素子 ２ 基板 ３ ＭＲ素子パターン ４ 回路部 ５ 凹部 ６ 磁石
Claims (1)
- 【請求項１】 基板（２）の表面に、強磁性薄膜上に磁
気抵抗素子パターン（３）が形成され、磁界を検出する
磁気抵抗素子において、 前記基板（２）の前記磁気抵抗素子パターン（３）が形
成された面に、該磁気抵抗素子パターン（３）からの出
力を処理する回路を含む回路部（４）を形成すると共
に、反対面に凹部（５）を形成し、 該凹部（５）に、該磁気抵抗素子パターン（３）にバイ
アス磁界を印加する磁性体（６）を取着することを特徴
とする磁気抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211769A JPH0555663A (ja) | 1991-08-23 | 1991-08-23 | 磁気抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211769A JPH0555663A (ja) | 1991-08-23 | 1991-08-23 | 磁気抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555663A true JPH0555663A (ja) | 1993-03-05 |
Family
ID=16611284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211769A Withdrawn JPH0555663A (ja) | 1991-08-23 | 1991-08-23 | 磁気抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555663A (ja) |
-
1991
- 1991-08-23 JP JP3211769A patent/JPH0555663A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |