JPH0555181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555181A JPH0555181A JP3212536A JP21253691A JPH0555181A JP H0555181 A JPH0555181 A JP H0555181A JP 3212536 A JP3212536 A JP 3212536A JP 21253691 A JP21253691 A JP 21253691A JP H0555181 A JPH0555181 A JP H0555181A
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Abstract
(57)【要約】
【目的】酸化膜上に有機SOG膜を塗布した後、エッチ
ングを行ない、絶縁膜を形成する際に、平坦性の良い絶
縁膜の形成を行なう。 【構成】アルミニウム配線7を形成した後、シリコン酸
化膜8と有機SOG膜9を形成した後、このシリコン基
板4Aを、有機SOG膜9に対するシリコン酸化膜のエ
ッチング速度比が1.5〜2.0となるようなフロロカ
ーボンとハイドロフロロカーボンと希ガスの組成を用い
てエッチングを行なう事で、有機SOG膜9が完全にエ
ッチング除去されることなく平坦な絶縁膜が得られる。
ングを行ない、絶縁膜を形成する際に、平坦性の良い絶
縁膜の形成を行なう。 【構成】アルミニウム配線7を形成した後、シリコン酸
化膜8と有機SOG膜9を形成した後、このシリコン基
板4Aを、有機SOG膜9に対するシリコン酸化膜のエ
ッチング速度比が1.5〜2.0となるようなフロロカ
ーボンとハイドロフロロカーボンと希ガスの組成を用い
てエッチングを行なう事で、有機SOG膜9が完全にエ
ッチング除去されることなく平坦な絶縁膜が得られる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に酸化膜と有機スピンオングラス(SOG)膜
によって、平坦化された絶縁膜を形成する際のエッチン
グ方法に関する。
関し、特に酸化膜と有機スピンオングラス(SOG)膜
によって、平坦化された絶縁膜を形成する際のエッチン
グ方法に関する。
【0002】
【従来の技術】多層配線を形成する場合は、層間絶縁膜
の平坦化が重要である。一般に平坦な絶縁膜の形成には
有機SOG)膜が用いられる。
の平坦化が重要である。一般に平坦な絶縁膜の形成には
有機SOG)膜が用いられる。
【0003】従来の有機SOG膜による平坦化絶縁膜を
形成する際のエッチング方法について説明する。従来、
この種のエッチングには、三フッ化メタン(CHF3 )
と酸素(O2 )を混合したエッチングガスが用いられて
いる。この場合、有機SOG膜に対するシリコン酸化膜
のエッチング速度比Rは約1.0であった。以下図4を
用いて説明する。
形成する際のエッチング方法について説明する。従来、
この種のエッチングには、三フッ化メタン(CHF3 )
と酸素(O2 )を混合したエッチングガスが用いられて
いる。この場合、有機SOG膜に対するシリコン酸化膜
のエッチング速度比Rは約1.0であった。以下図4を
用いて説明する。
【0004】図4(a)に示すように、シリコン基板4
B上のBPSG膜6上に800nmの厚さのアルミニウ
ム配線7を形成した後、プラズマCVD法によりシリコ
ン酸化膜8を800nmの厚さで形成し、有機SOG膜
9を300nmの厚さに塗布する。この際、有機SOG
膜9は、アルミニウム配線7上では膜厚が薄くなり、平
坦部では厚く塗布される。次にこの半導体基板4BをC
HF3とO2 を用いてエッチングを行なう。この場合、
エッチング途中のシリコン酸化膜8が露出した時点より
シリコン酸化膜8中の酸素がプラズマ中に供給されるた
め、有機SOG膜9のエッチング速度が速くなり、有機
SOG膜9に対するシリコン酸化膜8のエッチング速度
比は0.5程度になる。
B上のBPSG膜6上に800nmの厚さのアルミニウ
ム配線7を形成した後、プラズマCVD法によりシリコ
ン酸化膜8を800nmの厚さで形成し、有機SOG膜
9を300nmの厚さに塗布する。この際、有機SOG
膜9は、アルミニウム配線7上では膜厚が薄くなり、平
坦部では厚く塗布される。次にこの半導体基板4BをC
HF3とO2 を用いてエッチングを行なう。この場合、
エッチング途中のシリコン酸化膜8が露出した時点より
シリコン酸化膜8中の酸素がプラズマ中に供給されるた
め、有機SOG膜9のエッチング速度が速くなり、有機
SOG膜9に対するシリコン酸化膜8のエッチング速度
比は0.5程度になる。
【0005】このためアルミニウム配線7上のシリコン
酸化膜8を200nmの厚さになる状態までエッチング
を行なった場合、図4(b)に示すように有機SOG膜
9が完全にエッチング除去され、平坦な絶縁膜形状が得
られなかった。
酸化膜8を200nmの厚さになる状態までエッチング
を行なった場合、図4(b)に示すように有機SOG膜
9が完全にエッチング除去され、平坦な絶縁膜形状が得
られなかった。
【0006】
【発明が解決しようとする課題】以上述べたように有機
SOG膜を用いた絶縁膜の平坦化方法では、エッチング
の際に有機SOG膜の下のシリコン酸化膜が露出し、酸
素がプラズマ中に供給されることによって、シリコン酸
化膜よりも有機SOG膜のエッチング速度が速くなるた
め、所定の厚さの平坦な絶縁膜を形成することが困難で
あった。このため上層配線のステップカバレッジが悪化
し、断線が生じ、半導体装置の信頼性及び歩留りを低下
させるという欠点があった。
SOG膜を用いた絶縁膜の平坦化方法では、エッチング
の際に有機SOG膜の下のシリコン酸化膜が露出し、酸
素がプラズマ中に供給されることによって、シリコン酸
化膜よりも有機SOG膜のエッチング速度が速くなるた
め、所定の厚さの平坦な絶縁膜を形成することが困難で
あった。このため上層配線のステップカバレッジが悪化
し、断線が生じ、半導体装置の信頼性及び歩留りを低下
させるという欠点があった。
【0007】
【課題を解決するための手段】第1の発明の半導体装置
の製造方法は、段差を有する半導体基板上にシリコン酸
化膜と有機スピンオングラス膜からなる絶縁膜を形成し
たのちドライエッチング法によりエッチバックし絶縁膜
を平坦化する半導体装置の製造方法において、エッチン
グガスとしてフロロカーボン系ガスとハイドロフロロカ
ーボン系ガスのうち各各少くとも1種類のガスを混合し
て用いるものである。
の製造方法は、段差を有する半導体基板上にシリコン酸
化膜と有機スピンオングラス膜からなる絶縁膜を形成し
たのちドライエッチング法によりエッチバックし絶縁膜
を平坦化する半導体装置の製造方法において、エッチン
グガスとしてフロロカーボン系ガスとハイドロフロロカ
ーボン系ガスのうち各各少くとも1種類のガスを混合し
て用いるものである。
【0008】第2発明の半導体装置の製造方法は、段差
を有する半導体基板上にシリコン酸化膜と有機スピンオ
ングラス膜からなる絶縁膜を形成したのちドライエッチ
ング法によりエッチバックし絶縁膜を平坦化する半導体
装置の製造方法において、ドライエッチングを行う際に
半導体基板を載置する下部電極の温度を対向する上部電
極及びエッチング室の温度より40〜60℃低くし、か
つ反応ガスとしてフロロカーボン系ガスを用いるもので
ある。
を有する半導体基板上にシリコン酸化膜と有機スピンオ
ングラス膜からなる絶縁膜を形成したのちドライエッチ
ング法によりエッチバックし絶縁膜を平坦化する半導体
装置の製造方法において、ドライエッチングを行う際に
半導体基板を載置する下部電極の温度を対向する上部電
極及びエッチング室の温度より40〜60℃低くし、か
つ反応ガスとしてフロロカーボン系ガスを用いるもので
ある。
【0009】
【実施例】次に、本発明について図面を用いて説明す
る。図1(a),(b)は本発明の第1の実施例を説明
するための半導体チップの断面図である。
る。図1(a),(b)は本発明の第1の実施例を説明
するための半導体チップの断面図である。
【0010】図2は本発明の実施例に使用した平行平板
型のリアクティブイオンエッチング装置の概略図であ
る。エッチング室1内に下部電極2を有しており、下部
電極2に対向する位置に上部電極3が設置してある。こ
の下部電極2上にシリコン基板4を配置し、下部電極2
に13.56MHzの高周波電力を印加し、エッチング
を行なう。
型のリアクティブイオンエッチング装置の概略図であ
る。エッチング室1内に下部電極2を有しており、下部
電極2に対向する位置に上部電極3が設置してある。こ
の下部電極2上にシリコン基板4を配置し、下部電極2
に13.56MHzの高周波電力を印加し、エッチング
を行なう。
【0011】表1は、本発明の第1の実施例を説明する
ためのエッチングガスのエッチング特性である。本第1
の実施例では、エッチングに用いるガスとして、六フッ
化エタン(C2 F6 )と三フッ化メタン(CHF3 )と
ヘリウム(He)を用いて行なっている。
ためのエッチングガスのエッチング特性である。本第1
の実施例では、エッチングに用いるガスとして、六フッ
化エタン(C2 F6 )と三フッ化メタン(CHF3 )と
ヘリウム(He)を用いて行なっている。
【0012】下部電極2の温度及び、上部電極3の温度
を各々10℃とし、Heの流量を90sccmとし、エ
ッチング中の圧力を260Paとし、高周波電力密度を
2.0W/cm2 とし、C2 F6 とCHF3 の合計の流
量を20sccmとし、C2 F6 の流量を5sccmか
ら20sccmに変化させた場合、シリコン酸化膜のエ
ッチング速度は、330nm/minから460nm/
minとなり、一方有機SOG膜のエッチング速度は1
10nm/minから410nm/minとなり、有機
SOG膜に対するシリコン酸化膜のエッチング速度比は
3.0から1.1となる。
を各々10℃とし、Heの流量を90sccmとし、エ
ッチング中の圧力を260Paとし、高周波電力密度を
2.0W/cm2 とし、C2 F6 とCHF3 の合計の流
量を20sccmとし、C2 F6 の流量を5sccmか
ら20sccmに変化させた場合、シリコン酸化膜のエ
ッチング速度は、330nm/minから460nm/
minとなり、一方有機SOG膜のエッチング速度は1
10nm/minから410nm/minとなり、有機
SOG膜に対するシリコン酸化膜のエッチング速度比は
3.0から1.1となる。
【0013】まず図1(a)に示すように、シリコン基
板4A上のBPSG膜6上に800nmの厚さのアルミ
ニウム配線7を形成した後、プラズマCVD法によりシ
リコン酸化膜8を800nmの厚さで形成する。次で有
機SOG膜9を300nmの厚さに塗布する。この際、
有機SOG膜9はアルミニウム配線7上では膜厚が薄く
なり、平坦部では厚く塗布される。この半導体基板4A
をエッチング室1の下部電極2上におき、C2 F6 及び
CHF3の流量を各々10sccmとしてエッチングを
行なう。この場合、有機SOG膜9に対するシリコン酸
化膜8のエッチング速度比は1.5であるが、エッチン
グ途中のシリコン酸化膜8が露出した時点よりシリコン
酸化膜8中の酸素がプラズマ中に供給されるため、有機
SOG膜9のエッチング速度が速くなる。そのため、シ
リコン酸化膜8のエッチング速度比はほぼ1.0にな
る。
板4A上のBPSG膜6上に800nmの厚さのアルミ
ニウム配線7を形成した後、プラズマCVD法によりシ
リコン酸化膜8を800nmの厚さで形成する。次で有
機SOG膜9を300nmの厚さに塗布する。この際、
有機SOG膜9はアルミニウム配線7上では膜厚が薄く
なり、平坦部では厚く塗布される。この半導体基板4A
をエッチング室1の下部電極2上におき、C2 F6 及び
CHF3の流量を各々10sccmとしてエッチングを
行なう。この場合、有機SOG膜9に対するシリコン酸
化膜8のエッチング速度比は1.5であるが、エッチン
グ途中のシリコン酸化膜8が露出した時点よりシリコン
酸化膜8中の酸素がプラズマ中に供給されるため、有機
SOG膜9のエッチング速度が速くなる。そのため、シ
リコン酸化膜8のエッチング速度比はほぼ1.0にな
る。
【0014】このため、アルミニウム配線7上のシリコ
ン酸化膜8を200nmの厚さになる状態までエッチン
グを行なった場合でも、シリコン酸化膜8と有機SOG
膜9のエッチング速度がほぼ等しいため、図1(b)に
示すように、有機SOG膜9が完全にエッチング除去さ
れることなく平坦な絶縁膜の形状が得られる。
ン酸化膜8を200nmの厚さになる状態までエッチン
グを行なった場合でも、シリコン酸化膜8と有機SOG
膜9のエッチング速度がほぼ等しいため、図1(b)に
示すように、有機SOG膜9が完全にエッチング除去さ
れることなく平坦な絶縁膜の形状が得られる。
【0015】
【表1】
【0016】次に本発明の実施例におけるシリコン酸化
膜と有機SOG膜のエッチング速度比の範囲について説
明する。有機SOG膜に対するシリコン酸化膜のエッチ
ング速度比が1.5の場合について上述したが、有機S
OG膜のエッチング速度比が2.0までの場合でもほぼ
同様の平坦な絶縁膜が得られる。
膜と有機SOG膜のエッチング速度比の範囲について説
明する。有機SOG膜に対するシリコン酸化膜のエッチ
ング速度比が1.5の場合について上述したが、有機S
OG膜のエッチング速度比が2.0までの場合でもほぼ
同様の平坦な絶縁膜が得られる。
【0017】しかしながら、有機SOG膜に対するシリ
コン酸化膜のエッチング速度比が2.0を越えると、図
3に示すようにシリコン酸化膜8中の酸素の供給によっ
てもシリコン酸化膜8のエッチング速度が早いためアル
ミニウム配線7上のシリコン酸化膜8が200nmにな
る状態までエッチングを行なった場合、有機SOG膜が
凸状に残り、平坦な絶縁膜形状が得られなくなる。そし
て、この絶縁膜上にAl等からなる上層配線を形成した
場合、断線の発生が多くなる。逆にシリコン酸化膜の有
機SOG膜とのエッチング速度比が1.5以下になる
と、シリコン酸化膜の露出後の有機SOG膜のエッチン
グ速度がシリコン酸化膜のエッチング速度より速くな
り、従来のように有機SOG膜が除去されるため好まし
くない。
コン酸化膜のエッチング速度比が2.0を越えると、図
3に示すようにシリコン酸化膜8中の酸素の供給によっ
てもシリコン酸化膜8のエッチング速度が早いためアル
ミニウム配線7上のシリコン酸化膜8が200nmにな
る状態までエッチングを行なった場合、有機SOG膜が
凸状に残り、平坦な絶縁膜形状が得られなくなる。そし
て、この絶縁膜上にAl等からなる上層配線を形成した
場合、断線の発生が多くなる。逆にシリコン酸化膜の有
機SOG膜とのエッチング速度比が1.5以下になる
と、シリコン酸化膜の露出後の有機SOG膜のエッチン
グ速度がシリコン酸化膜のエッチング速度より速くな
り、従来のように有機SOG膜が除去されるため好まし
くない。
【0018】次に本発明の第2の実施例について説明す
る。表2は、本発明の第2の実施例を説明するためのエ
ッチングガスのエッチング特性である。本第2の実施例
では、下部電極2の温度を10℃とした時の上部電極3
及びエッチング室1の温度を50℃としている。そして
Heの流量を90sccmとし、エッチング中の圧力を
260Paとし、高周波電力密度を2.0W/cm2 と
し、C2 F6 とCHF3 の合計の流量を20sccmと
し、C2 F6 の流量を10sccmから20sccmに
変化させた場合、シリコン酸化膜のエッチング速度は、
230nm/minから400nm/minとなり、有
機SOG膜のエッチング速度は95nm/minから2
70nm/minとなり、有機SOG膜に対するシリコ
ン酸化膜のエッチング速度比は2.4から1.5とな
る。本第2の実施例に於いては、C2 F6 のみで20s
ccmにした場合でも有機SOG膜に対するシリコン酸
化膜のエッチング速度比は1.5となる。そして第1の
実施例の場合と同様に、シリコン酸化膜8が露出すると
シリコン酸化膜8と有機SOG膜9とのエッチング速度
比はほぼ1:1となった。
る。表2は、本発明の第2の実施例を説明するためのエ
ッチングガスのエッチング特性である。本第2の実施例
では、下部電極2の温度を10℃とした時の上部電極3
及びエッチング室1の温度を50℃としている。そして
Heの流量を90sccmとし、エッチング中の圧力を
260Paとし、高周波電力密度を2.0W/cm2 と
し、C2 F6 とCHF3 の合計の流量を20sccmと
し、C2 F6 の流量を10sccmから20sccmに
変化させた場合、シリコン酸化膜のエッチング速度は、
230nm/minから400nm/minとなり、有
機SOG膜のエッチング速度は95nm/minから2
70nm/minとなり、有機SOG膜に対するシリコ
ン酸化膜のエッチング速度比は2.4から1.5とな
る。本第2の実施例に於いては、C2 F6 のみで20s
ccmにした場合でも有機SOG膜に対するシリコン酸
化膜のエッチング速度比は1.5となる。そして第1の
実施例の場合と同様に、シリコン酸化膜8が露出すると
シリコン酸化膜8と有機SOG膜9とのエッチング速度
比はほぼ1:1となった。
【0019】本第2の実施例では、図1に示した第1の
実施例で用いたのと同一の半導体基板4AをC2 F6 の
みで流量を20sccmとして行なった。アルミニウム
配線7上のシリコン酸化膜8を200nmになる状態ま
でエッチングを行なった場合でも、有機SOG膜9が完
全にエッチング除去されることなく第1の実施例と同様
な平坦な絶縁膜形状が得られる。本第2の実施例では、
エッチング室1及び上部電極3の温度を50℃としてい
る為、エッチング室1の内壁及び上部電極2にエッチン
グ時に発生する反応生成物の付着がなく、多数枚の半導
体基板のエッチングを行なった場合でもエッチング速度
の低下やパーティクルの増加が無いという利点がある。
実施例で用いたのと同一の半導体基板4AをC2 F6 の
みで流量を20sccmとして行なった。アルミニウム
配線7上のシリコン酸化膜8を200nmになる状態ま
でエッチングを行なった場合でも、有機SOG膜9が完
全にエッチング除去されることなく第1の実施例と同様
な平坦な絶縁膜形状が得られる。本第2の実施例では、
エッチング室1及び上部電極3の温度を50℃としてい
る為、エッチング室1の内壁及び上部電極2にエッチン
グ時に発生する反応生成物の付着がなく、多数枚の半導
体基板のエッチングを行なった場合でもエッチング速度
の低下やパーティクルの増加が無いという利点がある。
【0020】
【表2】
【0021】次に、本発明の第2の実施例において使用
する下部電極2と、上部電極3及びエッチング室1との
温度差の範囲について説明する。
する下部電極2と、上部電極3及びエッチング室1との
温度差の範囲について説明する。
【0022】図5は、第2の実施例における電極温度差
と、有機SOG膜に対するシリコン酸化膜のエッチング
速度比の関係を示した図である。シリコン酸化膜のエッ
チング速度比が1.5〜2.0となる電極温度差は、下
部電極の温度を0〜60℃とした場合、40〜60℃で
あり、この範囲でエッチングを行なうのが望ましい。
と、有機SOG膜に対するシリコン酸化膜のエッチング
速度比の関係を示した図である。シリコン酸化膜のエッ
チング速度比が1.5〜2.0となる電極温度差は、下
部電極の温度を0〜60℃とした場合、40〜60℃で
あり、この範囲でエッチングを行なうのが望ましい。
【0023】本発明の実施例では、フロロカーボンとし
てC2 F6 を用いているが、この他にCF4 ,C3 F8
等のフロロカーボンを1種または複数種用いても同様の
効果が得られる。また、ハイドロフロロカーボンとして
CHF3 を用いているが、この他にCH2 F2 等のハイ
ドロフロロカーボンでも同様の効果が得られる。さら
に、本発明では、希ガスとしてHeを用いているが、こ
の他にNe,Arを用いた場合にも同様の効果が得ら
れ、また、希ガスを用いない場合でも同様の効果が得ら
れる。
てC2 F6 を用いているが、この他にCF4 ,C3 F8
等のフロロカーボンを1種または複数種用いても同様の
効果が得られる。また、ハイドロフロロカーボンとして
CHF3 を用いているが、この他にCH2 F2 等のハイ
ドロフロロカーボンでも同様の効果が得られる。さら
に、本発明では、希ガスとしてHeを用いているが、こ
の他にNe,Arを用いた場合にも同様の効果が得ら
れ、また、希ガスを用いない場合でも同様の効果が得ら
れる。
【0024】
【発明の効果】以上述べたように本発明は、エッチング
に用いるガスとして、フロロカーボン系ガスまたはハイ
ドロフロロカーボン系ガスのうち少くとも1種類のガス
を用い、有機SOG膜に対するシリコン酸化膜のエッチ
ング速度比を1.5〜2.0とすることにより、平坦な
絶縁膜が得られ、半導体装置の信頼性及び歩留を向上さ
せることができるという効果を有する。
に用いるガスとして、フロロカーボン系ガスまたはハイ
ドロフロロカーボン系ガスのうち少くとも1種類のガス
を用い、有機SOG膜に対するシリコン酸化膜のエッチ
ング速度比を1.5〜2.0とすることにより、平坦な
絶縁膜が得られ、半導体装置の信頼性及び歩留を向上さ
せることができるという効果を有する。
【図1】本発明の第1の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図2】実施例に用いるリアクティブイオンエッチング
装置の概略図。
装置の概略図。
【図3】エッチングの条件を説明するための半導体チッ
プの断面図。
プの断面図。
【図4】従来例を説明するための半導体チップの断面
図。
図。
【図5】電極の温度差とエッチング速度比との関係を示
す図。
す図。
1 エッチング室 2 下部電極 3 上部電極 4,4A,4B シリコン基板 6 BPSG膜 7 アルミニウム配線 8 シリコン酸化膜 9 有機SOG膜
Claims (3)
- 【請求項1】 段差を有する半導体基板上にシリコン酸
化膜と有機スピンオングラス膜からなる絶縁膜を形成し
たのちドライエッチング法によりエッチバックし絶縁膜
を平坦化する半導体装置の製造方法において、エッチン
グガスとしてフロロカーボン系ガスとハイドロフロロカ
ーボン系ガスのうち各各少くとも1種類のガスを混合し
て用いることを特徴とする半導体装置の製造方法。 - 【請求項2】 段差を有する半導体基板上にシリコン酸
化膜と有機スピンオングラス膜からなる絶縁膜を形成し
たのちドライエッチング法によりエッチバックし絶縁膜
を平坦化する半導体装置の製造方法において、ドライエ
ッチングを行う際に半導体基板を載置する下部電極の温
度を対向する上部電極及びエッチング室の温度より40
〜60℃低くし、かつ反応ガスとしてフロロカーボン系
ガスを用いることを特徴とする半導体装置の製造方法。 - 【請求項3】 シリコン酸化膜のエッチング速度が有機
スピンオングラス膜のエッチング速度より1.5〜2.
0倍となる反応ガスの流量または電極の温度条件でエッ
チングを行う請求項1または請求項2記載の半導体装置
の製造方法。
Priority Applications (4)
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---|---|---|---|
JP3212536A JP2913918B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
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EP92307624A EP0529954B1 (en) | 1991-08-26 | 1992-08-20 | Method for making a planarized semiconductor device |
DE69218069T DE69218069T2 (de) | 1991-08-26 | 1992-08-20 | Verfahren zur Herstellung eines planarisierten Halbleiterbauelementes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JPH0555181A true JPH0555181A (ja) | 1993-03-05 |
JP2913918B2 JP2913918B2 (ja) | 1999-06-28 |
Family
ID=16624301
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JP3212536A Expired - Fee Related JP2913918B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
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EP (1) | EP0529954B1 (ja) |
JP (1) | JP2913918B2 (ja) |
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US5461010A (en) * | 1994-06-13 | 1995-10-24 | Industrial Technology Research Institute | Two step etch back spin-on-glass process for semiconductor planarization |
US6297110B1 (en) * | 1994-07-29 | 2001-10-02 | Stmicroelectronics, Inc. | Method of forming a contact in an integrated circuit |
US5567658A (en) * | 1994-09-01 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for minimizing peeling at the surface of spin-on glasses |
KR0172539B1 (ko) * | 1995-05-22 | 1999-03-30 | 김주용 | 반도체 소자의 에스.오.지막 형성방법 |
US5814186A (en) * | 1995-08-28 | 1998-09-29 | Advanced Micro Devices, Inc. | SOG etchant gas and method for using same |
US5679211A (en) * | 1995-09-18 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spin-on-glass etchback planarization process using an oxygen plasma to remove an etchback polymer residue |
US5821163A (en) * | 1996-02-13 | 1998-10-13 | Vlsi Technology, Inc. | Method for achieving accurate SOG etchback selectivity |
US5792705A (en) * | 1996-06-28 | 1998-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optimized planarization process for SOG filled vias |
US6051502A (en) * | 1997-10-20 | 2000-04-18 | Micron Technology, Inc. | Methods of forming conductive components and methods of forming conductive lines |
US6391786B1 (en) * | 1997-12-31 | 2002-05-21 | Lam Research Corporation | Etching process for organic anti-reflective coating |
TW398053B (en) * | 1998-07-31 | 2000-07-11 | United Microelectronics Corp | Manufacturing of shallow trench isolation |
US6080676A (en) * | 1998-09-17 | 2000-06-27 | Advanced Micro Devices, Inc. | Device and method for etching spacers formed upon an integrated circuit gate conductor |
US6281132B1 (en) | 1998-10-06 | 2001-08-28 | Advanced Micro Devices, Inc. | Device and method for etching nitride spacers formed upon an integrated circuit gate conductor |
JP2009016375A (ja) * | 2007-06-29 | 2009-01-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び装置 |
WO2012061266A2 (en) * | 2010-11-01 | 2012-05-10 | The Board Of Trustees Of The University Of Illinois | Method of forming an array of nanostructures |
CN102569062B (zh) * | 2010-12-22 | 2015-06-03 | 中国科学院微电子研究所 | Sog层和光抗蚀剂层的反应离子刻蚀方法 |
CN102543838B (zh) | 2010-12-22 | 2014-01-29 | 中国科学院微电子研究所 | 半导体器件的制造方法 |
CN102543839B (zh) | 2010-12-22 | 2014-01-08 | 中国科学院微电子研究所 | 层间电介质层的平面化方法 |
CN102903621B (zh) | 2011-07-29 | 2016-02-17 | 中国科学院微电子研究所 | 半导体器件的制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03177022A (ja) * | 1989-12-06 | 1991-08-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH04245628A (ja) * | 1991-01-31 | 1992-09-02 | Hitachi Ltd | 絶縁膜の形成方法 |
JPH04370934A (ja) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4511430A (en) * | 1984-01-30 | 1985-04-16 | International Business Machines Corporation | Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process |
US4654113A (en) * | 1984-02-10 | 1987-03-31 | Fujitsu Limited | Process for fabricating a semiconductor device |
US4676868A (en) * | 1986-04-23 | 1987-06-30 | Fairchild Semiconductor Corporation | Method for planarizing semiconductor substrates |
US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
FR2627902B1 (fr) * | 1988-02-26 | 1990-06-22 | Philips Nv | Procede pour aplanir la surface d'un dispositif semiconducteur |
-
1991
- 1991-08-26 JP JP3212536A patent/JP2913918B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-11 US US07/929,161 patent/US5316980A/en not_active Expired - Lifetime
- 1992-08-20 EP EP92307624A patent/EP0529954B1/en not_active Expired - Lifetime
- 1992-08-20 DE DE69218069T patent/DE69218069T2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03177022A (ja) * | 1989-12-06 | 1991-08-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH04245628A (ja) * | 1991-01-31 | 1992-09-02 | Hitachi Ltd | 絶縁膜の形成方法 |
JPH04370934A (ja) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0529954B1 (en) | 1997-03-12 |
DE69218069D1 (de) | 1997-04-17 |
EP0529954A1 (en) | 1993-03-03 |
US5316980A (en) | 1994-05-31 |
DE69218069T2 (de) | 1997-06-26 |
JP2913918B2 (ja) | 1999-06-28 |
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