JPH0554699A

JPH0554699A - メモリ集積回路用試験装置

Info

Publication number: JPH0554699A
Application number: JP3212409A
Authority: JP
Inventors: Yoshihiro Tsukidate; 美弘槻館
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-23
Filing date: 1991-08-23
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】メモリ集積回路用試験装置に関し、被試験メモ
リの不良箇所の特定を容易にすることを目的とする。【構成】アドレスビットを順次に指定するためのビット
記憶レジスタと、不良箇所の存在が検出された特定の注
目アドレスについて行われるアドレス変化の際に、ビッ
ト記憶レジスタによって指定されたアドレスビットに変
化が生じたときにのみストローブ信号を出力するストロ
ーブ信号発生部とを設けることで、メモリから読み出さ
れたデータと期待値データとの比較を行うデータ比較部
が前記ストローブ信号の発生時においてのみデータ比較
を行い、レジスタで指定された信号によって不良箇所の
推測が可能となるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ集積回路用試験
装置（メモリテスタ）に関し、特にこのメモリテスタ
は、被試験メモリの各メモリセルから読み出されたデー
タと期待値データとを比較するデータ比較部の作動タイ
ミングを定めるストローブ信号の発生時期について改良
を図ったものである。

【０００２】非同期式メモリにあっては、アドレス変化
に引続いて当該アドレス変化で指定されたメモリセルの
データが直ちに出力される構成のため、アドレス変化に
後続して常にチップセレクト信号が出力される同期式メ
モリとは異なり、試験の際に各信号の変化タイミングが
特に重要である。このためメモリテスタでは、特に非同
期式メモリ集積回路を試験するときにはこの変化タイミ
ングが良好に行われることを確認する必要がある。

【０００３】

【従来の技術】図６のブロック図を参照して従来のメモ
リテスタについて説明する。同図において、このメモリ
テスタでは、タイミング信号発生部（ＴＧ）３０からの
クロック信号に基づいてアルゴリズミックパターン発生
装置（ＡＬＰＧ、以下パターン発生器という）１０内の
シーケンス制御部１５で試験の進行が制御される。

【０００４】パターン発生器１０に含まれるインストラ
クションメモリ１１には、所定の試験の手順が全てパタ
ーンとして記憶されており、この所定の試験パターンに
従って、パターン発生器１０を夫々構成するアドレス発
生部１２、書込みデータ発生部１３及び制御信号（ＭＵ
Ｔ信号）発生部１４の出力信号が逐次選択されて被試験
メモリ４０に与えられる。

【０００５】メモリテスタには、他に、被試験メモリ
（ＭＵＴ）４０が載置される試験ボードと、パターン発
生器１０からの各出力信号を被試験メモリ４０に夫々伝
達する出力バッファ３１〜３３と、被試験メモリ４０か
ら読み出されたデータと期待値データとを比較照合する
データ比較部（ＣＰ）２６と、このデータ比較部２６の
出力からデータの良否を判定する結果判定部２２と、各
メモリセル毎の良否を記憶する試験結果記憶部２１とが
備えられる。

【０００６】データ比較部２６には、比較される各デー
タの他に、比較のタイミングを指定するストローブ信号
STRBが入力されており、このストローブ信号は、ＭＵＴ
信号発生部１４から出力される読出し制御信号発生時に
オンとなる比較信号CPEと、タイミング発生部３０から
のクロック信号CLKとが入力されるＡＮＤ回路２７から
出力される。

【０００７】一般に、メモリ集積回路は、メモリセル、
デコーダ、センスアンプ及び入出力回路等から構成され
ており、メモリテスタは、被試験メモリ集積回路内のこ
れら各回路の動作が正常であることを、各メモリセルへ
書き込まれたデータ（期待値データ）とその後これから
読み出されたデータとの照合確認を介して行うものであ
る。

【０００８】メモリ集積回路の前記各回路の動作が全て
独立に行われるのであれば、各アドレスのメモリセルに
ついて、夫々一度づつデータの書込み及び読出しを行う
ことで各回路機能の良否が確認できる。

【０００９】ところが、メモリ集積回路の前記各回路に
おいては相互に信号干渉があること、各メモリセルから
読み出されたデータについても相互に依存性があること
等のため、隣接する各メモリセル間の影響、各メモリセ
ルへのワード線及びビット線からの影響並びに隣接する
各ビット間相互の影響を調べる必要があり、更に、前記
の如く非同期式メモリにあっては特に、各アドレスビッ
ト相互間の変化タイミングを調べる必要が有るために、
インストラクションメモリ１１には特有のアドレス変化
のパターンが記憶されている。

【００１０】上記インストラクションメモリに記憶され
ているアドレス変化のパターンに従って、例えば図８に
例示されているアドレス発生部から被試験メモリに対し
てアドレス信号が逐次出力される。図示のアドレス発生
部は、スタートアドレスを出力するベースレジスタ、ア
ドレスをインクリメント、デクリメント或いは論理演算
によって変化させる演算部（ＡＬＵ）、その結果を一時
蓄えるカレントレジスタ、演算するためのデータを一時
蓄える演算用レジスタ、演算部からの出力を一時ラッチ
して出力するラッチ回路等から構成される。

【００１１】図７を参照して従来のメモリテスタの作動
を説明する。例示のために同図（ａ）に示した、４×４
のアドレス構成を有する非同期式メモリを考える。即ち
このメモリでは図示の如く０〜１５迄のアドレスが付さ
れた各メモリセルが配置されている。評価を行うべき注
目メモリセルをアドレス５のメモリセルとすると、矢印
によって示した隣接する各メモリセルからの影響を特に
調べる必要がある。

【００１２】上記影響を調べるために、データ読出しに
先立って注目アドレス５とこれに隣接する各アドレスと
には相互に異なるデータが与えられており、読出しサイ
クルにおいて図７（ｂ）に示したようにアドレス５と隣
接する各アドレスとを交互に選択するアドレス変化が行
われ、この各アドレス変化に対応してその度毎にストロ
ーブ信号が出力されるので、読み出された各データがデ
ータ比較部２６において期待値データと照合される。

【００１３】各アドレスから読み出されたデータが良Pa
ss又は否Failであるかが、データ比較部２６の出力を受
ける結果判定部２２において順次に判定され、図示の如
くアドレス信号がアドレス４からアドレス５に変化する
際に何等かの不良が存在すると仮定すると、当該不良が
存在するアドレス変化に後続するストローブ信号発生時
の比較の際に信号Failが発生するので、この一連の動作
によって注目アドレス５に不良箇所の存在する旨が検出
される。

【００１４】この不良箇所存在の旨は、試験結果記憶部
２１に記憶され、次の注目アドレスについて再び同様な
テストが行われ、その結果が同様に試験結果記憶部２１
に記憶される。

【００１５】

【発明が解決しようとする課題】メモリテスタにおける
上記アドレスの変化は、図７（ｃ）に示したように、夫
々のアドレスビットＡ０〜Ａ３の信号をＨレベル又はＬ
レベルに変化させることで行われるものであるが、従来
のメモリテスタでは、上記の如きテストによって注目ア
ドレス５に不良の存在する旨は検出されたが、その注目
アドレス５の不良が、どのアドレスビットＡ０〜Ａ３に
関係して、また、どのような状況によって発生している
かについては依然として不明である。

【００１６】注目アドレス５についてその不良箇所を特
定（推測）することは、例えば、図７（ｃ）に示した各
アドレスビットＡ０〜Ａ３の夫々について、その一つを
固定した上で他のアドレスビットの一つづつを変化させ
て、注目アドレス５から隣接する各アドレス１、４、
６、９迄及びその逆方向に順次にアドレスを変化させる
ことで、信号Failが生ずる直前に変化したアドレスビッ
トに関係する不良箇所が存在するとして行われる。

【００１７】しかし、このように特定のアドレスビット
を固定して注目するアドレスから隣接する各アドレスへ
及びその逆方向に順次に変化させることについては、そ
のようなアドレス変化のための特別なプログラムを必要
とし、またそのプログラムも複雑であることから作成が
煩雑であるという問題がある。

【００１８】このため従来のメモリテスタでは、不良箇
所の存在の有無については検出しても、その不良箇所の
特定についてはこのメモリテスタを使用することなく別
に行うこととしていたので、メモリ集積回路の試験が煩
雑となっていた。

【００１９】従って、本発明は、前記従来のメモリテス
タの問題に鑑み、前記の如く不良の存在の旨が確認でき
ることは勿論、不良箇所の存在が確認された被試験メモ
リの当該不良箇所の特定が容易にできるメモリテスタを
提供し、もってメモリ試験の煩雑さを解消することを目
的とする。

【００２０】

【課題を達成するための手段】図１は、本発明の一実施
例のメモリテスタのブロック図である。同図において、
１１はインストラクションメモリ、１２はアドレス発生
部、１３は書込みデータ発生部、１４は制御信号発生
部、２３はビット記憶部、２６はデータ比較部、２７は
ストローブ信号発生部、３０はタイミング信号発生部、
４０は被試験メモリである。

【００２１】前記目的を達成するため、本発明のメモリ
テスタは、図１に例示したように、クロック信号を発生
させるタイミング信号発生部（３０）と、所定の試験パ
ターンが記憶されたインストラクションメモリ（１１）
と、前記クロック信号によって制御されると共に前記試
験パターンに夫々従い、被試験メモリ（４０）のアドレ
スを指定する複数ビットのアドレス信号を出力するアド
レス発生部（１２）、前記被試験メモリ（４０）の前記
指定されたアドレスに書き込むデータを出力する書込み
データ発生部（１３）、及び前記被試験メモリ（４０）
に対してデータの書込み及び読出し制御信号を出力する
制御信号発生部（１４）と、前記被試験メモリ（４０）
の前記指定されたアドレスから読み出されたデータと期
待値データとの比較を行なうデータ比較部（２６）と、
前記読出し制御信号発生時の前記アドレス信号の変化に
後続し、前記データ比較部（２６）に対し前記比較を行
うタイミングを指定するストローブ信号を出力するスト
ローブ信号発生部（２７）とを備えたメモリ集積回路用
試験装置において、前記複数ビットの内特定のビットを
指定するためのビット記憶部（２３）を更に備え、前記
ストローブ信号発生部（２７）が前記特定のビットのア
ドレス信号の変化に対応して前記ストローブ信号を出力
することを特徴とするものである。

【００２２】

【作用】本発明のメモリテスタでは、読出し制御信号発
生時において、ビット記憶部２３において指定された特
定のビットのアドレス変化にのみ対応してストローブ信
号が出力されるので、一つ又は少数のアドレスビットを
ビット記憶部において指定し、アドレス変化を不良箇所
存在の旨の検出を行ったときのアドレス変化と同じと
し、このアドレスビットの指定を順次変えることで不良
箇所の存在の旨が検出されたアドレスについてその不良
箇所の特定が行われ、この場合、実際に不良の旨の信号
が出力されたときにビット記憶部において指定されてい
るアドレスビットに関係する不良箇所が存在すると判定
される。

【００２３】

【実施例】図面を参照して本発明を更に説明する。図１
において、この実施例のメモリテスタと従来のメモリテ
スタとの違いは、実質的に、図６ではＡＮＤ回路として
構成されていたストローブ信号発生部２７の回路構成が
異なること、ビット記憶部２３及びレベル変化方向記憶
部２４を成す二つのレジスタが設けられたこと、比較部
２６の出力を判定する結果判定部２２からの出力がバス
線１７を経由してシーケンス制御部１５に入力されるこ
と、並びに、不良の存在の旨が確認されたアドレスにつ
いて行われる、各アドレスビット毎及びその変化方向毎
の試験の結果判明した不良箇所を記憶するためのアドレ
スが試験結果記憶部（メモリ）内に追加されたことであ
り、その他の回路構成は実質的に従来のメモリテスタの
回路構成と同じである。

【００２４】図２は、図１のメモリテスタにおけるスト
ローブ信号発生部２７の構成を詳細に示す回路図であ
る。ストローブ信号発生部２７には、アドレスの各ビッ
トＡ０〜Ａｎ毎に対応して夫々回路ブロックBL0〜BLnが
設けられており、各回路ブロックBL0〜BLnには夫々、ア
ドレス発生部１２から当該ブロックに関係する一つのア
ドレスビット信号MA(0)〜MA(n)が入力され、また、変化
方向記憶部（レジスタ）Ｒ０及びビット記憶部（レジス
タ）Ｒ１に夫々記憶された対応するビット０〜ｎの信号
が入力され、更に、タイミング発生部３０からのクロッ
ク信号CLKが個々に入力されている。

【００２５】各回路ブロックBL0〜BLnは相互に同じ構成
をしており、簡単化のためにアドレスビットＡ０に対応
する回路ブロックBL0のみその構成が図示されている。

【００２６】回路ブロックBL0は、アドレスビット信号M
A(0)が入力されるアドレス変化検出回路（ＡＴＣ回路）
ATC0と、アドレスビット信号MA(0)及び変化方向記憶レ
ジスタＲ０のビット０の信号R0(0)が入力されるＥｘＯ
Ｒ回路ExOR0、ＥｘＯＲ回路の出力信号（フラグAF(0)）
とビット記憶レジスタＲ１のビット０の信号R1(0)が入
力されるＡＮＤ回路AND0、ＡＮＤ回路の出力がデータ入
力端子Ｄに入力され、クロック信号CLKがリセット端子C
LRに入力されると共に、ＡＴＣ回路の信号が同期信号と
してクロック端子CKに入力されるＤ−フリップフロップ
FF0と、信号R1(0)が入力されるインバータゲートINV0
と、Ｄ−フリップフロップの正相出力Ｑを成すフラグAF
T(0)とインバータゲートの出力とを受けるこの回路ブロ
ックBL0の出力部を成すＯＲ回路OR0とを有している。

【００２７】上記各回路ブロックBL0〜BLnは夫々、ビッ
ト記憶レジスタＲ１の対応するビットが０のときには常
にレベルＨを出力する。また各回路ブロックBL0〜BLn
は、当該回路ブロックに対応するレジスタＲ１のビット
が数値“１”を与えられることよって出力変化を生じ、
レジスタＲ０の当該ビットに“０”が与えられることに
より設定されたレベル変化方向に対応するレベル変化が
生じたときに、夫々の出力部を成すＯＲ回路OR0〜ORnか
ら“１”の信号を出力する。

【００２８】図３（ａ）及び（ｂ）は夫々、ＡＴＣ回路
の構成を例示する回路図である。同図（ａ）及び（ｂ）
のＡＴＣ回路は何れも、入力信号INのレベルＨからレベ
ルＬ又はその逆方向の変化を受けて、その出力OUTから
極めて短時間のワンショットパルスを発生させる各アド
レスビットの変化検出回路として動作する。

【００２９】図３（ｂ）の回路では、図中上側のＡＮＤ
回路ANDCでは、アドレス変化がレベルＬからレベルＨに
立上がったことを検出して短時間パルスを出力し、図中
下側のＡＮＤ回路ANDDではその逆方向のレベル変化を検
出して同様に短時間パルスを出力する。この場合、レベ
ルＬからレベルＨに変化するときの方が短時間パルスの
立上がり時刻が早く、この構成により被試験メモリにお
けるアドレス遷移検出回路ＡＴＤの立上がり特性に合致
させることとしている。

【００３０】図２に示したように、各回路ブロックBL0
〜BLnの出力は、全てＡＮＤ回路ANDAの入力として纏め
られ、このＡＮＤ回路ANDAの出力と制御信号発生部１４
からの比較信号CPEとを入力として受ける別のＡＮＤ回
路ANDBの出力がストローブ信号発生部２７全体の出力信
号（ストローブ信号STRB）としてデータ比較部２６に与
えられる。

【００３１】上記構成によりストローブ信号発生部２７
は、ビット記憶レジスタＲ１に与えられた数値が全て０
のときには、従来のメモリテスタと同様に全てのアドレ
スビットの各変化に対応してストローブ信号STRBを出力
し、レジスタＲ１の何れかのビットに数値１が与えられ
ると、変化方向記憶レジスタの当該ビットの信号値に従
って特定方向の特定のアドレスビットの変化に応答して
ストローブ信号STRBを出力する。

【００３２】図４は、上記実施例のメモリテスタにおい
て行われる処理フロー図であり、各注目アドレスについ
てどのように不良箇所の存在する旨の検出及びその不良
箇所の特定が行われるかについて全体的に示すものであ
る。同図において、まず注目アドレスが指定されると、
その注目アドレスと隣接するアドレスとの間で従来と同
様なアドレス変化が行われ、その度毎に読み出されたデ
ータと期待値データとの比較が行われる（Ｐ１、Ｐ
２）。

【００３３】不良の存在の旨が結果判定部２２において
検出されると（Ｐ３）、その旨が試験結果メモリ２１の
当該アドレスに出力されると共にシーケンス制御部１５
にも出力される（Ｐ４）ので、これに後続して不良箇所
の特定処理が行われる。

【００３４】アドレスの変化方向記憶レジスタＲ０及び
ビット記憶レジスタＲ１に夫々データがセットされ（Ｐ
５）、例えば、まずアドレスビットＡ０の信号の変化方
向がＨレベルからＬレベルである場合のみについてスト
ローブ信号が出力されてデータ比較が行われ、アドレス
Ａ０について不良の有無がチェックされる（Ｐ６、Ｐ
７）。

【００３５】引続きレジスタＲ０、Ｒ１の設定データが
順次変更されて、全てのアドレスビット及びその信号の
変化方向について不良の存在の有無についてのチェック
が行われ（Ｐ５〜Ｐ７）、不良が検出されるとその度毎
にレジスタＲ０、Ｒ１のデータに従って定まる不良箇所
が試験結果メモリに記憶される（Ｐ８）。

【００３６】前記のようにして、不良の存在が確認され
た注目ビットについて全てのアドレスビットの変化及び
変化方向について不良箇所の存在がチェックされると、
当該不良箇所特定の処理は終了し、引続き注目アドレス
を変えて従来のメモリテスタと同様な不良の存在の有無
についてのテスト、並びに不良の存在が検出されると本
発明に基づく不良箇所の特定処理が前記同様に行われ
る。

【００３７】図５は、従来のメモリテスタの説明で示し
た４×４アドレスを有する被試験メモリについて不良箇
所の特定が行われるときの各部の信号の様子を示してお
り、例示のために、レジスタＲ１においてアドレスビッ
トＡ０が選択されたときについて示すものである。な
お、各アドレスビットＡ０〜Ａ３は、従来の不良の有無
の検出で説明したアドレスビットの信号図（図７
（ｃ））に示した変化と同じ変化をする。

【００３８】図２及び図５を参照して説明する。図５
（ｂ）に示したように各レジスタＲ０及びＲ１は、夫々
のビット０が“１”にセットされたことにより、アドレ
スビットＡ０の選択及びその信号変化方向としてＬレベ
ルからＨレベルへの方向の選択をしている。このため、
同図（ａ）に示したように、アドレスビット信号MA(0)
の双方向の変化に後続してＡＴＣ回路は短いワンショッ
トパルスを出力する。

【００３９】変化方向フラグAF(0)は、信号R0(0)の
“１”を受けてアドレスビット信号MA(0)がＬレベルの
ときはＬレベルを維持し、従って、レジスタ信号R1(0)
の信号如何を問わず、フリップフロップFF0のＤ端子に
“０”を入力する。

【００４０】変化方向フラグAF(0)の働きにより、アド
レスビット信号MA(0)のＨレベルからＬレベルへの変化
についてはビットフラグATF(0)はセットされず、ビット
フラグAFT(0)は、アドレスビット信号MA(0)のレベルＬ
からレベルＨへの方向の変化時にのみ、“１”にセット
される。

【００４１】ビットフラグAFT(0)がセットされると、そ
の他の回路ブロックBL1〜BL3の出力が“１”であること
から、制御信号発生部１４からの比較信号CPEを受け
て、ストローブ信号STRBがレベルＨとなり、データ比較
部２６においてメモリセルから読み出されたデータと期
待値データとが比較される。

【００４２】図５（ａ）に示したストローブ信号STRBの
発生時に不良の発生の旨が検出された場合には、各レジ
スタＲ０、Ｒ１でそのときに選択されている条件、即ち
アドレスビットＡ０の信号立上がり時において不良が発
生する旨がはっきりし、アドレス５において生じた不良
の原因が、アドレスビットＡ０のアドレスバッファの立
上がり入力時のレベル変化が遅い乃至は極端に早い、或
いは、立上がり入力時のＡＴＤクロックのパルスが短い
乃至は不発である等のために、双方の信号の重ね合せが
できていないからであると推測できる。

【００４３】上記のように、メモリテスタによって不良
箇所の推測が可能となったことにより、不良の存在が検
出されたときには、別の不良箇所検出のプログラムを作
動させる必要が有った従来のメモリテスタとは異なり、
不良存在の有無の検出と全く同じアドレス変化のプログ
ラムを介して不良箇所の推測が行われる

【００４４】なお、上記実施例で説明した各部の構成及
び作動は、例示の目的でなされたものであり、当然のこ
ととして上記実施例から周知の変更を施したメモリテス
タは本発明のメモリテスタに含まれる。

【００４５】例えば、上記実施例ではレジスタＲ１にお
いては唯１つのビットのみが指定される例であったが、
実施例の回路に若干の修正を加えて複数のビットをグル
ープ化してこのグループによってスロトーブ信号を発生
させる構成も採用できる。

【００４６】また、本発明のメモリテスタは、非同期式
メモリの試験に好適であるが、特に非同期式メモリの試
験に限定されるものでもない。

【００４７】

【発明の効果】以上説明したように、本発明のメモリテ
スタによると、メモリテスタの試験プログラムについて
大幅な変更を要することなく被試験メモリにおける不良
箇所の特定が容易となったので、メモリ集積回路の試験
の煩雑さを解消したという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施例のメモリテスタのブロック図で
ある。

【図２】図１のメモリテスタのストローブ信号発生部の
ブロック図である。

【図３】（ａ）及び（ｂ）は夫々、図２のストローブ信
号発生部のＡＴＣ回路の回路図の例示である。

【図４】実施例のメモリテスタにおける処理フロー図で
ある。

【図５】実施例のメモリテスタにおける信号説明図で、
（ａ）は回路ブロックBL0の、（ｂ）は各レジスタの夫
々の信号図である。

【図６】従来のメモリテスタのブロック図である。

【図７】従来のメモリテスタの作用説明図で、（ａ）は
被試験メモリセルの構成ブロック図、（ｂ）はアドレス
変化及びストローブ信号の波形図、（ｃ）は各アドレス
ビットの波形図である。

【図８】従来及び本発明におけるアドレス発生部を例示
するブロック図である。

【符号の説明】

１１インストラクションメモリ１２アドレス発生部１３書込みデータ発生部１４制御信号発生部１５シーケンス制御部２１試験結果メモリ２２結果判定部２３ビット記憶部２４レベル変化方向記憶部２６データ比較部２７ストローブ信号発生部３０タイミング信号発生部４０被試験メモリ

Claims

【特許請求の範囲】

【請求項１】クロック信号を発生させるタイミング信号
発生部（３０）と、所定の試験パターンが記憶されたインストラクションメ
モリ（１１）と、前記クロック信号によって制御されると共に前記試験パ
ターンに夫々従い、被試験メモリ（４０）のアドレスを
指定する複数ビットのアドレス信号を出力するアドレス
発生部（１２）、前記被試験メモリ（４０）の前記指定
されたアドレスに書き込むデータを出力する書込みデー
タ発生部（１３）、及び前記被試験メモリ（４０）に対
してデータの書込み及び読出し制御信号を出力する制御
信号発生部（１４）と、前記被試験メモリ（４０）の前記指定されたアドレスか
ら読み出されたデータと期待値データとの比較を行なう
データ比較部（２６）と、前記読出し制御信号発生時の前記アドレス信号の変化に
後続し、前記データ比較部（２６）に対し前記比較を行
うタイミングを指定するストローブ信号を出力するスト
ローブ信号発生部（２７）とを備えたメモリ集積回路用
試験装置において、前記複数ビットの内特定のビットを指定するためのビッ
ト記憶部（２３）を更に備え、前記ストローブ信号発生
部（２７）が前記特定のビットのアドレス信号の変化に
対応して前記ストローブ信号を出力することを特徴とす
るメモリ集積回路用試験装置。
【請求項２】前記アドレス信号のレベル変化の方向を指
定するためのレベル変化方向記憶部（２４）を更に備
え、前記ストローブ信号発生部（２７）が、前記アドレ
ス信号の前記指定されたレベル変化の方向に対応して前
記ストローブ信号を出力することを特徴とする請求項１
記載のメモリ集積回路用試験装置。