JPH0552092B2 - - Google Patents
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、バイポーラトランジスタと相補型
のFETを用いて、低消費電力、高負荷駆動能力
及び高速性を達成し得るトライステート出力回路
に関する。[Detailed Description of the Invention] [Objective of the Invention] (Industrial Application Field) The present invention is an attempt to achieve low power consumption, high load drive capability, and high speed by using bipolar transistors and complementary FETs. Regarding state output circuits.
（従来の技術）
３値出力すなわちハイレベル、ロウレベルの出
力に加えてハイインピーダンス出力の３つの出力
状態をとり得るトライステート出力回路にあつて
は、従来より各種のものが用いられており、例え
ばバイポーラトランジスタを用いたTTL構成、
あるいは、相補型の電界効果トランジスタ
（FET）の一種であるCMOSを用いたCMOS構成
のものなどがあげられる。(Prior Art) Various types of tri-state output circuits have been used in the past, such as tri-state output circuits that can take three output states: high-level, low-level output, and high-impedance output. TTL configuration using bipolar transistors,
Another example is a CMOS configuration using CMOS, which is a type of complementary field effect transistor (FET).
トライステート出力回路をTTL構成にした場
合には、バイポーラトランジスタの特徴の一つで
ある大きな伝達コンダクタンスにより、高負荷駆
動能力を有し動作速度の速いトライステート出力
回路を実現することができる。 When the tri-state output circuit has a TTL configuration, it is possible to realize a tri-state output circuit with high load driving capability and high operating speed due to the large transfer conductance, which is one of the characteristics of bipolar transistors.
しかしながら、TTL構成にあつては、回路が
定常状態にあつても回路に電流が流れ、消費電力
の増大を招くことになる。ここで、消費電力を低
減するために回路中を流れる電流を少なくしよう
とする場合には、高速性が損なわれることにな
る。 However, in the TTL configuration, current flows through the circuit even when the circuit is in a steady state, leading to an increase in power consumption. Here, if an attempt is made to reduce the current flowing through the circuit in order to reduce power consumption, high speed performance will be impaired.
一方、トライステート出力回路をCMOS構成
にした場合には、消費電力は低減されるが、
MOSトランジスタはその伝達コンダクタンスが
バイポーラトランジスタに比べて小さいため、負
荷駆動能力が低くなり、高速動作が困難になつて
いた。そこで、トランジスタサイズを大きくする
ことによつて駆動能力を高めるとともに高速動作
を実現しようとすると、回路の大型化を招き、特
に集積化による構成の小型化という観点からは逆
行することになる。 On the other hand, if the tri-state output circuit is configured in a CMOS configuration, power consumption is reduced, but
MOS transistors have a smaller transfer conductance than bipolar transistors, so their load driving ability is lower, making high-speed operation difficult. Therefore, if an attempt is made to increase the drive capability and achieve high-speed operation by increasing the transistor size, this will lead to an increase in the size of the circuit, which will go against the grain, especially from the standpoint of miniaturizing the structure through integration.
さらに、出力段のトランジスタサイズを大きく
した場合には、トランジスタのON抵抗が小さく
なる。このため、出力信号がオーバーシユートあ
るいはアンダーシユートした場合には、出力端子
に接続される配線のインダクタンス成分及び負荷
の容量成分とで形成される共振回路において、出
力信号のオーバーシユートあるいはアンダーシユ
ートをトランジスタのON抵抗が吸収することが
できず、リンギングが発生することになる。これ
により、最悪の場合には誤動作を招くおそれがあ
つた。 Furthermore, when the transistor size of the output stage is increased, the ON resistance of the transistor becomes smaller. Therefore, if the output signal overshoots or undershoots, the resonant circuit formed by the inductance component of the wiring connected to the output terminal and the capacitance component of the load will cause the output signal to overshoot or undershoot. The ON resistance of the transistor cannot absorb the shot, and ringing will occur. This may lead to malfunction in the worst case.
（発明が解決しようとする問題点）
以上説明したように、トライステート出力回路
をTTL構成とした場合には、負荷駆動能力及び
高速性に優れている反面、消費電力が増大すると
いう問題があり、消費電力を低減しようとすると
高速性が損なわれるという問題があつた。(Problems to be Solved by the Invention) As explained above, when the tri-state output circuit has a TTL configuration, although it has excellent load driving ability and high speed, it has the problem of increased power consumption. However, when trying to reduce power consumption, there was a problem in that high speed performance was impaired.
一方、CMOS構成とした場合には、消費電力
を低減することはできるが、その反面、負荷駆動
能力が小さくなり、高速動作が困難であつた。ま
た、負荷駆動能力を高めるために出力段のトラン
ジスタサイズを大きくすると、回路構成が大型化
するとともにリンギングを十分に抑えることがで
きず、いずれの構成においても、低消費電力、高
負荷駆動能力、高速性、リンギングの抑制を実現
することは困難である。 On the other hand, when using a CMOS configuration, power consumption can be reduced, but on the other hand, the load driving ability is reduced, making high-speed operation difficult. In addition, if the transistor size of the output stage is increased to increase the load driving ability, the circuit configuration becomes larger and ringing cannot be suppressed sufficiently.In either configuration, low power consumption, high load driving ability, It is difficult to achieve high speed and suppress ringing.
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、出力のリン
ギングを抑制して、低消費電力、高負荷駆動能
力、高速性を達成したトライステート出力回路を
提供することにある。 The present invention has been made in view of the above, and its purpose is to provide a tri-state output circuit that suppresses output ringing and achieves low power consumption, high load drive capability, and high speed. It is about providing.
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、相補
型FET（電効果トランジスタ）からなり、入力信
号及びトライステート信号を受けて両信号の否定
論理積をとる否定論理積ゲートと、トライステー
ト信号を受けてその反転信号を出力するインバー
タとからなる入力部と、直列に接続された第１導
電型のFETを備え、前記直列に接続された一方
の第１導電型のFETのゲート端子に入力信号を
与え、前記直列に接続された他方の第１導電型の
FETにトライステート信号を与えてなる電流制
御回路と、前記インバータの出力をゲート端子で
受け、ソース端子を高位電圧源に接続し、ドレイ
ン端子を前記電流制御回路に接続してなる第２導
電型のFETと、前記インバータの出力をゲート
端子で受け、ソース端子を低位電圧源に接続し前
記電流制御回路と並列に挿入してなる第１導電型
のFETと、前記否定論理積ゲートの出力をゲー
ト端子で受け、前記電流制御回路と低位電圧源と
の間に挿入してなる第１導電型FETとからなる
制御部と、各々のベース端子が前記電流制御回路
を介して接続された第１及び第２のNPN型のト
ランジスタを高位電圧源と低位電圧源との間にト
ーテムポール形に接続し、これらトランジスタの
エミツタ端子とコレクタ端子の接続点を出力端子
に接続してなる出力部とから構成される。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention comprises a complementary FET (field effect transistor), receives an input signal and a tri-state signal, and converts both signals. The input section includes a NAND gate that performs a NAND operation, an inverter that receives a tristate signal and outputs an inverted signal thereof, and an FET of a first conductivity type connected in series. An input signal is applied to the gate terminal of one FET of the first conductivity type, and an input signal is applied to the gate terminal of the FET of the first conductivity type of the other connected in series.
A current control circuit that applies a tri-state signal to an FET, and a second conductivity type that includes a gate terminal receiving the output of the inverter, a source terminal connected to a high voltage source, and a drain terminal connected to the current control circuit. a first conductivity type FET whose gate terminal receives the output of the inverter, whose source terminal is connected to a low voltage source, and which is inserted in parallel with the current control circuit; and the output of the NAND gate. a control unit including a first conductivity type FET received at a gate terminal and inserted between the current control circuit and the low voltage source; and a second NPN type transistor connected in a totem pole configuration between a high voltage source and a low voltage source, and a connection point between the emitter terminal and collector terminal of these transistors connected to an output terminal. configured.
（作用）
上記構成において、この発明のトライステート
出力回路は、入力信号及びトライステート信号を
相補型のFETからなる入力部で論理処理し、こ
の処理結果にしたがつて、相補型のFETからな
る制御部によつてバイポーラトランジスタからな
る出力部のスイツチング動作及び出力端子のハイ
インピーダンス状態を制御して、トライステート
出力を得るようにしている。(Function) In the above configuration, the tri-state output circuit of the present invention logically processes the input signal and the tri-state signal at the input section consisting of complementary FETs, and according to the processing result, A tri-state output is obtained by controlling the switching operation of the output section consisting of a bipolar transistor and the high impedance state of the output terminal by the control section.
（実施例）
以下、図面を用いてこの発明の一実施例を説明
する。(Example) An example of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例に係るトライステ
ート出力回路の構成を示す回路図である。同図に
示すトライステート出力回路は、互いに相補とな
るＰチヤンネル型のFET（電界効果トランジス
タ）（以下「PFET」と呼ぶ）とＮチヤンネル型
のFET（以下「NFET」と呼ぶ）とからなり、入
力信号とトライステート信号を受ける入力部
と、PEFT及びNFETからなり、入力部の出力
を受ける制御部と、NPN型のトランジスタか
らなり、制御部によつて制御されて入力信号の
反転出力及びハイインピーダンス状態を与える出
力部とから構成されている。 FIG. 1 is a circuit diagram showing the configuration of a tristate output circuit according to an embodiment of the present invention. The tri-state output circuit shown in the figure consists of a P-channel FET (field effect transistor) (hereinafter referred to as "PFET") and an N-channel type FET (hereinafter referred to as "NFET") that are complementary to each other. It consists of an input section that receives an input signal and a tri-state signal, a control section that receives the output of the input section, which is composed of PEFT and NFET, and an NPN type transistor, and is controlled by the control section to invert the input signal and output a high signal. and an output section that provides an impedance state.
入力部は、入力信号とトライステート信号を
入力としてこれらの否定論理積をとる否定論理積
（NAND）ゲート１と、トライステート信号を入
力としてその反転出力を与えるインバータ２とか
ら構成されている。 The input section is composed of a NAND gate 1 which receives an input signal and a tri-state signal and calculates their NAND, and an inverter 2 which receives the tri-state signal and provides its inverted output.
NANDゲート１は、各々のゲート端子が入力
信号が与えられる入力端子INに共通に接続され
たPFETP１及びNFETN１と、各々のゲート端
子がトライステート信号が与えられるPFETP２
及びNFETN２とからなり、PFETP１，Ｐ２は
電源（VCC）とNANDゲート１の出力端３の間に
並列に接続され、NFETN１，Ｎ２は出力端３と
グランド（接地）の間に直列に接続されている。 NAND gate 1 consists of PFETP1 and NFETN1, each of which has its gate terminal commonly connected to an input terminal IN to which an input signal is applied, and PFETP2, each of which has a gate terminal connected to an input terminal IN which receives a tri-state signal.
and NFETN2, PFETP1 and P2 are connected in parallel between the power supply (V CC ) and the output terminal 3 of the NAND gate 1, and NFETN1 and N2 are connected in series between the output terminal 3 and the ground (ground). ing.
インバータ２は、各々のゲート端子がトライス
テート信号が与えられるトライステート端子Ｔに
共通に接続されたPFETP３とNFETN３とから
なり、PFETP３はVCCとインバータ２の出力端
４の間に接続され、NFETN３は出力端４とグラ
ンドの間に接続されている。 The inverter 2 consists of PFETP3 and NFETN3, whose gate terminals are commonly connected to a tristate terminal T to which a tristate signal is applied, PFETP3 is connected between V CC and the output terminal 4 of the inverter 2, and NFETN3 is connected between V CC and the output terminal 4 of the inverter 2. is connected between the output end 4 and ground.
制御部は、PFETP４，NFETN４，Ｎ５、
第１電流制御回路５及び第２電流制御回路６とを
備えている。 The control unit includes PFETP4, NFETN4, N5,
It includes a first current control circuit 5 and a second current control circuit 6.
PFETP４及びNFETN４は、各々のゲート端
子が共通にインバータ２の出力端４に接続され、
各々のソース端子は各々対応してVCC、グランド
に接続されている。 PFETP4 and NFETN4 have respective gate terminals commonly connected to the output terminal 4 of the inverter 2,
Each source terminal is connected to V CC and ground, respectively.
NFETN５は、そのゲート端子がNORゲート
１の出力端３に接続され、ソース端子がグランド
に接続されている。 The NFETN 5 has its gate terminal connected to the output terminal 3 of the NOR gate 1, and its source terminal connected to the ground.
第１電流制御回路５は、ゲート端子が入力端子
INに接続されたNFETN６，Ｎ７と、ゲート端
子がトライステート端子Ｔに接続されたNFETN
８，Ｎ９とからなり、NFETN６とNFETN９及
びNFETN８とNFETN７は各々直列に接続さ
れ、各々直列に接続されたNFETN６，Ｎ９と
NFETN８，Ｎ７は互いに並列接続されており、
一方の並列接続点７は抵抗Ｒ１を介してPFETP
４のドレイン端子に接続され、他方の並列接続点
８はNFETN５のドレイン端子に接続されてい
る。 The first current control circuit 5 has a gate terminal as an input terminal.
NFETN6 and N7 connected to IN, and NFETN whose gate terminal is connected to tristate terminal T
NFETN6 and NFETN9 and NFETN8 and NFETN7 are each connected in series, and each NFETN6 and N9 are connected in series.
NFETN8 and N7 are connected in parallel to each other,
One parallel connection point 7 is connected to PFETP via resistor R1.
The other parallel connection point 8 is connected to the drain terminal of NFETN5.
第２電流制御回路６は、NFETN１０，Ｎ１
１，Ｎ１２，Ｎ１３により第１電流制御回路５と
同様に構成されており、並列接続点９，１０は後
述する出力部を構成するトランジスタに接続さ
れている。 The second current control circuit 6 includes NFETN10, N1
1, N12, and N13, it is configured similarly to the first current control circuit 5, and the parallel connection points 9 and 10 are connected to transistors forming an output section, which will be described later.
出力部は、NPN型の出力トランジスタＱ１
及びシヨツトキーバリヤNPN型の出力トランジ
スタＱ２と、出力トランジスタＱ１とダーリント
ン接続され、ベース端子が第１電流制御回路７の
並列接続点７に接続されたシヨツトキーバリヤ
NPN型のトランジスタＱ３及びトランジスタＱ
２とダーリントン接続され、ベース端子が第２電
流制御回路６の並列接続点１０に接続されたシヨ
ツトキーバリヤNPN型のトランジスタＱ４とを
備えている。 The output section is an NPN type output transistor Q1
and a shot key barrier NPN type output transistor Q2, which is Darlington connected to the output transistor Q1, and whose base terminal is connected to the parallel connection point 7 of the first current control circuit 7.
NPN type transistor Q3 and transistor Q
2 and a Schottky barrier NPN type transistor Q4 whose base terminal is connected to the parallel connection point 10 of the second current control circuit 6.
出力トランジスタＱ１は、そのコレクタ端子が
シヨツトキーバリヤ型のダイオードＤ１と電流制
御抵抗Ｒ２を介してVCCに接続され、エミツタ端
子が入力信号の反転信号を与えるとともにハイイ
ンピーダンス状態をとる出力端子OUTに接続さ
れ、また、抵抗Ｒ３を介してトランジスタＱ３の
エミツタ端子に接続され、さらに、第２電流制御
回路６の並列接続点９に接続されている。 The output transistor Q1 has a collector terminal connected to V CC via a shot-key barrier diode D1 and a current control resistor R2, and an output terminal OUT which provides an inverted signal of the input signal and assumes a high impedance state. It is also connected to the emitter terminal of the transistor Q3 via a resistor R3, and further connected to the parallel connection point 9 of the second current control circuit 6.
出力トランジスタＱ２は、そのベース端子が第
１電流制御回路５の並列接続点８に接続され、コ
レクタ端子が出力端子OUTに接続されており、
エミツタ端子がグランドに接続されている。 The output transistor Q2 has its base terminal connected to the parallel connection point 8 of the first current control circuit 5, and its collector terminal connected to the output terminal OUT,
The emitter terminal is connected to ground.
また、出力部はシヨツトキーバリヤ型のダイ
オードＤ２を備えており、このダイオードＤ２は
グランドと出力端子OUTの間にグランドから出
力端子OUTに順方向となるように接続されてい
る。 Further, the output section includes a shot key barrier type diode D2, and this diode D2 is connected between the ground and the output terminal OUT in a forward direction from the ground to the output terminal OUT.
以上説明したように、この発明の一実施例は構
成されており、次にこの実施例の作用を説明す
る。 As explained above, one embodiment of the present invention is constructed, and the operation of this embodiment will be explained next.
まずはじめに、トライステート端子Ｔに与えら
れるトライステート信号がハイレベル状態の通常
モード時、すなわち、入力信号の反転信号が出力
端子OUTに与えられる場合について説明する。 First, a description will be given of the normal mode in which the tristate signal applied to the tristate terminal T is at a high level, that is, the case where an inverted signal of the input signal is applied to the output terminal OUT.
トライステート信号がハイレベル状態にあつて
は、NFETN３，Ｎ８，Ｎ９，Ｎ１２，Ｎ１３は
導通状態、PFETP２，Ｐ３は非導通状態になる
ので、PFETP４は導通状態、NFETN４は非導
通状態となる。 When the tristate signal is at a high level, NFETN3, N8, N9, N12, and N13 are in a conductive state and PFETP2, P3 are in a non-conductive state, so that PFETP4 is in a conductive state and NFETN4 is in a non-conductive state.
このよう状態において、ロウレベルの入力信号
が与えられると、NFETN６，Ｎ７は非導通状態
となり、VCCからPFETP４及び抵抗Ｒ１を介し
トランジスタＱ３のベース端子に電流が流れ込
む。これにより、トランジスタＱ３及び出力トラ
ンジスタＱ１が導通状態となる。 In this state, when a low level input signal is applied, NFETN6 and N7 become non-conductive, and current flows from V CC to the base terminal of transistor Q3 via PFETP4 and resistor R1. As a result, transistor Q3 and output transistor Q1 become conductive.
また、入力信号がロウレベル状態にあつては、
NFETN１０，Ｎ１１は非導通状態になるととも
に、PFETP１が導通状態、NFETN１が非導通
状態になることによりNFETN５が導通状態とな
り、これにより、トランジスタＱ４及び出力トラ
ンジスタＱ２が非導通状態となる。 Also, when the input signal is at low level,
NFETN10 and N11 become non-conductive, PFETP1 becomes conductive, and NFETN1 becomes non-conductive, so that NFETN5 becomes conductive, which causes transistor Q4 and output transistor Q2 to become non-conductive.
したがつて、VCCからダイオードＤ１、電流制
御抵抗Ｒ２及び出力トランジスタＱ１を介して出
力端子OUTに電流が流れ込み、出力端子OUTは
ハイレベル状態となり、入力信号の反転信号が出
力端子OUTに与えられることになる。 Therefore, current flows from V CC to the output terminal OUT via the diode D1, the current control resistor R2, and the output transistor Q1, the output terminal OUT becomes a high level state, and the inverted signal of the input signal is given to the output terminal OUT. It turns out.
次に、ハイレベルの入力信号が与えられると、
NFETN６，Ｎ７は導通状態となり、さらに、
NFETN１が導通状態になることによりNFETN
５は非導通状態となり、VCCからPFETP４と抵
抗Ｒ１及びNFETN８，Ｎ７を介して出力トラン
ジスタＱ２のベース端子に電流が流れ込み、トラ
ンジスタＱ２は導通状態となる。 Next, when a high level input signal is given,
NFETN6 and N7 become conductive, and furthermore,
When NFETN1 becomes conductive, NFETN
5 becomes non-conductive, and current flows from V CC to the base terminal of output transistor Q2 via PFETP4, resistor R1, and NFETN8, N7, and transistor Q2 becomes conductive.
一方、出力トランジスタＱ２のベース端子に電
流が供給されるために、トランジスタＱ３のベー
ス電位はVBE（トランジスタＱ２のベース・エミ
ツタ間電圧）となり、これによりトランジスタＱ
３は非導通状態となり、出力トランジスタＱ１も
非導通状態となる。 On the other hand, since current is supplied to the base terminal of output transistor Q2, the base potential of transistor Q3 becomes V BE (base-emitter voltage of transistor Q2), which causes transistor Q
3 becomes non-conductive, and output transistor Q1 also becomes non-conductive.
したがつて、出力端子OUTからトランジスタ
Ｑ２を介してグランドに電流が流れ込み、出力端
子OUTはロウレベルとなり、入力信号の反転信
号が出力端子OUTに与えられる。 Therefore, a current flows from the output terminal OUT to the ground via the transistor Q2, the output terminal OUT becomes low level, and an inverted signal of the input signal is applied to the output terminal OUT.
さらに、この時にNFETN１１，Ｎ１０が導通
状態となることにより、出力端子OUTから
NFETN１０，Ｎ１３及びNFETN１２，Ｎ１１
を介してトランジスタＱ４のベース端子に電流が
流れ込み、トランジスタＱ４は導通状態となる。
これにより、出力端子OUTから出力トランジス
タＱ４を介して出力トランジスタＱ２のベース端
子に電流を与えて、出力トランジスタＱ２の駆動
能力を高め、出力電位の立ち下がり特性
（TP HL）を改善している。 Furthermore, at this time, NFETN11 and N10 become conductive, so that from the output terminal OUT
NFETN10, N13 and NFETN12, N11
A current flows into the base terminal of the transistor Q4 through the transistor Q4, and the transistor Q4 becomes conductive.
As a result, current is applied from the output terminal OUT to the base terminal of the output transistor Q2 via the output transistor Q4, increasing the driving ability of the output transistor Q2 and improving the fall characteristics of the output potential (T P HL ). .
次に、トライステート信号がロウレベル状態の
ハイインピーダンスモードについて説明する。 Next, a high impedance mode in which the tristate signal is at a low level will be described.
ロウレベルのトライステート信号がトライステ
ート端子Ｔに与えられると、PFETP３が導通状
態となることによりPFETP４は非導通状態、
NFETN４は導通状態となる。したがつて、トラ
ンジスタＱ３は非導通状態となり、これにより、
出力トランジスタＱ１も非導通状態となる。 When a low level tri-state signal is applied to the tri-state terminal T, PFETP3 becomes conductive and PFETP4 becomes non-conductive.
NFETN4 becomes conductive. Therefore, transistor Q3 becomes non-conducting, which causes
Output transistor Q1 also becomes non-conductive.
一方、トライステート信号がロウレベル状態に
あつては、PFETP２は導通状態となり、これに
より、NFETN５は導通状態となり、トランジス
タＱ４が導通状態となつても、トランジスタＱ２
は非導通状態となる。 On the other hand, when the tri-state signal is at a low level, PFETP2 becomes conductive, thereby NFETN5 becomes conductive, and even though transistor Q4 becomes conductive, transistor Q2
becomes non-conductive.
したがつて、両出力トランジスタＱ１，Ｑ２は
ともに非導通状態となり、出力端子OUTはハイ
インピーダンス状態となる。 Therefore, both output transistors Q1 and Q2 become non-conductive, and the output terminal OUT becomes a high impedance state.
このように、出力端子OUTがハイインピーダ
ンス状態にある時に、VCCがグランドレベルとな
り出力端子OUTに電圧が印加されても、一端が
出力トランジスタＱ１のコレクタ端子に接続され
た電流制限抵抗Ｒ２の他端とVCCとの間にダイオ
ードＤ１が接続されているので、出力端子OUT
から抵抗Ｒ３及びトランジスタＱ１のベース・コ
レクタ順方向ダイオードを介してVCCに流れよう
とする電流を遮断することができる。 In this way, when the output terminal OUT is in a high impedance state, even if V CC becomes the ground level and a voltage is applied to the output terminal OUT, the current limiting resistor R2 whose one end is connected to the collector terminal of the output transistor Q1 Since the diode D1 is connected between the terminal and V CC , the output terminal OUT
It is possible to cut off the current flowing from the resistor R3 to the base-collector forward diode of the transistor Q1 to V CC .
このように、トライステート出力回路をPFET
及びNFETからなる入力部と、バイポーラト
ランジスタからなる出力部と、PFET及び
NFETからなり、出力部の出力トランジスタ
のスイツチング動作及び出力端子のハイインピー
ダンス状態を制御する制御部とで構成したの
で、出力端子OUTがハイレベル及びロウレベル
状態にあつては、動作電流はTTL構成よりも少
なくなり、また、ハイインピーダンス状態にあつ
ては、CMOS構成と同等となり、消費電力を低
減することができる。 In this way, we convert the tri-state output circuit into a PFET
and an input section consisting of NFET, an output section consisting of bipolar transistor, PFET and
It consists of an NFET and a control section that controls the switching operation of the output transistor in the output section and the high impedance state of the output terminal, so when the output terminal OUT is at high level and low level, the operating current is lower than that of the TTL configuration. Furthermore, in a high impedance state, it is equivalent to a CMOS configuration, and power consumption can be reduced.
また、出力トランジスタＱ１，Ｑ２がバイポー
ラトランジスタで構成されているので、高負荷駆
動能力、高速性を実現することができる。 Furthermore, since the output transistors Q1 and Q2 are composed of bipolar transistors, high load driving capability and high speed can be achieved.
さらに、出力端子OUTとグランドの間にダイ
オードＤ２を接続したので、出力端子OUTにイ
ンダクタンス成分が接続された場合に生じるアン
ダーシユートをクランプして、出力のリンギング
を緩和することができるようになる。 Furthermore, since diode D2 is connected between the output terminal OUT and the ground, it is possible to clamp the undershoot that occurs when an inductance component is connected to the output terminal OUT, and to alleviate output ringing. .
［発明の効果］
以上説明したように、この発明によれば、入力
部及び制御部を相補型のFETで構成し、制御部
によりバイポーラトランジスタからなる出力トラ
ンジスタのスイツチング動作及び出力のハイイン
ピーダンス状態を制御して、トライステート出力
を得るようにしたので、出力のリンギングを抑制
して、低消費電力、高負荷駆動能力及び高速性を
達成することができる。[Effects of the Invention] As explained above, according to the present invention, the input section and the control section are composed of complementary FETs, and the control section controls the switching operation of the output transistor consisting of a bipolar transistor and the high impedance state of the output. Since the output is controlled to obtain a tri-state output, it is possible to suppress output ringing and achieve low power consumption, high load driving ability, and high speed.
第１図はこの発明の一実施例に係るトライステ
ート出力回路の構成を示す回路図である。
図の主要な部分を表わす符号の説明、……入
力部、……制御部、……出力部、Ｐ１，Ｐ
２，Ｐ３，Ｐ４……ＰチヤンネルFET、Ｎ１，
Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３……Ｎチヤ
ンネルFET、Ｑ１，Ｑ２，Ｑ３，Ｑ４……NPN
型トランジスタ、Ｄ２……ダイオード。
FIG. 1 is a circuit diagram showing the configuration of a tristate output circuit according to an embodiment of the present invention. Explanation of the symbols representing the main parts of the diagram: ...input section, ...control section, ...output section, P1, P
2, P3, P4...P channel FET, N1,
N2, N3, N4, N5, N6, N7, N8, N
9, N10, N11, N12, N13...N channel FET, Q1, Q2, Q3, Q4...NPN
type transistor, D2...diode.
Claims (1)
り、入力信号及びトライステート信号を受けて両
信号の否定論理積をとる否定論理積ゲートと、ト
ライステート信号を受けてその反転信号を出力す
るインバータとからなる入力部と、 直列に接続された第１導電型のFETを備え、
前記直列に接続された一方の第１導電型のFET
のゲート端子に入力信号を与え、前記直列に接続
された他方の第１導電型のFETにトライステー
ト信号を与えてなる電流制御回路と、前記インバ
ータの出力をゲート端子で受け、ソース端子を高
位電圧源に接続し、ドレイン端子を前記電流制御
回路に接続してなる第２導電型のFETと、前記
インバータの出力をゲート端子で受け、ソース端
子を低位電圧源に接続し前記電流制御回路と並列
に挿入してなる第１導電型のFETと、前記否定
論理積ゲートの出力をゲート端子で受け、前記電
流制御回路と低位電圧源との間に挿入してなる第
１導電型のFETとからなる制御部と、 各々のベース端子が前記電流制御回路を介して
接続された第１及び第２のNPN型のトランジス
タを高位電圧源と低位電圧源との間にトーテムポ
ール形に接続し、これらトランジスタのエミツタ
端子とコレクタ端子の接続点を出力端子に接続し
てなる出力部と を有することを特徴とするトライステート出力回
路。[Claims] 1. A NAND gate which is composed of complementary FETs (field-effect transistors) and which receives an input signal and a tri-state signal and performs the NAND of both signals, and a NAND gate which receives the tri-state signal and inverts the same. It has an input section consisting of an inverter that outputs a signal, and a FET of the first conductivity type connected in series.
one of the first conductivity type FETs connected in series;
a current control circuit configured by applying an input signal to the gate terminal of the inverter and applying a tri-state signal to the other FET of the first conductivity type connected in series; a second conductivity type FET connected to a voltage source and having a drain terminal connected to the current control circuit; a first conductivity type FET inserted in parallel; and a first conductivity type FET having a gate terminal receiving the output of the NAND gate and inserted between the current control circuit and the low voltage source. a control unit consisting of a control unit, and first and second NPN type transistors whose base terminals are connected via the current control circuit are connected in a totem pole shape between a high voltage source and a low voltage source, A tristate output circuit characterized by having an output section formed by connecting a connection point between an emitter terminal and a collector terminal of these transistors to an output terminal.
Priority Applications (5)
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| JP62076474A JPS63245015A (en) | 1987-03-31 | 1987-03-31 | Tri-state output circuit |
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