JPH05501481A - Electronic device with current channels made of dielectric material - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 誘電体材料よりなる電流チャネルを有する電子装置背景技術 本発明は、一般に電子素子に関し、特にキャリアを導通させる誘電体チャネル層 を有する電子素子であって、キャリアの流れを誘電体層に印加した制御電圧によ り制御する素子に関する。[Detailed description of the invention] Background technology of electronic devices having current channels made of dielectric material TECHNICAL FIELD The present invention relates generally to electronic devices, and more particularly to dielectric channel layers that conduct carriers. An electronic device with This relates to elements to be controlled.

コンピュータ等の情報処理分野では、トランジスタやダイオードは必須の素子で ある。トランジスタは種々のスイッチングあるいは増幅動作を行い、さまざまな 論理回路に使用されている。これに対し、ダイオードは、さまざまな整流動作や 、信号検出に使われている。また、ダイオードは印加電圧の極性に応じて鋭く変 化する抵抗特性を有し、コンビエータや、その他の種々の電子装置のスイッチン グ素子として使われている。従って、トランジスタの動作特性の向上は情報処理 システムの動作の向上に直接的に関係している。同様に、低信号振幅に対応して 動作できるダイオードの開発は、通信システムや高感度レーダーシステムの発展 に寄与すると考えられる。Transistors and diodes are essential elements in information processing fields such as computers. be. Transistors perform various switching or amplification operations and perform various Used in logic circuits. On the other hand, diodes can perform various rectifying operations and , used for signal detection. Also, diodes change sharply depending on the polarity of the applied voltage. It has resistance characteristics that change the resistance, making it suitable for switching in combinators and other various electronic devices. It is used as a gating element. Therefore, improving the operating characteristics of transistors is important for information processing. Directly related to improving system operation. Similarly, in response to low signal amplitudes, The development of operable diodes will lead to the development of communication systems and highly sensitive radar systems. It is thought that this contributes to

背景技術 一般に、トランジスタはシリコン、ゲルマニウム、あるいは種々の化合物半導体 材料よりなる半導体材料により形成され、従来より種々のトランジスタが提案さ れている。Background technology Generally, transistors are made of silicon, germanium, or various compound semiconductors. A variety of transistors have been proposed in the past. It is.

図１〜図１２は従来のトランジスタ及びダイオードの例を示すもので、図１及び 図２は典型的なバイポーラトランジスタのバンド構造を示している。1 to 12 show examples of conventional transistors and diodes. FIG. 2 shows the band structure of a typical bipolar transistor.

図１を参照するに、バイポーラトランジスタはｐ型ベース１２で囲まれたｎ型エ ミッタ１１を有し、コレクタ１３が、エミッタ１１をも含んでベース１２を囲む 。コレクタ１３の下には、ｎ０型の埋設コレクタ領域が形成され、コレクタ１３ て得られたコレクタ電流は、埋設コレクタ領域１４及びｎ″″型コシコンタクト 領域１５して構造の表面に導かれる。Referring to FIG. 1, a bipolar transistor consists of an n-type base 12 surrounded by a A collector 13 surrounds the base 12 and also includes the emitter 11. . An n0 type buried collector region is formed under the collector 13. The collector current obtained by Region 15 is directed to the surface of the structure.

さらに、ｐ型シリコン基板１６が前記垂直型バイポーラトランジスタ構造を支持 する。エミッタ領域１１に対応して、ベース領域１２及びコレクタコンタクト領 域１５、エミッタ電極１７、ベース電極１８及びコレクタ電極１９か形成される 。通常なされているように、かかるバイポーラトランジスタはｐ梨及びｎ堅シリ コン層を接合して形成される。Furthermore, a p-type silicon substrate 16 supports the vertical bipolar transistor structure. do. A base region 12 and a collector contact region correspond to the emitter region 11. A region 15, an emitter electrode 17, a base electrode 18 and a collector electrode 19 are formed. . As is commonly done, such bipolar transistors are It is formed by bonding the contact layers.

図２は図１のバイポーラトランジスタのバンド構造を示す。この図かられかるよ うに、ｎ型エミッタ領域１１は図中で黒丸で示した電子を、伝導帯上にキャリア として有する。一方、ｐＷベース領域Ｉ２は、価電子帯上に、図中に白丸で示し たホールをキャリアとして有する。さらに、ｎ盟コレクタ領域１３には、その伝 導帯上に、キャリアとして黒丸で示した電子を有する。FIG. 2 shows the band structure of the bipolar transistor of FIG. You can learn from this picture In other words, the n-type emitter region 11 carries electrons indicated by black circles in the figure onto the conduction band. have as. On the other hand, the pW base region I2 is shown as a white circle in the figure on the valence band. It has a hole as a carrier. Furthermore, in the n league collector area 13, the transmission The conduction band has electrons as carriers, shown by black circles.

動作時には、ベース領域１１のベース電圧が、ベース電極１８に印加される電圧 によって制御される。たとえば、正のベース電圧が印加されるとベース領域１２ のエネルギーレベルが下方に変位する。かかるベースエネルギーレベルの下方へ の変位に応じて、ベース領域１２の伝導帯によりエミッタ領域１１とコレクタ領 域１３との間に形成されているポテンシャル障壁は実質的に消滅する。こうなる と、電子はエミッタ領域】１からベース領域１２に注入され、少数キャリアの拡 散により、ベース領域１２を横切って輸送される。注入されたキャリアがコレク タ領域１３に達すると、トランジスタ中をコレクタ電流が流れることになる。In operation, the base voltage of base region 11 is equal to the voltage applied to base electrode 18. controlled by For example, when a positive base voltage is applied, the base region 12 energy level is displaced downward. Below that base energy level The conduction band of the base region 12 causes the emitter region 11 and the collector region to The potential barrier formed between the region 13 and the region 13 substantially disappears. This is how it will be Then, electrons are injected from the emitter region ]1 into the base region 12, and the minority carriers are expanded. The particles are transported across the base region 12 by the dispersion. Collect the injected carrier Once the collector region 13 is reached, a collector current will flow through the transistor.

かかるバイポーラトランジスタでは、動作速度か主としてキャリアがベース領域 を横切って通過する通過時間により制約される。そこで、バイポーラトランジス タの動作速度を向上させるには、ベース領域を、電子移動度の大きい半導体材料 で形成するのが望ましい。あるいは、ベース領域１２の厚さを薄くして、電子の ベース領域を通過する通過時間を減少させることも考えられる。しかし、後者の 方法では、ベース領域のラテラル抵抗が増加してしまう問題点が生じてしまう。In such bipolar transistors, the operating speed depends mainly on the carriers being in the base region. is constrained by the transit time across the . Therefore, bipolar transistor To increase the operating speed of the device, the base region should be made of a semiconductor material with high electron mobility. It is desirable to form the Alternatively, by reducing the thickness of the base region 12, the electron It is also conceivable to reduce the transit time through the base region. However, the latter In this method, a problem arises in that the lateral resistance of the base region increases.

すなわち、ベース領域内での電圧レベルを効果的にｔｓｍできなくなり、その結 果トランジスタのスイッチング動作の制御も効果的にできなくなる。また、ベー ス領域１２の厚さをさらに減少させると、コレクタ領域に付随する空乏層がエミ ッタ領域の空乏層と実質的に重なってしまう可能性がある。このような空乏領域 の重なりは、いわゆるパンチスルー現象を引き起こし、こうなるとベースを流れ る電流をベース電圧で制御することはもはや不可能になる。That is, the voltage level in the base region cannot be effectively tsm, and the result is As a result, it becomes impossible to effectively control the switching operation of the transistor. Also, When the thickness of the collector region 12 is further reduced, the depletion layer associated with the collector region becomes There is a possibility that the depletion layer substantially overlaps with the depletion layer of the terrestrial region. Such a depletion region This overlap causes the so-called punch-through phenomenon, which causes the flow to flow through the base. It is no longer possible to control the current flowing by the base voltage.

一方、前者の方法によれば、適当な材料の選択に関して制約が生じる。On the other hand, according to the former method, restrictions arise regarding the selection of appropriate materials.

シリコン、ゲルマニウム以外の半導体材料で、ｐ型あるいはｎ型にキャリア濃度 を制御しなからドープできる材料は限られているからである。Semiconductor materials other than silicon and germanium with carrier concentration in p-type or n-type This is because the materials that can be doped without controlling are limited.

特に、このような従来のバイポーラトランジスタは、近年になって発見された高 温超伝導体の優れた電気特性を利用できない。In particular, such conventional bipolar transistors have been The excellent electrical properties of warm superconductors cannot be utilized.

図３及び４は従来のホットエレクトロントランジスタの構造とバンド構造を示す 。Figures 3 and 4 show the structure and band structure of a conventional hot electron transistor. .

図３を参照するに、素子はいずれも金属等の導電性材料より形成されたエミッタ 領域２１と、ベース領域２３と、コレクタ領域２５とを育し、いずれもワイドギ ャップ半導体材料よりなるエミッタバリア層２２とコレクタバリア層２３とがエ ミッタ領域２１とベース領域２３゛との間に、またベース領域２３とコレクタ領 域２５との間に形成される。層２１〜層２４よりなる層状構造は基板２６上に形 成され、エミッタ領域２１、ベース領域２３及びコレクタ領域２５には、対応し て電極１７．１８゜１９が形成される。Referring to FIG. 3, each element has an emitter made of a conductive material such as metal. A region 21, a base region 23, and a collector region 25 are grown, all of which have a wide width. The emitter barrier layer 22 and the collector barrier layer 23 made of a cap semiconductor material are between the transmitter region 21 and the base region 23', and between the base region 23 and the collector region. area 25. A layered structure consisting of layers 21 to 24 is formed on a substrate 26. The emitter region 21, base region 23 and collector region 25 have corresponding regions. Electrodes 17.18.degree. 19 are thus formed.

かかる構成のホットエレクトロントランジスタでは、エミッタ領域、ベース領域 及びコレクタ領域として、金属あるいはドープされた半導体を使うことができ、 またエミッタバリア層及びコレクタバリア層として、絶縁材料あるいは半絶縁性 材料を使うことができる。また、かかる構造は、エミッタ領域、ベース領域及び コレクタ領域の導電型の厳密な制御を必要としない。In a hot electron transistor with such a configuration, the emitter region and the base region and a metal or a doped semiconductor can be used as the collector region, Insulating materials or semi-insulating materials can also be used as the emitter barrier layer and collector barrier layer. material can be used. In addition, such a structure includes an emitter region, a base region and Strict control of the conductivity type of the collector region is not required.

図４のバンド構造図に示したように、エミッタバリア領域２２とコレクタバリア 領域２４とはエミッタ領域２１からコレクタ領域２５に流れるキャリアに対して 、エネルギーバリアとして作用する。ベース領域２３とエミッタ領域２１との間 に印加する順方向バイアス電流を増加させるにつれて、エミッタバリア２２の高 さは減少し、エミッタ領域中のキャリアは領域２２からベース領域２３にトンネ リングするようになる。As shown in the band structure diagram of FIG. 4, the emitter barrier region 22 and the collector barrier The region 24 refers to carriers flowing from the emitter region 21 to the collector region 25. , acts as an energy barrier. Between base region 23 and emitter region 21 As the forward bias current applied to the emitter barrier 22 increases, the height of the emitter barrier 22 increases. The carriers in the emitter region tunnel from region 22 to base region 23. It starts to ring.

コレクタ領域２５とエミッタ領域２１との間に十分に大きいバイアスが印加され た場合、ベース領域２３に注入されて元のエネルギーをなお保持している電子は ベース領域２３を通過してコレクタ領域２５に達する。A sufficiently large bias is applied between the collector region 25 and the emitter region 21. In this case, the electrons injected into the base region 23 and still retaining their original energy are It passes through the base region 23 and reaches the collector region 25 .

その際、コレクタ電流か、トランジスタ中を、エミッタ領域２１からコレクタ領 域２５に流れる。コレクタバリア２４は、ベース領域２３をコレクタ領域２５か ら電気的に分離させるポテンシャルバリアを形成するにすぎない。At that time, the collector current flows through the transistor from the emitter region 21 to the collector region. Flows into area 25. Collector barrier 24 separates base region 23 from collector region 25. It merely forms a potential barrier that electrically separates the two.

かかるホットエレクトロントランジスタでは、キャリアかベース領域２３に注入 された際に、散乱等によりエネルギーを失い、キャリアかバリア領域２２とバリ ア領域２４との間に閉じ込められる問題が生じる。In such a hot electron transistor, carriers are injected into the base region 23. When the carrier is exposed to the barrier region 22, it loses energy due to scattering, etc., and the barrier region 22 and barrier A problem arises in which the wafer is trapped between the outer region 24 and the outer region 24.

このような、ベース領域に捕獲されたキャリアはベース電流を生じる。Such carriers trapped in the base region generate a base current.

換言すれば、ホットエレクトロントランジスタは電流利得か低くなる傾向がある 。In other words, hot electron transistors tend to have low current gain. .

図５は、バイポーラ共鳴トンネルトランジスタのバンド構造を示す。FIG. 5 shows the band structure of a bipolar resonant tunneling transistor.

このトランジスタは、基本的にはバイポーラトランジスタの構成を存し、ｎ型Ｇ ａＡｓｒ−ミッタ領域３１と、ｐ型ＧａＡｓベース領域３２と、ｎＷＧａＡｓコ レクタ領域３３とを有する。エミッタ領域３１とベース領域３２との間には、Ａ ｌＧａＡｓよりなる一対の共鳴バリア領域３４か、前記ふたつのバリア領域間に ２次元量子井戸か形成されるように形成される。動作時には、ベース領域３２の バリアレベルがベース電圧に応じて変化し、ベース領域３２のバリアレベルの低 下の結果、電流がエミッタからベースに流れる。This transistor basically has the configuration of a bipolar transistor, and has an n-type G The aAsr-mitter region 31, the p-type GaAs base region 32, and the nWGaAs core It has a rectifier area 33. Between the emitter region 31 and the base region 32, there is a A pair of resonant barrier regions 34 made of lGaAs or between the two barrier regions A two-dimensional quantum well is formed. In operation, the base region 32 The barrier level changes depending on the base voltage, and the barrier level of the base region 32 is low. The result below is that current flows from the emitter to the base.

かかる２次元量子井戸においては、エネルギーレベルに関して多数の量子状態が 形成され、入来するキャリアのうち、共鳴バリア領域３４で量子準位と共鳴する もののみか、選択的に通過する。このように、共鳴トンネルトランジスタは他の トランジスタにない強い非線形を示す。In such a two-dimensional quantum well, there are many quantum states with respect to energy level. Among the formed and incoming carriers, the carriers resonate with the quantum level in the resonance barrier region 34. Only things pass through selectively. In this way, resonant tunneling transistors It exhibits strong nonlinearity not found in transistors.

図５のバンド構造図では、図４の構造と対照的に、コレクタバリア層か含まれて おらず、このため電流増幅率が不十分になる問題点が解決される。しかし、この 構造でもなお図１のトランジスタと同様な、ベースを通過する際のキャリアの通 過時間の問題が未解決であり、動作速度か制約される。また、このトランジスタ はコレクタ、ベース、エミッタの各々について、厳密な導電性の制御が必要とな る。In the band structure diagram of FIG. 5, in contrast to the structure of FIG. 4, the collector barrier layer is not included. Therefore, the problem of insufficient current amplification factor is solved. However, this Even in the structure, carriers pass through the base, similar to the transistor in Figure 1. The problem of overtime remains unresolved and limits the speed of operation. Also, this transistor requires strict conductivity control for the collector, base, and emitter. Ru.

図６は共鳴ホットコレクトロントランジスタのバンド構造を示す。図３のホット エレクトロントランジスタと異なり、図６のトランジスタはベースバリア領域に 共鳴バリア領域３６を有する。図５の構造と同じく、共鳴バリア領域３６は、間 に２次元量子井戸を閉じ込める一対のポテンシャルバリアを含む。領域３６を横 切るキャリアの共鳴トンネル電流は、キャリアと共鳴バリア領域３６中の量子準 位との間のエネルギー的な共鳴の結果生じる。このトランジスタは種々の金属及 び絶縁材料を使用することができ、その結果トランジスタに使用することのでき る材料に関する制約は緩和される。一方、このトランジスタはキャリアがベース 領域２３に捕獲されることにより、電流増幅率が不十分になる問題点を育する。FIG. 6 shows the band structure of a resonant hot collectron transistor. Figure 3 hot Unlike the electron transistor, the transistor in Figure 6 has a base barrier region. It has a resonant barrier region 36. Similar to the structure of FIG. 5, the resonant barrier region 36 is includes a pair of potential barriers that confine a two-dimensional quantum well. Horizontal area 36 The resonant tunneling current of the cut carriers is caused by the quantum quasi in the carrier and resonant barrier region 36. occurs as a result of energetic resonance between This transistor is made of various metals and and insulating materials that can be used in transistors. Restrictions on materials used will be relaxed. On the other hand, this transistor is based on carriers. By being trapped in the region 23, the problem arises that the current amplification factor becomes insufficient.

図７はバイポーラトランジスタの構造を有するトンネルトランジスタのバンド構 造図を示す。図７を参照するに、このトランジスタはｐ型エミッタ領域４１とＧ ａＡｓＳｂよりなるｐ型コレクタ領域４２を有し、間にｎ壓ＧａＩｎＡｓよりな るベース領域４３が形成される。ベース領域４３の厚さはキャリアが、ベース領 域４３に印加されたバイアス電圧に応じて、エミッタ領域４１からコレクタ領域 ４２ヘトンネリングを生じ得る程度に十分に薄くされる。典嬰的には、ベース領 域４３の厚さｄは約５０人とされる。Figure 7 shows the band structure of a tunnel transistor with a bipolar transistor structure. Show the architectural diagram. Referring to FIG. 7, this transistor has a p-type emitter region 41 and a G It has a p-type collector region 42 made of aAsSb, and an n-type collector region 42 made of GaInAs in between. A base region 43 is formed. The thickness of the base region 43 is such that the carrier From the emitter region 41 to the collector region according to the bias voltage applied to the region 43 42 is thin enough to allow for tunneling. Canonically, the base territory The thickness d of the area 43 is approximately 50 people.

エミッタ領域４１及びコレクタ領域４２を形成するＧａＡｓＳｂは組成としてＧ ａＡｓｏ、ｓ　Ｓｂｏ、ｓを育し、キャリア濃度レベルとして１０”ｃｍ−”以 下の値を有する。一方、ベース領域４３は高い不純物濃度レベルを育し、従って 高い導電率を有する。その際、ベース領域４３に対応して形成されたポテンシャ ルバリアはベース電極に印加されるベース電圧により制御される。ベース領域４ ３の厚さが薄いため、バリア高さが低くなるとホールは直ちにエミッタ領域４１ からコレクタ領域４２へ、ベース領域４３を通ってトンネリングする。ベース領 域４３を通るホールのトンネリングはベース電圧によって制御され、従ってエミ ッタからコレクタヘトランジスタ中を流れる電流はベース電圧により制御される 。The composition of GaAsSb forming the emitter region 41 and collector region 42 is G. aAso, s　Sbo, s are grown, and the carrier concentration level is 10"cm-" or higher. has a value below. On the other hand, base region 43 develops a high impurity concentration level and therefore Has high electrical conductivity. At that time, a potentiometer formed corresponding to the base region 43 The reference voltage is controlled by the base voltage applied to the base electrode. base area 4 Since the thickness of 3 is small, when the barrier height becomes low, the holes immediately move to the emitter region 41. tunneling from the base region 43 to the collector region 42 . base territory The tunneling of holes through region 43 is controlled by the base voltage and therefore the emitter The current flowing through the transistor from the base to the collector is controlled by the base voltage. .

ホールがベース領域４３を通過するのに要する時間は、ベースの厚さが薄いため 、ベース領域中におけるホールの寿命よりもはるかに小さい。The time required for the hole to pass through the base region 43 is limited due to the thin thickness of the base. , much smaller than the lifetime of the hole in the base region.

このため、この従来のトランジスタでは、約１００％の電流伝達率を達成できる 。Therefore, this conventional transistor can achieve a current transfer rate of approximately 100%. .

このトランジスタは、ベース領域４３の厚さが極端なため、ベース領域４３のラ テラル抵抗が大きくなってしまう問題点を有する。ベース抵抗が大きいと、ベー ス領域のポテンシャルバリアを制御するのに要する時間が、ベース領域の抵抗及 び寄生容量にともない生じる時定数の結果、増加してしまう。このように、この トランジスタは、一般に期待されるほどの高速特性を示さない。また、ベース４ ３にドーピングしてそのラテラル抵抗を減らそうとしても、ドーピングの結果ベ ース領域中でのホールの散乱が増大して電流利得が減ってしまうため、成功しな い。さらに、このトランジスタはその活性層を形成するのに使える材料に制約が ある。たとえば、過去数年間に開発された高温超伝導体を使うことができない。This transistor has an extreme thickness of the base region 43. This has the problem that the lateral resistance becomes large. If the base resistance is large, the base The time required to control the potential barrier in the base region This increases as a result of the time constants associated with parasitic capacitance and parasitic capacitance. Like this, this Transistors do not exhibit the high speed characteristics that are generally expected. Also, base 4 Even if an attempt is made to reduce the lateral resistance by doping 3, the result of doping is This is not successful because the scattering of holes in the ground region increases and the current gain decreases. stomach. Furthermore, this transistor is limited by the materials that can be used to form its active layer. be. For example, we cannot use the high-temperature superconductors developed in the past few years.

さらに、特開昭６０−１４２５８０は、一対の電極間におけるキャリアの通過時 間を、キャリアをトンネル電流の形で流すことで最小化した、低温トンネリング トランジスタを提案している。Furthermore, Japanese Patent Application Laid-Open No. 60-142580 discloses that when a carrier passes between a pair of electrodes, Low-temperature tunneling minimized by allowing carriers to flow in the form of tunnel current between We are proposing transistors.

図９は、前記の従来のトランジスタの原理を示す図で、ＧａＡｓチャネル層５２ か絶縁基板５１上に形成され、ソース、ゲート及びドレイン電極５３．５５及び ５４がチャネル層５２上に形成される。チャネル層５２は低温領域で２〜３ｍｅ Ｖのエネルギーバリアを存する絶縁体として作用するように形成され、このバリ アはゲート５５に印加されたゲート電圧に応じて制御される。図１Ｏは図９の素 子の改良を示し、絶縁フィルム５７をチャネル５２とゲート電極５との間に介在 させて、チャネル−ゲート間の絶縁を確保する。FIG. 9 is a diagram showing the principle of the conventional transistor described above, in which the GaAs channel layer 52 source, gate and drain electrodes 53, 55 and 54 is formed on channel layer 52. The channel layer 52 has a thickness of 2 to 3 me in the low temperature region. It is formed to act as an insulator with an energy barrier of V, and this barrier A is controlled according to the gate voltage applied to the gate 55. Figure 1O is the element of Figure 9. This shows an improvement of the structure in which an insulating film 57 is interposed between the channel 52 and the gate electrode 5. This ensures insulation between the channel and gate.

図９及び図１Ｏのトランジスタは、トランジスタの原理に起因して、ふたつの相 反する要請を満足せねばならないという、深刻な問題を抱えている。すなわち、 第一に、トンネル電流がゲートｉｔ極まで達してしまうのを防ぎ、電流利得を最 大化するために、ゲート電極５５はチャネル５２から可能な限り離間して形成す る必要がある。ところか、第二の要請として、ゲート電極５５に印加される制御 電圧によりチャネル層５２におるけバリア高さを効果的に制御するためには、ゲ ート電極５５をチャネル層５２にできるだけ近付けて形成する必要がある。ゲー ト電極５５とチャネル層５２との間の距離は、ソース５５とドレイン５４との間 にトンネル電流が流れる程度に設定され、その結果ゲート５５はソース電極５３ とドレイン電極５４との間の距離よりもチャネル層５２に近く形成しなければな らない。しかし、このように構成すると、トンネル電流は不可避的にゲート電極 をも通って流れてしまう。図１０の絶縁フィルム５７はこの問題を回避するため のものである。しかし、このような絶縁フィルタ５７はチャネル層５２中のバリ アとゲート電圧の間のポテンシャル結合を弱めてしまう。この問題は、ソース及 びドレイン電極間の距離を大きく設定し、ソース及びドレイン電極４極間のバリ ア高さを低くすることで解決できると思われるかもしれないが、ソース及びドレ イン電極間のバリア高さは、ソース電極５３とチャネル層５２との間の接触ポテ ンシャル、およびチャネル層５２とドレイン電極５４との間の接触ポテンシャル で決まるものであり、したがってこの目的のために２〜３ｍｅＶのバリア高さを 実現することは、一般に不可能である。The transistors in FIGS. 9 and 1O have two phases due to the transistor principle. We are faced with the serious problem of having to satisfy contradictory demands. That is, First, it prevents the tunnel current from reaching the gate it pole and maximizes the current gain. In order to increase the size of the gate electrode 55, the gate electrode 55 should be formed as far away from the channel 52 as possible. It is necessary to However, as a second request, the control applied to the gate electrode 55 In order to effectively control the barrier height in the channel layer 52 by voltage, it is necessary to It is necessary to form the gate electrode 55 as close to the channel layer 52 as possible. game The distance between the source electrode 55 and the channel layer 52 is the same as that between the source 55 and the drain 54. The gate 55 is set to such an extent that a tunnel current flows through the source electrode 53. The channel layer 52 must be formed closer to the channel layer 52 than the distance between the channel layer 52 and the drain electrode 54. No. However, with this configuration, tunnel current inevitably flows to the gate electrode. It also flows through. Insulating film 57 in FIG. 10 is used to avoid this problem. belongs to. However, such an insulating filter 57 prevents the barrier in the channel layer 52 from forming. This weakens the potential coupling between the gate voltage and the gate voltage. This problem is caused by The distance between the source and drain electrodes is set large, and the barrier between the four electrodes of the source and drain electrodes is You might think that the solution would be to lower the height of the source and drain. The barrier height between the in-electrodes is the contact height between the source electrode 53 and the channel layer 52. contact potential between channel layer 52 and drain electrode 54 Therefore, a barrier height of 2 to 3 meV is used for this purpose. This is generally not possible.

図１１は典型的な、従来のダイオードを示す。図１１を参照するに、ダイオード はｎ型単結晶シリコンよりなるカソード領域６１と、ｐ型車結晶シリコンよりな るアノード領域６２とよりなり、カソード領域とアノード領域とは接触してｐ− ｎ接合を形成する。図１２は図１１のダイオードのバンド構造を示す。図中、Ｅ 、は熱平衡状態でのフェルミ準位を示し、ＥＣは熱平衡状態での伝導帯の底、Ｅ ｖは熱平衡状態での価電子帯の上端をそれぞれ表す。また、Φは熱平衡状態で伝 導帯中に生じるバリアの高さを表す。FIG. 11 shows a typical, conventional diode. Referring to FIG. 11, the diode has a cathode region 61 made of n-type single crystal silicon and a cathode region 61 made of p-type monocrystalline silicon. The cathode region and the anode region are in contact with each other to form a p- Form an n-junction. FIG. 12 shows the band structure of the diode of FIG. 11. In the figure, E , indicates the Fermi level in thermal equilibrium state, EC is the bottom of the conduction band in thermal equilibrium state, and E v represents the upper end of the valence band in a thermal equilibrium state. Also, Φ is transmitted in thermal equilibrium state. Represents the height of the barrier created in the conductive band.

動作時には、アノード領域６２とカソード領域６１との間に順方向バイアス電圧 が印加され、これに応じてフェルミレベルはＥ、からＥＦ’に変化し、伝導帯は ＥＣからＥｃ′に、価電子帯はＥｖからＥｖ′に変化する。In operation, a forward bias voltage is applied between anode region 62 and cathode region 61. is applied, and the Fermi level changes from E to EF' accordingly, and the conduction band becomes From EC to Ec', the valence band changes from Ev to Ev'.

順方向バイアス電圧の印加に応じて、電子はカソード領域６１からアノード領域 ６２に少数キャリアとして注入される一方、ホールはアノード領域６２からカソ ード領域６１に、少数キャリアとして注入される。In response to the application of a forward bias voltage, electrons move from the cathode region 61 to the anode region. 62 as minority carriers, while holes are injected from the anode region 62 into the cathode region 62. are injected into the code region 61 as minority carriers.

これにより、電流がダイオードを流れる。一方、ダイオードが逆バイアスされた 場合には、空乏層がｐ−ｎ接合界面に形成され、キャリアはｐ−ｎ接合を越えて 流れることはない。このように、ダイオードは整流作用を示す。This causes current to flow through the diode. On the other hand, the diode is reverse biased In some cases, a depletion layer is formed at the p-n junction interface, and carriers cross the p-n junction. It never flows. In this way, the diode exhibits a rectifying action.

上記の整流作用は、カソード及びアノードに使われた半導体材料のバンドギャッ プで決まる高さΦを有するバリアの存在によって得られる。The above rectification effect is due to the bandgap of the semiconductor material used for the cathode and anode. is obtained by the presence of a barrier with a height Φ determined by

順方向バイアスが加えられるとバリア高さΦは減少し、ダイオード中における電 流密度は、 Ｊ＝ＡＴ”　−ｅｘｐ　（−Φ。−ｋＴＸｅｘｐ　（ｅＶ／ｋＴ）−１）で与え られる。ここで、Ａはリチャードソンの定数、Ｔは絶対温度、Φ。はバイアスな しの時のバリア高さ、ｋはボルツマン定数、■は順方向バイアス電圧である。When forward bias is applied, the barrier height Φ decreases and the current in the diode decreases. The flow density is J=AT"-exp (-Φ.-kTXexp (eV/kT)-1) It will be done. Here, A is Richardson's constant, T is the absolute temperature, and Φ. is bias k is the Boltzmann constant, and ■ is the forward bias voltage.

この式から、十分な順方向電流を得るためには、項ｅＶはΦ。に近い値を有さな ければならないのがわかる。換言すれば、かかるダイオードには、順方向バイア ス状態で電流を流す際に順方向しきい値電流か存在する。このしきい値電流は、 材料により変化し、シリコンでは約０，６ボルト、ゲルマニウムでは約０．２ボ ルトである。このため、従来の通常のシリコンダイオードでは、入力信号振幅と して、少なくとも０．６ボルトが必要であった。しかし、このような制約は、長 距離を伝ばんしてきた電磁信号や遠方のターゲットから帰ってくる弱いレーダー エコー信号の検波を不可能にする。このような信号は、最大でも２０ｍＶ−３０ ｍＶ程度の信号振幅しかない。ジョセフソン集積回路でも、同様な問題か生じる 。ジョセフソンプロセッサの出力論理振幅は典型的には３ｍＶ程度で、従来のダ イオードでは、ジョセフソンプロセッサの出力信号は処理できない。事実、ジョ セフソンプロセッサの出力論理信号を直接に整流できるダイオードは知られてい ない。From this equation, to obtain sufficient forward current, the term eV must be reduced to Φ. have a value close to I know I have to. In other words, such a diode has no forward bias. There is a forward threshold current when current flows in the standby state. This threshold current is Varies depending on the material, approximately 0.6 volts for silicon and approximately 0.2 volts for germanium. Ruto. For this reason, conventional ordinary silicon diodes are Therefore, at least 0.6 volts were required. However, such constraints have long been Electromagnetic signals traveling over distance or weak radar returning from distant targets Makes detection of echo signals impossible. Such a signal may have a maximum voltage of 20mV-30 The signal amplitude is only about mV. A similar problem occurs with Josephson integrated circuits. . The output logic amplitude of Josephson processors is typically around 3 mV, which is much higher than that of conventional da The output signal of the Josephson processor cannot be processed by the iode. In fact, Joe There are no known diodes that can directly rectify the output logic signals of the Sefson processor. do not have.

発明の開示 従って、本発明の一般的目的は、前記の問題点を解決した、新規で有用な電子素 子を提供することにある。Disclosure of invention It is therefore a general object of the present invention to provide a new and useful electronic device which solves the problems mentioned above. It is about providing children.

本発明のより具体的な目的は、素子中を流れる電流を誘電体バリア層に印加した 制ｉｌｌ電圧により、制御する電子素子を提供することにある。A more specific object of the present invention is to apply a current flowing through the device to the dielectric barrier layer. An object of the present invention is to provide an electronic device that is controlled by a control voltage.

本発明の他の目的は、相互に積層されたエミッタ、ベース及びコレクタを有し、 エミッタからベースを経てコレクタにいたるキャリアの通路を形成するトランジ スタであって、ベースが誘電体材料よりなり、エミッタからベースへ流れる電流 か誘電体ベースに印加された制御電圧で制御されるトランジスタを提供すること にある。本発明によれば、誘電体ベースを通ってエミッタから制御電極に流れる リーク電流を実質的に除去することができ、大きな増幅率を得ることが可能とな る。Another object of the invention is to have an emitter, a base and a collector stacked on each other, A transistor that forms a path for the carrier from the emitter through the base to the collector. The base is made of a dielectric material, and the current flows from the emitter to the base. or to provide a transistor controlled by a control voltage applied to a dielectric base. It is in. According to the invention, the flow from the emitter to the control electrode through the dielectric base Leakage current can be virtually eliminated, making it possible to obtain a large amplification factor. Ru.

本発明の別の目的は、相互に積層されたエミッタ、ベース及びコレクタを有し、 エミッタからベースを経てコレクタにいたるキャリアの通路を形成するトンネル トランジスタであって、ベースが第一の誘電体層と、第二の誘電体層と、第三の 誘電体層とよりなり、前記第二の誘電体層は厚く形成され、他のふたつの誘電体 層よりも大きな誘電率を有し、一方前記第一の誘電体層はキャリアのトンネル電 流を可能にするような厚さとされたことを特徴とするトランジスタを提供するこ とにある。エミッタからコレクタにいたるキャリアの流れは第二の誘電体層に印 加される制御電圧によって制御される。その際、誘電体ベース中の電圧レベル、 したがってベースにおけるエネルギーバリアは制御電圧により制御される。Another object of the invention is to have an emitter, a base and a collector stacked on each other, A tunnel forming a path for the carrier from the emitter through the base to the collector A transistor, wherein the base includes a first dielectric layer, a second dielectric layer, and a third dielectric layer. The second dielectric layer is thick and the other two dielectric layers are thick. the first dielectric layer has a larger dielectric constant than the first dielectric layer, while the first dielectric layer To provide a transistor characterized in that it has a thickness that allows a current to flow. It's there. The carrier flow from the emitter to the collector is imprinted on the second dielectric layer. controlled by an applied control voltage. In that case, the voltage level in the dielectric base, The energy barrier at the base is therefore controlled by the control voltage.

本発明の他の目的は、エミッタ、ベース、コレクタが平面状に形成されたプレー ナー型トランジスタであって、エミッタ及びコレクタが、誘電体材料よりなるベ ース上に、わずかに離間して形成されてなるトランジスタを提供することにある 。本発明によれば、エミッタとコレクタとの間の距離を十分に接近させて、誘電 体ベースを介してはトンネル電流が流れるが、トンネル電流がベースから、ベー ス上に形成された制御電極へは流れないようにすることができる。Another object of the present invention is to provide a plate in which an emitter, a base, and a collector are formed into planar shapes. It is a base transistor whose emitter and collector are made of a dielectric material. The purpose of the present invention is to provide transistors that are formed slightly apart from each other on a . According to the present invention, the distance between the emitter and the collector is made sufficiently close so that the dielectric A tunnel current flows through the base of the body, but the tunnel current flows from the base to the base. It is possible to prevent the liquid from flowing to the control electrode formed on the base.

本発明の池の目的は、誘電体ベース層と、誘電体ベース層上に、ベース層を介し てトンネル電流が流れる程度に離間して形成されたエミッタとコレクタとを有す るプレーナートンネルトランジスタであって、誘電体ベース層はキャリアの共鳴 トンネル電流を生じる共鳴構造を有し、制細電極を誘電体ベース層上に形成され 、バリアレベルを変化させるように構成したことを特徴とするトランジスタを提 供することにある。本発明によれば、キャリアのトンネリングを生じるのに、誘 電体ベース層のバリア高さを低くする必要がなくなる。その結果、ベース層にバ リア高さの高い材料を使用することが可能になり、従来必要であった、雑音音を 除去するための低温環境が不必要になる。これにより、広範囲な動作環境で、ト ランジスタを動作させることが可能になる。The purpose of the pond of the present invention is to provide a dielectric base layer and a dielectric base layer on the dielectric base layer through the base layer. has an emitter and a collector formed apart from each other to allow tunneling current to flow through the emitter and collector. It is a planar tunnel transistor with a dielectric base layer that supports carrier resonance. It has a resonant structure that generates a tunnel current, and a narrowing electrode is formed on a dielectric base layer. , proposes a transistor characterized in that it is configured to change the barrier level. It is about providing. According to the present invention, in order to cause carrier tunneling, an induced There is no need to lower the barrier height of the electric base layer. As a result, the base layer It is now possible to use materials with a high rear height, eliminating noise that was previously necessary. A low temperature environment for removal becomes unnecessary. This allows for It becomes possible to operate the transistor.

本発明の他の目的は、カソード電極とアノード電極の層状構造を有するダイオー ドであって、間に第一の誘電体層と第二の誘電体層とよりなる層状誘電体構造を 介在させ、第一の誘電体層の厚さをキャリアのトンネリングが可能な厚さに設定 し、第二の誘電体層の厚さをそれよりも実質的に厚くし、さらに第二の誘電体層 の誘電率を第一の誘電体層の誘電率よりも実質的に大きくしたことを特徴とする ダイオードを提供することにある。本発明によれば、第二の誘電体層により形成 されるダイオードとしての実効バリア高さか、第二の誘電体層の誘電率か大きい ため、従来のダイオードのバリア高さよりも著しく小さくなる。その結果、本発 明のダイオードは数ミリボルト以下の非常に微弱な信号であっても整流を行うこ とができる。Another object of the present invention is to provide a diode having a layered structure of a cathode electrode and an anode electrode. A layered dielectric structure comprising a first dielectric layer and a second dielectric layer in between. The thickness of the first dielectric layer is set to a thickness that allows carrier tunneling. the thickness of the second dielectric layer is substantially greater than that of the second dielectric layer; The dielectric constant of the first dielectric layer is substantially larger than that of the first dielectric layer. The purpose is to provide diodes. According to the invention, the second dielectric layer The effective barrier height as a diode or the permittivity of the second dielectric layer is large. Therefore, the barrier height is significantly smaller than that of conventional diodes. As a result, the main Light diodes can rectify even very weak signals of a few millivolts or less. I can do it.

本発明の他の目的及び特徴は、以下の詳細な説明に図面を参照することで明らか となろう。Other objects and features of the invention will become apparent from the following detailed description and reference to the drawings. Let's become.

図面の簡単な説明 図１は典型的な従来のバイポーラトランジスタの構造を示す図：図２は図１のト ランジスタのバンド構造を示すバンド図；図３は従来のホットエレクトロントラ ンジスタの構造を示す図；図４は図３のトランジスタのバンド構造を示す図：図 ５は従来の共鳴トンネルトランジスタのバンド構造を示すバンド図： 図６は従来の共鳴ホットエレクトロントランジスタのバンド構造を示すバンド図 ； 図７は従来のトンネルトランジスタのバンド構造を示すバンド図；図８はトンネ ルトランジスタの動作状態を示す、図７に対応するバンド図： 図９は従来のプレーナートンネルトランジスタの構造を示すバンド図； 図１Ｏは別の改良された従来のプレーナートンネルトランジスタの構造を示す図 ： 図１１は典型的なダイオードの構造を示す図：図１２は図１１のダイオードの動 作を示すバンド図：図１３は本発明第一実施例によるトランジスタの構造を示す ｒＡ二図１４は図１３のトランジスタの主要部をなす誘電体層を示す図：図１５ は図１４の誘電体層の等価回路を示す図；図１６は図１３のトランジスタの無バ イアス状態におけるバンド構造を示す図： 図１７は図１６に対応したバイアス状態でのバンド構造を示す図二図１８は図１ ３のトランジスタの動作を説明する図；図１９は図１３のトランジスタで使われ る誘電体層中におけるポテンシャル分布を示すグラフ： 図２０は図１３のトランジスタの変形例を示す図：図２１は図２０の素子におけ る誘電体層中てのポテンシャル分布を示すグラフ； 図２２は本発明の第二実施例によるトランジスタの構造を示す図：図２３は図２ ２のトランジスタの変形例を示す図；図２４は本発明第三実施例によるトランジ スタの構造を示す図二図２５は図２４のトランジスタで使用する共鳴構造を示す 図：図２６は図２４のトランジスタで使用する別の共鳴構造を示す図：図２７は 本発明第四実施例によるトランジスタを示す図：図２８は図２７のトランジスタ の変形例を示す図：図２９〜３１は図２７のトランジスタのバンド構造と動作を 示すバンド図； 図３２及び３３は本発明第五実施例によるトランジスタのバンド構造を示すバン ド図； 図３４及び３５は本発明の第六実施例によるトランジスタのバンド構造を示すバ ンド図； 図３６は本発明の第七実施例によるトランジスタの構造を示す図：図３７及び図 ３８は図３６のトランジスタのバンド構造及び動作を示すバンド図； 図３９は本発明の第八実施例によるトランジスタの構造を示す図：図４０は図３ ９のトランジスタの構造を示す平面図；図４１　（Ａ）及び図４１（Ｂ）は図３ ９のトランジスタの動作原理を説明するためのバンド図： 図４２は図３９のトランジスタの特性を示すグラフ；図４３はサイズの異なった 図３９のトランジスタの動作特性を示す別の図： 図４４（Ａ）〜図４４（Ｄ）は図３９のトランジスタの製造工程を示す図： 図４５は本発明の第九実施例によるトランジスタの構造を示す図：図４６は図４ ５のトランジスタの構造を示す平面図：図４７は本発明の策士実施例によるトラ ンジスタの構造を示す図。Brief description of the drawing Figure 1 shows the structure of a typical conventional bipolar transistor; Figure 2 shows the structure of a typical conventional bipolar transistor; A band diagram showing the band structure of a transistor; Figure 3 shows a conventional hot electron transistor. Figure 4 is a diagram showing the band structure of the transistor in Figure 3; Figure 4 is a diagram showing the band structure of the transistor in Figure 3. 5 is a band diagram showing the band structure of a conventional resonant tunnel transistor: Figure 6 is a band diagram showing the band structure of a conventional resonant hot electron transistor. ; Figure 7 is a band diagram showing the band structure of a conventional tunnel transistor; Figure 8 is a band diagram showing the band structure of a conventional tunnel transistor; Band diagram corresponding to Figure 7 showing the operating state of the transistor: FIG. 9 is a band diagram showing the structure of a conventional planar tunnel transistor; FIG. 1O shows the structure of another improved conventional planar tunnel transistor. : Figure 11 shows the structure of a typical diode; Figure 12 shows the behavior of the diode in Figure 11; Figure 13 shows the structure of the transistor according to the first embodiment of the present invention. rA2 Figure 14 is a diagram showing the dielectric layer that forms the main part of the transistor in Figure 13: Figure 15 is a diagram showing an equivalent circuit of the dielectric layer of FIG. 14; FIG. 16 is a diagram showing an equivalent circuit of the dielectric layer of FIG. Diagram showing the band structure in the naive state: Figure 17 shows the band structure in the bias state corresponding to Figure 16. Figure 2 Figure 18 shows Figure 1. A diagram explaining the operation of the transistor in Figure 3; Figure 19 is used in the transistor in Figure 13. Graph showing the potential distribution in the dielectric layer: 20 is a diagram showing a modification of the transistor in FIG. 13; FIG. 21 is a diagram showing a modification of the transistor in FIG. 20. A graph showing the potential distribution in the dielectric layer; 22 is a diagram showing the structure of a transistor according to a second embodiment of the present invention; FIG. 23 is a diagram showing the structure of a transistor according to a second embodiment of the present invention; FIG. 24 is a diagram showing a modification of the transistor according to the third embodiment of the present invention; FIG. Figure 25 shows the resonance structure used in the transistor of Figure 24. Figure: Figure 26 shows another resonant structure used in the transistor of Figure 24: Figure 27 shows A diagram showing a transistor according to a fourth embodiment of the present invention: FIG. 28 is the transistor of FIG. 27. Figures showing modified examples of: Figures 29 to 31 show the band structure and operation of the transistor in Figure 27. Band diagram shown; 32 and 33 are band structures showing the band structure of the transistor according to the fifth embodiment of the present invention. De diagram; 34 and 35 show band structures of a transistor according to a sixth embodiment of the present invention. map; 36 is a diagram showing the structure of a transistor according to a seventh embodiment of the present invention: FIG. 37 and FIG. 38 is a band diagram showing the band structure and operation of the transistor in FIG. 36; 39 is a diagram showing the structure of a transistor according to an eighth embodiment of the present invention; FIG. 40 is a diagram showing the structure of a transistor according to an eighth embodiment of the present invention; A plan view showing the structure of the transistor No. 9; FIG. 41(A) and FIG. 41(B) are the same as FIG. Band diagram to explain the operating principle of transistor No. 9: Figure 42 is a graph showing the characteristics of the transistor in Figure 39; Figure 43 is a graph showing the characteristics of the transistor in Figure 39; Another diagram showing the operating characteristics of the transistor in Figure 39: 44(A) to 44(D) are diagrams showing the manufacturing process of the transistor of FIG. 39: 45 is a diagram showing the structure of a transistor according to the ninth embodiment of the present invention; FIG. 46 is a diagram showing the structure of a transistor according to the ninth embodiment of the present invention; 47 is a plan view showing the structure of the transistor of No. 5: FIG. FIG.

図４８は図４７のトランジスタを示す平面図：図４９及び図５０は図４５のトラ ンジスタの動作特性を示す図：図５１は図４７のトランジスタの動作特性を示す 図；図５２は図４５のトランジスタの動作特性を示す図：図５３は本発明の第十 三実施例によるトランジスタを示す平面図：図５４は図５５のトランジスタを示 す断面図；図５５及び図５６は図５３のトランジスタのバンド構造及び動作を示 すバンド図； 図５７は本発明の第十三実施例によるトランジスタを示す図：図５８は図５３の トランジスタの構造を示す平面図：図５９は本発明の第十三実施例によるトラン ジスタを示す図：図６０は図５９のトランジスタを示す平面図；図６１は本発明 の第十三実施例によるトランジスタの構造を示す図；図６２は本発明の第十三実 施例によるトランジスタを示す図；図６３は本発明の第十三実施例によるトラン ジスタを示す図；図６４は本発明の第十三実施例によるトランジスタを示す図： 図６５〜６７は図６４のトランジスタの動作を説明するためのバンド構造図。48 is a plan view showing the transistor shown in FIG. 47; FIGS. 49 and 50 are plan views showing the transistor shown in FIG. 45. Figure 51 shows the operating characteristics of the transistor in Figure 47. 52 is a diagram showing the operating characteristics of the transistor of FIG. 45; FIG. 53 is a diagram showing the operating characteristics of the transistor of the present invention. A plan view showing a transistor according to three embodiments: FIG. 54 shows the transistor of FIG. 55. 55 and 56 show the band structure and operation of the transistor in FIG. band diagram; 57 is a diagram showing a transistor according to a thirteenth embodiment of the present invention; FIG. 58 is a diagram showing a transistor according to a thirteenth embodiment of the present invention; A plan view showing the structure of a transistor: FIG. 59 is a plan view showing the structure of a transistor according to a thirteenth embodiment of the present invention. Figure 60 is a plan view showing the transistor of Figure 59; Figure 61 is a diagram showing the transistor of the present invention. Figure 62 shows the structure of a transistor according to the thirteenth embodiment of the present invention; A diagram showing a transistor according to an embodiment; FIG. 63 shows a transistor according to a thirteenth embodiment of the present invention. FIG. 64 is a diagram showing a transistor according to a thirteenth embodiment of the present invention: 65 to 67 are band structure diagrams for explaining the operation of the transistor in FIG. 64.

図６８は本発明の第十三実施例によるトランジスタを示す図；図６９は本発明の 第十三実施例によるトランジスタを示す図；図７０は本発明による第十三施例に よるトランジスタを示す図：図７１は本発明の第二子一実施例によるトランジス タを示す図；図７２は本発明の第二十三実施例によるトランジスタを示す図：図 ７３〜７５は本発明の第二十三実施例によるトランジスタを示す図： 図７６は本発明の第二十三実施例によるダイオードを示す図；図７７は図７６の ダイオードの動作を示すバンド図：図７８は実効バリア高さを誘電体層の誘電率 の関数として示す図二図７９は従来のダイオードにおける金属−半導体界面での 空乏層の形成を示す図； 図８０は本発明の第二十三実施例によるダイオードを示す図：図８１は本発明の 第二十三実施例によるダイオードを示す図：図８２は図７６のダイオードにおけ る電圧−電流の関係を示すグラフ： 図８３は本発明の第二十三実施例によるダイオードの構造を示す図：図８４は本 発明の第二十三実施例にょるダイオードの構造を示す図；図８５は本発明のダイ オードによって構成されたジョフソンＯＲゲートを示す回路図； 図８６は本発明によるダイオードにより構成されたジョセフソンＯＲゲートを示 す回路図： 図８７は本発明によるトランジスタをジョセフソン論理回路の出力の処理に適用 した場合の回路図である。FIG. 68 is a diagram showing a transistor according to a thirteenth embodiment of the present invention; FIG. 69 is a diagram showing a transistor according to a thirteenth embodiment of the present invention; A diagram showing a transistor according to a thirteenth embodiment; FIG. 70 is a diagram showing a transistor according to a thirteenth embodiment of the present invention. Figure 71 shows a transistor according to a second embodiment of the present invention. FIG. 72 is a diagram showing a transistor according to a twenty-third embodiment of the present invention. 73 to 75 are diagrams showing transistors according to a twenty-third embodiment of the present invention: FIG. 76 is a diagram showing a diode according to a twenty-third embodiment of the present invention; FIG. 77 is a diagram showing a diode according to a twenty-third embodiment of the present invention; A band diagram showing the operation of a diode: Figure 78 shows the effective barrier height as a function of the dielectric constant of the dielectric layer. Figure 2 shows the function of the metal-semiconductor interface in a conventional diode. Diagram showing the formation of a depletion layer; FIG. 80 is a diagram showing a diode according to the twenty-third embodiment of the present invention; FIG. 81 is a diagram showing a diode according to the twenty-third embodiment of the present invention. A diagram showing a diode according to the twenty-third embodiment: FIG. 82 is a diagram showing the diode of FIG. 76. Graph showing the voltage-current relationship: 83 is a diagram showing the structure of a diode according to the twenty-third embodiment of the present invention; FIG. 84 is a diagram showing the structure of a diode according to the twenty-third embodiment of the present invention; A diagram showing the structure of a diode according to the twenty-third embodiment of the invention; FIG. A circuit diagram showing a Joffson OR gate configured by an ord; FIG. 86 shows a Josephson OR gate constructed with diodes according to the present invention. Circuit diagram: FIG. 87 shows the application of the transistor according to the present invention to the processing of the output of a Josephson logic circuit. FIG.

発明を実施するための最良の形態 次に、本発明の原理を、本発明の第一実施例を構成するトンネルトランジスタを 示す図１３を参照しなから説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, the principle of the present invention will be explained using a tunnel transistor constituting a first embodiment of the present invention. This will be explained with reference to FIG. 13 shown in FIG.

図１３を参照するに、このトランジスタはもっとも基本的な構造を育し、導電性 エミッタ領域１０１と、導電性コレクタ領域１０２と、その間に設けられた層状 誘電構造体１００とよりなる。エミッタ領域１０１とコレクタ領域１０２とは、 ドープした半導体材料あるいは金属により形成しても良い。半導体材料をエミッ タ及びコレクタ領域１０１．１０２として使う場合には、十分に高い導電率を有 してさえいれば、ｐ盟及びｎ型のいずれの半導体材料でも良い。Referring to Figure 13, this transistor has the most basic structure and is conductive. An emitter region 101, a conductive collector region 102, and a layered structure provided therebetween. It consists of a dielectric structure 100. The emitter region 101 and the collector region 102 are It may also be formed from a doped semiconductor material or metal. Emit semiconductor materials When used as the collector and collector regions 101 and 102, it has a sufficiently high conductivity. Either p-type or n-type semiconductor material may be used as long as it has the same properties.

誘電構造体１００は順次積層された第一の誘電体層１０３と、第二の誘電体層１ ０４と、第三の誘電体層１０５とよりなり、誘電体層１０３はエミッタ領域１０ １に隣接して形成されるのに対し、誘電体層１０５はコレクタ領域１０５に隣接 して形成される。層１０４は、層１０３と層１０５との間に形成される。さらに 、エミッタ電極１０７がエミッタ領域１０１上に形成され、コレクタ電極１０９ がコレクタ領域１０２上に形成される。さらに、制御電ｆｆ１１０８が第二の誘 電体層１０４上に設けられる。The dielectric structure 100 includes a first dielectric layer 103 and a second dielectric layer 1 that are sequentially laminated. 04 and a third dielectric layer 105, the dielectric layer 103 is an emitter region 10. 1, whereas dielectric layer 105 is formed adjacent to collector region 105. It is formed by Layer 104 is formed between layer 103 and layer 105. moreover , an emitter electrode 107 is formed on the emitter region 101, and a collector electrode 109 is formed on the emitter region 101. is formed on the collector region 102. Furthermore, the control voltage ff1108 is It is provided on the electric layer 104.

図１４は誘電構造体１００を詳細に示す。FIG. 14 shows the dielectric structure 100 in detail.

図１４を参照するに、エミッタ領域１０１と接する誘電体層１０３は誘電率ε１ を有し、コレクタ領域１０２と接する誘電体層１０５は誘電率ε、を有し、さら に、層１０３と層１０５との間に介在する誘電体層１０４は誘電率ε、を有して おり、その際誘電率ε、は誘電率ε３．ε、のいずれよりも大きい（ε、）ε３ ．ε、）。Referring to FIG. 14, the dielectric layer 103 in contact with the emitter region 101 has a dielectric constant ε1 , the dielectric layer 105 in contact with the collector region 102 has a dielectric constant ε, and further The dielectric layer 104 interposed between the layer 103 and the layer 105 has a dielectric constant ε. In this case, the dielectric constant ε is the dielectric constant ε3. (ε,)ε3 greater than any of ε, ．． ε,).

図１５は誘電構造体１００の等価回路図を示す。この回路図よりわかる通り、ベ ース領域１０４内におけるポテンシャルは、制御電極１０８と誘電体層１０４と の間に形成される容量Ｃ８と、エミッタ領域１０１と誘電体層１０２，１０４と の間に形成される容量ＣＩと、コレクタ領域１０２と誘電体層１０４，１０５と の間に形成される容量Ｃ２とを介して生じる静電誘導により決定される。その際 、容量Ｃ８は誘電率ε。FIG. 15 shows an equivalent circuit diagram of the dielectric structure 100. As you can see from this circuit diagram, the base The potential within the base region 104 is between the control electrode 108 and the dielectric layer 104. A capacitance C8 formed between the emitter region 101 and the dielectric layers 102 and 104 Capacitance CI formed between collector region 102 and dielectric layers 104 and 105 It is determined by the electrostatic induction generated through the capacitance C2 formed between the two. that time , the capacitance C8 has a dielectric constant ε.

が最大であることに関連して、最大の容量値をとる。その結果、誘電構造体１０ ０内における電圧レベルは、主として制御電極１０８に印加される制御電圧によ り決定されることになる。The maximum capacitance value is taken in relation to the maximum value. As a result, the dielectric structure 10 The voltage level within 0 is mainly determined by the control voltage applied to the control electrode 108. It will be determined by

図１６は無バイアス状態における図１３のトランジスタのバンド構造を示す。こ の口には、図１３のトランジスタの各部の伝導帯の底が図示しである。すなわち 、この図はキャリアが電子よりなる場合を示している。FIG. 16 shows the band structure of the transistor of FIG. 13 in an unbiased state. child The bottom of the conduction band of each part of the transistor in FIG. 13 is illustrated at the beginning of the figure. i.e. , this figure shows the case where the carriers are composed of electrons.

この図かられかるように、第一の誘電体層１０２は大きなバンドギャップを有し 最大のポテンシャルバリアを形成する。一方、このポテンシャルバリアは、高さ こそ最大であっても厚さがキャリアのトンネリングを可能にするほど薄いため、 単独では層１０２を通過するキャリアを阻止できない。第二の誘電体層１０４と 第三の誘電体層１０５は、高さは低いがやはりポテンシャルバリアを形成する。As can be seen from this figure, the first dielectric layer 102 has a large band gap. Forms maximum potential barrier. On the other hand, this potential barrier has a height Even at its maximum thickness, it is thin enough to allow carrier tunneling. Alone cannot prevent carriers from passing through layer 102. a second dielectric layer 104; The third dielectric layer 105 also forms a potential barrier, albeit with a lower height.

その際、層１０４のバリア高さは層１０５のバリア高さよりも高くなっている。In this case, the barrier height of layer 104 is higher than that of layer 105.

無バイアス状態では、エミッタ領域１０１のフェルミレベルはコレクタ領域１０ ２のフェルミレベルと同一であるのに対し、１０３，１０４゜１０５の各層は、 フェルミレベルよりも高いポテンシャルバリアを形成する。すなわち、層状誘電 構造体１００は、全体として実効的なポテンシャルバリアとして作用し、エミッ タ１０１からコレクタ１０２へ流れるキャリアを阻止する。In the non-biased state, the Fermi level of the emitter region 101 is equal to that of the collector region 10. The Fermi level of 2 is the same, whereas each layer of 103, 104° and 105 is Forms a potential barrier higher than the Fermi level. That is, layered dielectric Structure 100 as a whole acts as an effective potential barrier and prevents emitters. This prevents carriers from flowing from the collector 101 to the collector 102.

図１７はトランジスタのバンド構造を、エミッタ領域ｌｏｔとコレクタ領域１０ ２との間に順方向バイアス電圧か印加された場合について示す。順方向バイアス を加えると、誘電率ε１．ε、か小さいため、誘電体層１０３及び１０５内にお いて、伝導帯に勾配が生じる。これにだいし、誘電体層１０４は大きな誘電率ε 、を有しているため、層１０４内の伝導帯は実質的に平坦になる。これは、層１ ０４内において、電場を誘起するようなポテンシャル勾配が、層１０４中に生じ る分極により緩和されるためである。図１７の状態ては、層１０４の伝導帯のレ ベルを、端子１０８に印加される制御電圧により、上下させることができる。そ こで、層１０４の伝導帯をエミッタ領域１０１のフェルミレベルより上のレベル に制御すると、誘電体層１０４はエミッタ領域１０１からコレクタ領域１０２へ 流れるキャリアの流れを、順方向バイアスが存在しても、阻止することができる 。一方、層１０４の伝導帯がエミッタ領域１０１のフェルミレベルよりも低いレ ベルに下がると、電子は誘電体層１０３をトンネリングしてエミッタ領域１０１ から誘電体層１０４の伝導帯へと流れる。層１０３を通過すると、電子は層１０ ４．１０５の伝導帯に沿って、コレクタ領域１０２に到達する。層１０５の伝導 帯に沿って移動している間に電子は電場により加速を受ける。Figure 17 shows the band structure of a transistor, emitter region lot and collector region 10. The case where a forward bias voltage is applied between 2 and 2 is shown. forward bias When adding, the dielectric constant ε1. Since ε is small, there is a This creates a gradient in the conduction band. On the other hand, the dielectric layer 104 has a large dielectric constant ε , the conduction band within layer 104 is substantially flat. This is layer 1 04, a potential gradient is created in the layer 104 that induces an electric field. This is because it is relaxed by the polarization that occurs. In the state of FIG. 17, the conduction band level of layer 104 is The bell can be raised or lowered by a control voltage applied to terminal 108. So Here, the conduction band of the layer 104 is set to a level above the Fermi level of the emitter region 101. When controlled, the dielectric layer 104 flows from the emitter region 101 to the collector region 102 The flow of flowing carriers can be blocked even in the presence of forward bias. . On the other hand, the conduction band of the layer 104 is at a level lower than the Fermi level of the emitter region 101. Once the electrons reach the emitter region 101, they tunnel through the dielectric layer 103 and reach the emitter region 101. to the conduction band of the dielectric layer 104. After passing through layer 103, the electrons pass through layer 10 The collector region 102 is reached along the conduction band of 4.105. Conduction of layer 105 While moving along the band, the electrons are accelerated by the electric field.

ホールをキャリアとした場合にも、同様な動作を得ることができる。A similar operation can be obtained when holes are used as carriers.

ホールをキャリアとした場合は、エミッタ領域及びコレクタ領域１０１゜１０２ として、ｐ型半導体を使用する。この場合は、図１６．１７のバンド構造図を上 下逆に読み、伝導帯を価電子帯とを入れ換えれば良い。When holes are used as carriers, the emitter region and collector region 101°102 As a p-type semiconductor, a p-type semiconductor is used. In this case, refer to the band structure diagram in Figure 16.17 above. Just read it backwards and swap the conduction band with the valence band.

本発明によるトランジスタは、層状誘電構造体１００中におけるポテンシャルレ ベルの静電誘導により制御される。すなわち、電流が構造体１００を通って制御 電極１０８へ流れることはない。このため、本発明のトランジスタでは、従来の バイポーラトランジスタで生じていたような、コレクタ電流の一部がベース電流 として流れてしまうような望ましくない現象が生じない。The transistor according to the invention has a potential level in the layered dielectric structure 100. Controlled by electrostatic induction of the bell. That is, the current is controlled through the structure 100. It does not flow to the electrode 108. Therefore, in the transistor of the present invention, compared to the conventional transistor, Part of the collector current becomes the base current, as occurs in bipolar transistors. This prevents undesirable phenomena such as water flow.

図・１８．１９は図１３のトランジスタの動作のより詳細な解析を示す。Figure 18.19 shows a more detailed analysis of the operation of the transistor of Figure 13.

これらの図に示したように、第一の誘電体層１０３と、第二の誘電体層１０４と 、第三の誘電体層１０５とは、それぞれ厚さｄ、、ｄｉ、ｄｉを有する。電子が エミッタ領域１０１からコレクタ領域１０２へ流れるようにトランジスタを動作 させる場合、エミッタ領域１０１を接地し、コレクタ領域１０２に正電圧を印加 する。また、正電圧を電極１０８に、制御電圧として印加する。As shown in these figures, a first dielectric layer 103, a second dielectric layer 104, , and the third dielectric layer 105 have thicknesses d, , di, and di, respectively. The electron The transistor is operated so that the flow flows from the emitter region 101 to the collector region 102. In this case, the emitter region 101 is grounded and a positive voltage is applied to the collector region 102. do. Further, a positive voltage is applied to the electrode 108 as a control voltage.

第二の誘電体層１０４の誘電率ε、か層１０３あるいは層１０５の誘電圧ε１． ε、よりも実質的に大きいため、層１０４中に生じる電束は層１０４中に閉じ込 められる。その結果、電束は層１０４中を、図１８に矢印で示すようにＸ方向に 深く侵入する。換言すれば、制御電極１０８の電圧レベルないしポテンシャルが 、誘電体層１０４中に深く侵入する。The dielectric constant ε of the second dielectric layer 104 or the dielectric voltage ε1 of the layer 103 or layer 105. Since ε is substantially larger than ε, the electric flux generated in layer 104 is confined within layer 104. I can't stand it. As a result, the electric flux flows through the layer 104 in the X direction as shown by the arrow in FIG. Penetrate deeply. In other words, if the voltage level or potential of the control electrode 108 is , penetrates deeply into the dielectric layer 104.

次に、図１８の構造について、誘電体層１０４内部へのポテンシャルの侵入の解 析を説明する。Next, regarding the structure of FIG. Explain the analysis.

マクスウェルの方程式から出発して、電気変位ベクトルＤの空間分布は次式で表 される。Starting from Maxwell's equations, the spatial distribution of the electric displacement vector D is expressed by the following equation: be done.

ここて、Ｅは電場ベクトルで、図１８の誘電構造体１００内における電荷密度分 布を表す。Here, E is an electric field vector, which corresponds to the charge density within the dielectric structure 100 in FIG. Represents cloth.

上の式は、図１８の構造に関しては、次ように展開される。The above equation is expanded as follows for the structure of FIG.

ｄＤ／ｄｃ＝−Ｖ−（ε＋　ｄｓ　＋ｄ＋　εｓ　）／ｄ＋　ｄｉ　ｄｓ＋Ｖｄ ・εｓ／ｄ−ｃＬ ｄＶ／ｄｘ＝−Ｄ／εｘ　”　ｄａ これらの式から、誘電体層１０４内におけるポテンシャルないし電圧分布Ｖが、 制御電極１０８からの距離Ｘの関数として次のように表される。dD/dc=-V-(ε+ds+d+εs)/d+dids+Vd ・εs/d−cL dV/dx=-D/εx　da From these equations, the potential or voltage distribution V within the dielectric layer 104 is It is expressed as a function of the distance X from the control electrode 108 as follows.

Ｖ　＝Ｖｏ　＋　（Ｖｂ　−■＋　）ｅｘｐ　（ｘ／ｘｏ　）ｖｏ　＝Ｖｃ　− ｄｌ　／ε＋　／　（ｄｔ　／ε＋　十ｄ２　／ｅｘ　）Ｘｏ　＝　［ｄｌ　ｄ ｔ　ｄ＊ε、／ｄ３ε、十ｄ、ε　］　Ｉ／ｌパラメータＶｄとＶｃは図１８に 定義されている。V = Vo + (Vb - ■ +) exp (x/xo) vo = Vc - dl / ε + / (dt / ε + 10 d2 / ex) Xo = [dl d t d*ε, /d3ε, 10d, ε] The I/l parameters Vd and Vc are shown in Figure 18. Defined.

パラメータｘ０は誘電体層１０４へのポテンシャルの侵入の特性長を表す。たと えば、ｄｌ　＝ｄｓ　＝１０ｎｍ、ｄｔ　＝５００ｎｍ、ε１＝ε１　、＝８、 ε、＝２０，０００の系においては、長さｘｏは２．５μｍの値をとる。The parameter x0 represents the characteristic length of potential penetration into the dielectric layer 104. and For example, dl = ds = 10 nm, dt = 500 nm, ε1 = ε1, = 8, In the system of ε,=20,000, the length xo takes a value of 2.5 μm.

このように、誘電体層１０４内におけるポテンシャルは電極１０８に印加された 電圧により制御される。図１９は誘電体層１０４内における電圧分布を示す。こ れにより、誘電構造体１００を介した、エミッタ領域ｌｏｔからコレクタ領域１ ０２へいたる電子の流れの制御が、図１６゜１７を参照して説明したように実現 される。In this way, the potential within dielectric layer 104 is applied to electrode 108. Controlled by voltage. FIG. 19 shows the voltage distribution within the dielectric layer 104. child As a result, from the emitter region lot to the collector region 1 via the dielectric structure 100, Control of the flow of electrons to 02 is achieved as explained with reference to Figures 16 and 17. be done.

図２０は図１３の変形例を示し、制１１１ｔｔｆ＋１０８ａ、１０８ｂが誘電体 層１０４の両側に形成されている。これに対応して、誘電体層１０４内の電圧は 次式で小される。FIG. 20 shows a modification of FIG. 13, where the control 111ttf+108a and 108b are dielectric Formed on both sides of layer 104. Correspondingly, the voltage within dielectric layer 104 is It is reduced by the following formula.

Ｖ””Ｖ＠　＋　（Ｖｂ　Ｖ＠　）　・ｃｏｓｈ　（ｘ／ｘｏ　）／ｃ　ｏ　ｓ 　ｈ　（Ｌ／２　ＸＯ） ここで、Ｌは電極１０８ａと電極１０８ｂとの間の距離を表す。上式により与え られる分布を図２１に示す。V””V@+ (Vb V@)・cosh (x/xo)/cos h (L/2 XO) Here, L represents the distance between the electrode 108a and the electrode 108b. Given by the above formula Figure 21 shows the distribution.

ここでもまた、層１０４内の電圧が、電極１０８ａ、１０８ｂに印加される制ｔ ａｏｉ圧により制御されることかわかる。制御電流は流れない。Again, the voltage in layer 104 is controlled by the voltage applied to electrodes 108a, 108b. It can be seen that it is controlled by the Aoi pressure. No control current flows.

次に、本発明の第二実施例を、図２２を参照しながら説明する。Next, a second embodiment of the present invention will be described with reference to FIG. 22.

図２２を参照するに、本発明の電子素子は、酸化シリコンやサファイア等の絶縁 基板２１０上に、約５０００人の厚さに金をスパッタして形成したコレクタ層２ １２を有するトランジスタである。コレクタ層２１２上には、酸化亜鉛（ＺｎＯ ）層２１６が、図１３の層１０５に対応する第三の誘電体層として、スパッタに より約２０００人の厚さに形成される。さらに、層１０４に対応する第二の誘電 体層として、チタン酸ストロチウム（ＳｒＴｉＯ＊）層２１４が、酸化亜鉛層１ ２３上に、約５００人の厚さでスパッタにより形成され、層２１４上に酸化シリ コン（ＳｉＯ＝）層１２５が層２１４上に層１０３に対応する第一の誘電体層と して、スパッタリングにより約５０人の厚さに形成される。その際、層２１４〜 ２１６が層状誘電構造体１００を形成する。最後に、第一の誘電体層２１５上に 、金よりなるエミツタ層２１１が厚さ５０００人にスパッタにより形成される。Referring to FIG. 22, the electronic device of the present invention is made of insulating material such as silicon oxide or sapphire. A collector layer 2 is formed on the substrate 210 by sputtering gold to a thickness of approximately 5000 nm. 12. Zinc oxide (ZnO ) layer 216 is sputtered as a third dielectric layer corresponding to layer 105 in FIG. It is formed to a thickness of about 2,000 people. Additionally, a second dielectric layer corresponding to layer 104 As a body layer, a strotium titanate (SrTiO*) layer 214 is formed on the zinc oxide layer 1. 23 to a thickness of approximately 500 nm, and a silicon oxide layer is formed on layer 214 by sputtering to a thickness of approximately 500 nm. A silicon (SiO=) layer 125 is formed on layer 214 as a first dielectric layer corresponding to layer 103. Then, it is formed by sputtering to a thickness of about 50 mm. At that time, layers 214~ 216 forms layered dielectric structure 100. Finally, on the first dielectric layer 215 , an emitter layer 211 made of gold is formed by sputtering to a thickness of 5,000 mm.

酸化シリコンは約８ｍｅＶの大きなエネルギーギャップを有し、図１６に示した 高いポテンシャルバリアを形成する。一方、この物質の比誘電率は小さく、約８ 程度である。これに対して、層２１４を形成するチタン酸ストロンチウムは、室 温で比誘電率が２００〜３００ある。７７に程度の低温環境下では、比誘電率は ２０００〜３０００に増加する。Silicon oxide has a large energy gap of about 8 meV, as shown in Figure 16. Forms a high potential barrier. On the other hand, the dielectric constant of this material is small, about 8 That's about it. In contrast, the strontium titanate forming layer 214 is It has a dielectric constant of 200 to 300 at high temperatures. In a low temperature environment of about 77°C, the dielectric constant is Increase to 2000-3000.

さらに、ＩＯＫ程度の極低温環境下では、５ｒＴｉＯｔの比誘電率は約２０．０ ００に増大する。一方、チタン酸ストロンチウムのバンドギャップは酸化シリコ ンに比べて小さく、約３．３ｍｅＶである。ＺｎＯは約３ｅＶの狭いバンドギャ ップと約ｌθ程度の比誘電率を育する誘電体材料である。Furthermore, in an extremely low temperature environment around IOK, the dielectric constant of 5rTiOt is approximately 20.0. Increases to 00. On the other hand, the band gap of strontium titanate is similar to that of silicon oxide. It is approximately 3.3 meV, which is smaller than that of the average current. ZnO has a narrow band gap of about 3 eV. It is a dielectric material that has a relative dielectric constant of approximately lθ with respect to the drop.

図２２の構造では、コレクタ層２１２は層状構造体１００を越えて横方向に延在 しており、リードかコレクタ層２１２の露出面に、コレクタ電極１０９として接 続される。さらに、酸化シリコン層２１１は、横方向のサイズがその下の第二の 誘電体層２１４よりも小さく、その上面に露出部分が形成される。この露出部分 には、金の制御電極２１７ａ、２１７ｂが、層２１５の両側に対応して約５００ ０人の厚さに堆積され、リードが接続されて制御電極１０８を形成する。誘電体 層２１５の横方向寸法は、ふたつの制御電極２１７ａ、２１７ｂの間の間隔が２ μ以下になるように小さく設定される。さらに、エミツタ層２１１の上面にはエ ミッタ電極１０７となるリードが接続される。この構成においては、図２０に示 すようにエミッタ電極とコレクタ電極との間に順方向バイアスを加えた場合、エ ミッタ電流を、制御電極１０８に印加した制御電圧によって制御できる。In the structure of FIG. 22, collector layer 212 extends laterally beyond layered structure 100. The lead is connected to the exposed surface of the collector layer 212 as the collector electrode 109. Continued. Furthermore, the silicon oxide layer 211 has a lateral size that is smaller than that of the second layer below it. An exposed portion is formed on the top surface of the dielectric layer 214, which is smaller than the dielectric layer 214. This exposed part , gold control electrodes 217a, 217b are placed on each side of layer 215, corresponding to approximately 500 mm. The electrodes are deposited to a thickness of 0.05 mm and the leads are connected to form the control electrodes 108. dielectric The lateral dimension of the layer 215 is such that the spacing between the two control electrodes 217a, 217b is 2. It is set small so that it is less than μ. Furthermore, the upper surface of the emitter layer 211 is A lead serving as a transmitter electrode 107 is connected. In this configuration, the When a forward bias is applied between the emitter and collector electrodes, the emitter The transmitter current can be controlled by a control voltage applied to control electrode 108.

図２２の構造において、エミツタ層２１１とコレクタ層２１２とは必ずしも半導 体材料である必要はない。事実、前記の例でもこれらの部分は低抵抗金属である 金により形成されていた。トランジスタの速度をさらに増加させるためには、エ ミッタ及びコレクタの抵抗をさらに下げるべく、これらの部分に超伝導体を使用 するのが良い。In the structure of FIG. 22, the emitter layer 211 and the collector layer 212 are not necessarily semiconductor layers. It doesn't have to be body material. In fact, even in the example above, these parts are low resistance metals. It was made of gold. To further increase the speed of the transistor, In order to further reduce the resistance of the transmitter and collector, superconductors are used in these parts. It's good to do that.

例えば、エミツタ層２１１及びコレクタ層２１２にＹＢａｔ　Ｃｕｔ　Ｏｌ等の 高温超伝導体を使うことが可能である。これような酸化物系の超伝導体を使う場 合には、これらの電極と接する部分の材料を選択する必要がある。例えば、誘電 体層２１５としてＭｇＯを使い誘電体層２１６としてＰｒＢａｔ　Ｃｕｔ　Ｏ□ を使うこともできる。層２１４としては、Ｓ　ｒ　Ｔ　ｉ　Ｏ！が問題なく使用 できる。For example, the emitter layer 211 and the collector layer 212 are made of YBat Cut Ol or the like. It is possible to use high temperature superconductors. When using such oxide-based superconductors, In this case, it is necessary to select materials for the parts that come into contact with these electrodes. For example, dielectric MgO is used as the body layer 215, and PrBat Cut O□ is used as the dielectric layer 216. You can also use As the layer 214, SrTiO! can be used without problems can.

誘電体層２１４の材料は、低温でしか大きな誘電率を示さない５ｒＴｉＯ１に限 定されるものでは勿論なく、例えば層２１４としてＫＴ　ａ　Ｉ−、ＮｂヨＯ３ を使うこともできる。組成Ｘの値を約０．０５に設定すると、この材料は７０に で約３０，０００の比誘電率を示す。この材料は、液体窒素温度で超伝導を示す 酸化物超伝導電極を使うトランジスタに適している。誘電体層２１４の別の材料 として、チタン、錫、ジルコニウム、ニオブあるいはタンタル等の酸化物、例え ば酸化チタン（ＴｉＯｌ）、種々のチタン酸塩、Ｂａ５ｎＯ酸等の錫酸塩、Ｂａ Ｚｒ０酸等のジルコン酸塩、ＬｉＮｂＯ５等のニオブ酸塩、及びＬｉＴａＯ５等 のタンタル酸塩が可能である。あるいは、これらの化合物を最適組成に混合して 、誘電率が最大になる温度を調整することもできる。例えば、ＢａＴ　ｉ　Ｏｓ のキュリ一温度（ＴＯ＃１４０℃）を、５ｒＴｉＯｓ、Ｃａ５ｎｏｓ　、Ｂａ５ ｎＯｓ　、ＢａＺｒＯｓなどを混合することにより下げることができる。The material of the dielectric layer 214 is limited to 5rTiO1, which exhibits a large dielectric constant only at low temperatures. Of course, the layer 214 is not limited to KT a I-, Nb and O3. You can also use Setting the value of composition X to approximately 0.05, this material It has a dielectric constant of about 30,000. This material exhibits superconductivity at liquid nitrogen temperatures Suitable for transistors using oxide superconducting electrodes. Alternative materials for dielectric layer 214 Oxides such as titanium, tin, zirconium, niobium or tantalum, e.g. titanium oxide (TiOl), various titanates, stannate such as Ba5nO acid, Ba Zirconate salts such as Zr0 acid, niobate salts such as LiNbO5, and LiTaO5 etc. of tantalates are possible. Alternatively, these compounds can be mixed into an optimal composition. , it is also possible to adjust the temperature at which the dielectric constant is maximized. For example, BaT i Os Curie temperature (TO#140℃) of 5rTiOs, Ca5nos, Ba5 It can be lowered by mixing nOs, BaZrOs, etc.

誘電体層２１５，２１６の材料として、種々の半導体材料を使うこともできる。Various semiconductor materials can also be used as the material for the dielectric layers 215 and 216.

かかる半導体材料には、■族の半導体材料、■−Ｖ族半導体材料、Ｉｔ−ＶＩ族 半導体材料が含まれる。一般に、半導体は小さなバンドギャップを有し、誘電体 層２１６として適している。Such semiconductor materials include group ■ semiconductor materials, ■-V group semiconductor materials, and It-VI group semiconductor materials. Contains semiconductor materials. In general, semiconductors have small band gaps and dielectrics Suitable as layer 216.

図２３は図２２の構造の変形例を示す。図中、図２２の構造に対応する部分は同 一の符合で表し、説明を省略する。FIG. 23 shows a modification of the structure of FIG. 22. In the figure, parts corresponding to the structure in Figure 22 are the same. It is expressed by a symbol of 1, and the explanation is omitted.

本変形例では、誘電構造体＋００の側壁が誘電体層２１４及び誘電体層２１５に 対応した部分で斜めにエツチングされており、これにより電極２１７ａと電極２ １７ｂとの間の距離がさらに減少し、誘電体層１２４ないにおけるポテンシャル の制御をより効果的に行うことが可能になる。かかる傾斜面を有する構造は、フ ォトレジストマスクを形成し、ＣＦ４と酸素をエツチングガスとして使ってドラ イエツチングを行うことにより形成できる。その際、フォトレジストはエツチン グの進行に従って酸化され、それにともなって、フォトレジストの側縁が側方に 変位する。このような、エツチングの進行とともに生じるマスクパターン変化に より、所望の傾斜面が得られる。In this modification, the sidewalls of the dielectric structure +00 are connected to the dielectric layer 214 and the dielectric layer 215. The corresponding parts are diagonally etched, which allows electrode 217a and electrode 2 17b further decreases, and the potential at the dielectric layer 124 decreases. This makes it possible to control more effectively. A structure with such an inclined surface is Form a photoresist mask and dry it using CF4 and oxygen as etching gas. It can be formed by etching. At that time, the photoresist The side edges of the photoresist are oxidized as the printing progresses, causing the side edges of the photoresist to move laterally. Displace. This kind of mask pattern change that occurs as etching progresses As a result, a desired inclined surface can be obtained.

第−及び第二実施例のトランジスタでは、従来のバイポーラトランジスタで生じ ていたようなベース抵抗による素子特性の劣化は生じない。In the transistors of the first and second embodiments, the problem that occurs in conventional bipolar transistors is The deterioration of device characteristics due to base resistance does not occur, as was previously the case.

また、ベースのかわりに誘電体層を使用することにより、バンチスルーの問題も 生じない。このため、パンチスルー現象を制約されることなく素子寸法を減少さ せることができ、素子の速度を最大化できる。また、このようなサイズの減少は 寄生容量を減少させるのにも有効である。Also, by using a dielectric layer instead of the base, the problem of bunch-through is also avoided. Does not occur. Therefore, the device size can be reduced without restricting the punch-through phenomenon. The speed of the device can be maximized. Also, such size reduction is It is also effective in reducing parasitic capacitance.

図２４は本発明の第三実施例によるトランジスタを示す。図中、図２２の構造に 対応する部分には同一符合を付し、説明を省略する。FIG. 24 shows a transistor according to a third embodiment of the invention. In the figure, the structure of Figure 22 Corresponding parts are given the same reference numerals and their explanations will be omitted.

本実施例では共鳴構造２１９が第一の誘電体層２１５中に形成される。In this example, a resonant structure 219 is formed in the first dielectric layer 215.

かかる共鳴構造は、図２５に示すように誘電体層２１５中に深い不純物準位を導 入することにより、あるいは図２６に示すように誘電体層２１５中に量子井戸構 造を形成することにより形成できる。図２５の構造では、層２１５を形成する酸 化シリコン層中に、金をイオン注入により、１０　”ｃｍ””以上の濃度レベル で導入すればよい。一方、図２６の構造では、一対の酸化シリコン層の間に、厚 さが実質的に１０００人より小さいシリコンあるいはＧａＡｓの薄層が挿入され る。かかる共鳴構造２１９を層２１５中に形成することにより、従来の構成では 得られなかった非線形特性を得ることができる。Such a resonant structure induces a deep impurity level in the dielectric layer 215 as shown in FIG. Alternatively, as shown in FIG. It can be formed by forming a structure. In the structure of FIG. 25, the acid forming layer 215 is Gold is ion-implanted into the silicon layer to achieve a concentration level of 10 cm or more. You can install it with On the other hand, in the structure of FIG. 26, there is a thick layer between the pair of silicon oxide layers. A thin layer of silicon or GaAs with a diameter of substantially less than 1000 is inserted. Ru. By forming such a resonant structure 219 in layer 215, conventional configurations It is possible to obtain nonlinear characteristics that were previously unavailable.

次に、本発明の第四実施例を図２７を参照しながら説明する。図２７において、 図２２に対応する部分には同一の符合を付し、説明を省略する。Next, a fourth embodiment of the present invention will be described with reference to FIG. 27. In FIG. 27, Portions corresponding to those in FIG. 22 are given the same reference numerals, and explanations thereof will be omitted.

図２７の構造は誘電構造体１００の代わりに層状誘電構造体３００を使用する。The structure of FIG. 27 uses a layered dielectric structure 300 in place of dielectric structure 100. The structure of FIG.

構造３００はエミッタ領域２１１に接する第一の誘電体層３１５と、コレクタ領 域３１６に接する第三の誘電体層３１６と、層３１５及び３１６の間に設けられ た第二の誘電体層３１４とよりなる。図２２の構造と同じく、第一の層３１５は 第一の誘電率ε、を、第二の層３１４は第二の誘電率ε、を、第三の層３１６は 第三の誘電率ε３を有し、誘電率ε、は誘電率ε１．と、よりも実質的に大きい 。このため、層状誘電構造体３００中のポテンシャルレベルは制御電極２１７ａ 、２１７ｂに印加される制御電圧によって制御される。層３１５，３１６に酸化 シリコンを使った場合、ε１およびε、の値は８である。一方、層３１４にＳ　 ｒ　Ｔ　ｉ　Ｏｚを使った場合には、誘電率ε、の値は約２０，０００となる。Structure 300 includes a first dielectric layer 315 in contact with emitter region 211 and a collector region. A third dielectric layer 316 in contact with the region 316 and a third dielectric layer 316 provided between the layers 315 and 316. and a second dielectric layer 314. Similar to the structure of FIG. 22, the first layer 315 is The first layer 314 has a second dielectric constant ε, and the third layer 316 has a dielectric constant ε. It has a third dielectric constant ε3, and the dielectric constant ε is a dielectric constant ε1. and substantially larger than . Therefore, the potential level in the layered dielectric structure 300 is lower than that of the control electrode 217a. , 217b. Oxidation to layers 315 and 316 When silicon is used, the values of ε1 and ε are 8. On the other hand, S in the layer 314 When r　T　i　Oz is used, the value of the dielectric constant ε is approximately 20,000.

層３１５と３１６の厚さは約１０ｎｍであるのに対し、層３１４の厚さは約５０ ０ｎｍとなる。The thickness of layers 315 and 316 is approximately 10 nm, while the thickness of layer 314 is approximately 50 nm. It becomes 0 nm.

図２９は制１Ｉ１１ＩＬ圧を加えない場合の層状誘電構造体３００のバンド構造 を示す。この図に示すように、構造３００中において第二の誘電体層３１４は最 大のポテンシャルバリアを形成し、制御電極２１７ａ、２１７ｂに印加された制 御電圧に応じてエミツタ層２１１からコレクタ層２１２に向かう電子の流れを制 御する。FIG. 29 shows the band structure of the layered dielectric structure 300 when no pressure is applied. shows. As shown in this figure, the second dielectric layer 314 is the first layer in the structure 300. A large potential barrier is formed, and the control applied to the control electrodes 217a, 217b Controls the flow of electrons from the emitter layer 211 to the collector layer 212 according to the control voltage. control

図３０は制御電極２１７ａ、２１７ｂに大きな負電圧が印加された場合の図２９ に対応するバンド構造図である。この場合、誘電体層３１４のポテンシャルバリ アは、分極の結果層３１４に誘起された負電荷により、上昇する。層３１４への 制ｉｔ圧の侵入は、すでに第一実施例に関連して説明した。FIG. 30 is a diagram 29 when a large negative voltage is applied to the control electrodes 217a and 217b. FIG. 2 is a band structure diagram corresponding to FIG. In this case, the potential barrier of the dielectric layer 314 A increases due to negative charges induced in layer 314 as a result of polarization. to layer 314 The intrusion of the IT pressure has already been explained in connection with the first embodiment.

一方、図３１は正の制ｉＩＩ！圧か印加された場合を示し、この場合は層３１４ のポテンシャルバリアは低下し、層２１１と２１２との間に適当な駆動電圧を印 加さえすれば電子はエミツタ層２１１からコレクタ層２１２へ、層３１４〜３１ ６の伝導帯に沿って流れることができる。すなわち、図２７の素子はトランジス タとして動作する。On the other hand, FIG. 31 shows the positive control iii! pressure is applied, in this case layer 314 The potential barrier of As long as the electrons are 6 conduction band. In other words, the element in FIG. 27 is a transistor. It operates as a data controller.

図２９のバンド構造は様々な材料の組み合わせで実現できる。例えば、層３１４ を形成する５ｒＴｉＯｓに組み合わせて、層３１５，３１６としてＺｎＯを使用 することができる。あるいは、層３１５，３１６としてシリコンを使い、これら の層におけるバリア高さを減らしても良い。The band structure shown in FIG. 29 can be realized by combining various materials. For example, layer 314 ZnO is used as layers 315, 316 in combination with 5rTiOs to form can do. Alternatively, use silicon for layers 315 and 316 and The barrier height in the layer may be reduced.

さらに、第二実施例の場合と同様に、エミッタ及びコレクタ層２１１゜２１２と して超伝導体を使っても良い。電子の流れは伝導帯に沿って生じるため、本実施 例では層３１４，３１５，３１６の厚さは重要ではない。Furthermore, as in the case of the second embodiment, the emitter and collector layers 211 and 212 are It is also possible to use a superconductor. Since the flow of electrons occurs along the conduction band, this implementation In the example, the thickness of layers 314, 315, 316 is not critical.

図２８は図２３の構造に対応する図２７の構造の変形例を示す。すなわち、本実 施例のトランジスタは、構造体３００の誘電体層３１４．３１５に対応する部分 で斜面を有する。本発明の構成と動作は前記の説明から明らかであるので、説明 を省略する。FIG. 28 shows a modification of the structure of FIG. 27 corresponding to the structure of FIG. 23. In other words, the true truth The example transistor has a portion corresponding to the dielectric layers 314 and 315 of the structure 300. and has a slope. Since the structure and operation of the present invention are clear from the foregoing description, omitted.

次に、本発明の第五実施例を説明する。本実施例もまたトンネルトランジスタで あり、図２２の構造と実質的に同じ構造を育する。そこで、構造の説明は省略す る。本実施例においてもまた、誘電体層３１４は非常に大きな誘電率を存し、制 御電極に印加された制御電圧に応じて内部のポテンシャルレベルを制御する。図 ３２のバンド構造を参照するに、本発明はトンネルバリアを形成する誘電体層状 構造体３００を有する。Next, a fifth embodiment of the present invention will be described. This example also uses a tunnel transistor. 22, and grows a structure substantially the same as that of FIG. Therefore, the explanation of the structure is omitted. Ru. Also in this embodiment, the dielectric layer 314 has a very large dielectric constant, and The internal potential level is controlled according to the control voltage applied to the control electrode. figure With reference to the band structure of No. 32, the present invention provides a dielectric layered structure forming a tunnel barrier. It has a structure 300.

この目的のため、層３１４，３１５．３１６の各々は図２９の対応する構造体３ ００に比べると薄く形成されている。すなわち、Ｚｎ０層３１５．３１６は２０ 人の厚さを有し層３１４は約６０人の厚さを有する。To this end, each of the layers 314, 315, 316 has a corresponding structure 3 of FIG. It is formed thinner than 00. That is, the Zn0 layer 315.316 is 20 Layer 314 has a thickness of about 60 people.

先の実施例と同じく、層３１４は５ｒＴｉＯｓより形成される。As in the previous embodiment, layer 314 is formed from 5rTiOs.

本実施例においては、相対的なバリア高さは重要でなく、層状誘電構遺体３００ は図３３に示すような誘電体層３１５．３１６のバリア高さが層３１４のバリア 高さよりも高いバンド構造を有しても良い。In this example, the relative barrier heights are not important; the layered dielectric structure 300 As shown in FIG. It may have a band structure that is higher than the height.

制御ゲート２１７ａ、２１７ｂに負電圧を如何すると層３１４中に負電荷が誘起 され、層３１４〜３１６の伝導帯により形成される構造体３００中のエネルギー バリアが上昇する。その結果、構造体３００中を流れる電子のトンネル確率が減 少し、電流が遮断される。When a negative voltage is applied to the control gates 217a and 217b, negative charges are induced in the layer 314. and the energy in structure 300 formed by the conduction bands of layers 314-316. Barrier rises. As a result, the tunneling probability of electrons flowing through the structure 300 is reduced. The current will be cut off for a while.

図３５の場合には負電圧が印加されており、構造体３００中におけるバリアの高 さが下がり、その結果電子のトンネル確率は増加する。これにより、電子はエミ ツタ層２１１からコレクタ層２１２に流れる。すなわち、本実施例は、垂直型の 構造を有し導電性が制御電極２１７ａ、２１７ｂに印加される制ａｉｏｔ圧によ り制御されるトンネルトランジスタを提供する。In the case of FIG. 35, a negative voltage is applied, and the barrier height in the structure 300 is high. As a result, the probability of electron tunneling increases. This causes electrons to emit It flows from the ivy layer 211 to the collector layer 212. In other words, this embodiment uses a vertical type The conductivity is determined by the control pressure applied to the control electrodes 217a and 217b. Provided is a tunnel transistor that is controlled by

本実施例においても、エミツタ層２１１及びコレクタ層２１２に超伝導体を使用 することにより、時定数が減少して動作速度が向上する。Also in this example, superconductors are used for the emitter layer 211 and the collector layer 212. By doing so, the time constant is reduced and the operating speed is improved.

図３６は本発明の第七実施例を示す。図３６において、図２２の構造と同一構成 の部分には同一の符合を付し、説明を省略する。FIG. 36 shows a seventh embodiment of the present invention. In FIG. 36, the same configuration as the structure in FIG. The same reference numerals are given to the parts, and the explanation will be omitted.

本実施例では、共鳴構造３１９が第二の誘電体層３１４中に形成される。かかる 共鳴構造は層３１４の中央レベル付近において約５％のＳｒ電子をＮｂ原子で置 換することにより形成できる。その際、Ｎｂ原子の層は層３１４の上面と下面の 間に、層３１４に対して平行に形成される。In this example, a resonant structure 319 is formed in the second dielectric layer 314. It takes The resonant structure has approximately 5% of Sr electrons replaced by Nb atoms near the center level of layer 314. It can be formed by exchanging. At that time, a layer of Nb atoms is formed on the upper and lower surfaces of the layer 314. In between, it is formed parallel to layer 314.

Ｎｂ原子はイオン注入によりおこなえばよい。Nb atoms may be introduced by ion implantation.

Ｓｒ原子の席を置換するＮｂ原子はドナーとして作用し、図３７に示すように深 いドナーレベルを形成する。そこで、この深いドナーレベルに一致したエネルギ ーを有する電子は誘電構造体３００を選択的に通過する。バイアス状態に対応し た図３８を参照するに、深いドナーレベル３１５がエミツタ層２１１から注入さ れた電子のエネルギーレベルに実質的に一致すると、エミッタとコレクタの間に 大きな電流が流れる。この共鳴状態は、制御電圧はエミッターコレクタ間電圧の 種々の組み合わせに対応して生じる。このような性質を有する共鳴トンネルトラ ンジスタは一般に強い非線形性を有し、通常のトンネルトランジスタよりも優れ た感度を存する。The Nb atom replacing the Sr atom serves as a donor, and as shown in Figure 37, the Nb atom replaces the Sr atom. Creates a high donor level. Therefore, the energy that matches this deep donor level is Electrons having - selectively pass through the dielectric structure 300. corresponds to the bias state Referring to FIG. 38, a deep donor level 315 is implanted from emitter layer 211. between the emitter and the collector, substantially matching the energy level of the electrons A large current flows. In this resonance state, the control voltage is equal to the emitter-collector voltage. Occurs in response to various combinations. A resonant tunnel tractor with such properties transistors generally have strong nonlinearity and are superior to ordinary tunnel transistors. It has a certain sensitivity.

次に、本発明の第八実施例を図３９及び４０を参照しながら説明する。Next, an eighth embodiment of the present invention will be described with reference to FIGS. 39 and 40.

ここで、図３９は断面図であり、図４０は平面図である。Here, FIG. 39 is a cross-sectional view, and FIG. 40 is a plan view.

図３９を参照するに、本発明の素子はプレーナートンネルトランジスタであり、 Ｓ　ｒ　Ｔ　ｉ　Ｏｓのような大きな誘電率を有する誘電体材料よりなる基板４ ０１を有する。基板はたとえば厚さが約５００μｍで（１００）面を有する５ｒ ＴｉＯｓの板であっても良い。Referring to FIG. 39, the device of the present invention is a planar tunnel transistor, A substrate 4 made of a dielectric material having a large dielectric constant such as SrTiOs 01. The substrate is, for example, 5r with a thickness of about 500 μm and a (100) plane. It may also be a TiOs plate.

誘電体基板４０１上には、超伝導エミッタ領域４０２と超伝導コレクタ領域４０ ３とが形成される。これらの領域は、いずれもＹＢａｔ　Ｃｕ０７−８等の高温 超伝導体により形成される。さらに、５ｒＴｉＯｓ基板４０１の裏面には制御電 極４０６が形成される。この制御電極は、単にリード線を基板４０１に接続する 銀ペーストであっても良い。超伝導エミッタ及びコレクタ領域４０２，４０３は ＢａＦｇよりなる絶縁層４０７により覆われ、エミッタ領域４０２及びコレクタ 領域４０３に対応して層４０７上にニオブ超伝導を極４０８あるいは４０９が形 成される。On the dielectric substrate 401 are a superconducting emitter region 402 and a superconducting collector region 40. 3 is formed. These regions are all high-temperature materials such as YBat Cu07-8. Made of superconductor. Furthermore, a control voltage is provided on the back side of the 5rTiOs substrate 401. A pole 406 is formed. This control electrode simply connects the lead wire to the substrate 401. It may also be silver paste. The superconducting emitter and collector regions 402 and 403 are The emitter region 402 and the collector are covered with an insulating layer 407 made of BaFg. A niobium superconducting pole 408 or 409 is formed on the layer 407 corresponding to the region 403. will be accomplished.

電極４０８はその下のエミッタ領域４０２の金層４０５に、絶縁層４０７に形成 されたコンタクトホールを介して接触し、電極４０９はその下のコレクタ領域４ ０３の金層４０５に、絶縁層４０７中に形成されたコンタクトホールを介して接 触する。An electrode 408 is formed on the gold layer 405 of the emitter region 402 below and on the insulating layer 407. The electrode 409 contacts the collector region 4 therebelow through the contact hole formed in the contact hole. 03 through a contact hole formed in the insulating layer 407. touch

平面図では、エミッタ領域４０２とコレクタ領域４０３は、図４０に示すように ２０Ｘ４０μｍの矩形形状を有し、２〜４μｍの間隔を隔てて形成されている。In the plan view, the emitter region 402 and collector region 403 are arranged as shown in FIG. It has a rectangular shape of 20×40 μm and is formed at intervals of 2 to 4 μm.

エミッタ及びコレクタ領域４０２．４０３は４０〜１１００ｎの厚さを育し、各 領域の上面には金膜４０４．４０５が厚さ５０ｎｍで形成されている。The emitter and collector regions 402, 403 grow a thickness of 40-1100n, each Gold films 404 and 405 with a thickness of 50 nm are formed on the upper surface of the region.

この構造においては、エミッタ領域４０２と基板４０１との間、及びコレクタ領 域４０３と基板４０１との間の各々に、層４０２ａ及び層４０３ａがそれぞれ形 成されており、層４０２ａ及び層４０３ａは基板４０１の誘電率とは異なった誘 電率を育している。この場合、図４１（Ａ）のバンド図に示すように、番４０１ は基板４０１層４０２ａ及び４０２ｂとともに、エミッタ領域４０２とコレクタ 領域４０３との間においてポテンシャルバリアを形成する。その際、バリア高さ は、基板４０１の裏面の制御電ｆｉ＋４０６に印加された制御電圧により制御さ れる。基板４０１を形成する材料が大きな誘電率を有しているため、制御電極４ ０６に加わる制御電圧が、さきに説明した実施例の場合と同様に、バリア高さを 制御する。そこで、基板４０１内の伝導帯のレベルに対応するバリア高さを、制 御電極４０６に印加した制御電圧により、エミッタ領域４０２内の電子のレベル よりも低くすると、電子の通過に対する障害物が消滅し、図４１（Ｂ）のバンド 図に示したように領域４０２と４０３との間に適当な駆動電圧が印加されると、 電子はエミッタ領域４０２からコレクタ領域４０３へと流れ始める。In this structure, between the emitter region 402 and the substrate 401 and the collector region A layer 402a and a layer 403a are formed between the region 403 and the substrate 401, respectively. The layer 402a and the layer 403a have a dielectric constant different from that of the substrate 401. Cultivating electric power. In this case, as shown in the band diagram of FIG. along with the substrate 401 layers 402a and 402b, the emitter region 402 and the collector A potential barrier is formed between the region 403 and the region 403. At that time, the barrier height is controlled by a control voltage applied to the control voltage fi+406 on the back side of the substrate 401. It will be done. Since the material forming the substrate 401 has a large dielectric constant, the control electrode 4 The control voltage applied to 06 controls the barrier height as in the previously described embodiment. Control. Therefore, the barrier height corresponding to the level of the conduction band in the substrate 401 is controlled. The control voltage applied to the control electrode 406 changes the level of electrons in the emitter region 402. If it is lower than , the obstacles to the passage of electrons disappear, and the band When a suitable driving voltage is applied between regions 402 and 403 as shown in the figure, Electrons begin to flow from emitter region 402 to collector region 403.

図４２及び４３は、コレクタ領域４０２とエミッタ領域４０３との間に流れるコ レクタ電流Ｉｃと、領域４０２と４０３の間に印加された駆動電圧との関係を、 制！ｌｌｔ極４０６に加えられる制御電圧ｖ、、の種々の値について示したもの である。ここで、電圧Ｖａｔは、エミッタ領域４０３のエミッタ電圧を基準にし て測っている。図４１は、エミッタ領域４０２とコレクタ領域４０３との間隔を ２μｍとした場合の結果である。FIGS. 42 and 43 show the flow of the current between the collector region 402 and the emitter region 403. The relationship between the rector current Ic and the drive voltage applied between regions 402 and 403 is expressed as follows: Control! For various values of the control voltage v, applied to the llt pole 406, It is. Here, the voltage Vat is based on the emitter voltage of the emitter region 403. I'm measuring it. FIG. 41 shows the distance between the emitter region 402 and the collector region 403. These are the results when the thickness was 2 μm.

これに対し、図４２はエミッタ領域４０２とコレクタ領域４０３の間隔を４μｍ とした素子についての結果を示す。いずれの実験も、４．２にの液体ヘリウム温 度で行った。On the other hand, in FIG. 42, the distance between the emitter region 402 and the collector region 403 is 4 μm. The results for the device are shown below. In both experiments, the liquid helium temperature was 4.2. I went at a degree.

この両図から明瞭なように、コレクタ電流１ｃは制御電圧Ｖａｔに応じて変化し 図３９の素子は実質的に１を越える電流利得を有するトランジスタとして動作す る。Ｇ　Ｖ　＝ａ　Ｖｃｔ／　ａ　ＶＩＩ！で定義される電圧利得としては、１ ．５〜２の値が得られる。この高い電流利得は明らかに基板４０１へのリーク電 流が減少したことに起因している。As is clear from both figures, the collector current 1c changes depending on the control voltage Vat. The device of FIG. 39 operates essentially as a transistor with a current gain greater than unity. Ru. G V = a Vct/a VII! The voltage gain defined by is 1 ．． Values between 5 and 2 are obtained. This high current gain is clearly due to leakage current to the substrate 401. This is due to a decrease in flow.

図４４（Ａ）〜４４（Ｄ）は図３９の素子の製造工程を示す。44(A) to 44(D) show the manufacturing process of the element of FIG. 39.

図面を参照するに、トランジスタ製造工程は、Ｓ　ｒ　Ｔ　ｉ　Ｏ＊基板４０１ を濃塩酸中で１分間処理することから始まる。ついで、ＹＢａ、ＣｕＨｏ、−ｚ 膜が、基板全面に、レーザーアブレーションにより堆積される。Referring to the drawings, the transistor manufacturing process includes a SrTiO* substrate 401 Start by treating the sample in concentrated hydrochloric acid for 1 minute. Then, YBa, CuHo, -z A film is deposited over the substrate by laser ablation.

この工程では、化学量論的に焼結されたＴＢａｔ　Ｃｕｓ　０Ｔ−ｔタープ・ッ トが、１．３Ｐａの酸素雰囲気中で、パワー密度が４Ｊ／ｃｍｔのＫｒＦエキシ マレーザにより、アブレートされる。堆積速度は、約８５にの臨界基板温度で０ ．　０７〜０．　１７層ｍ／ｍｉｎ　（０，０１〜０．　Ｏ３ｎｍ／パルス）に 設定される。堆積速度は基板表面で変化し、基板中央部がもっとも堆積速度が大 きい。ＹＢａｔ　Ｃｕｓ　ｏｌ−７層は４０〜１１００ｎの厚さに形成される。In this process, stoichiometrically sintered TBatCus0T-t tarp A KrF excimer with a power density of 4 J/cmt was used in an oxygen atmosphere of 1.3 Pa. Ablated by Mareza. The deposition rate decreases to 0 at a critical substrate temperature of approximately 85°C. ．．　07～0. 17 layers m/min (0.01~0.03nm/pulse) Set. The deposition rate changes on the substrate surface, with the highest deposition rate at the center of the substrate. Hey. The YBat Cus ol-7 layer is formed to a thickness of 40 to 1100 nm.

ＹＢａｔＣｕｓＯ□−７層がこのように形成された後、５０ｎｍの厚さの金膜が 堆積される。その結果、図４４（Ａ）に示す構造が得られる。After the YBatCusO□-7 layer is thus formed, a 50 nm thick gold film is deposited. Deposited. As a result, the structure shown in FIG. 44(A) is obtained.

ついで、ＹＢａｔ　Ｃｕｔ○１−８層が、その上の金層共々パターニングされ、 さらにＡｒイオンビームエツチングを行うて、図４４（Ｂ）に示すエミッタ領域 ４０２及びコレクタ領域４０３が形成される。工・クチングは、Ａｒイオン加速 電圧０．５ｋＶ、電流密度０．２６ｍＡ／ｃｍ’で行われる。その結果、ｌｏｎ ｍ／分のエツチング速度かえられる。Next, the YBat Cut○1-8 layers are patterned together with the gold layer above them, Further, Ar ion beam etching is performed to form the emitter region shown in FIG. 44(B). 402 and a collector region 403 are formed. Engineering/Cutting is Ar ion acceleration It is carried out at a voltage of 0.5 kV and a current density of 0.26 mA/cm'. As a result, lon The etching speed can be changed to m/min.

次に、図４４（Ｃ）の工程において、形成したいコンタクトホールに対応してフ ォトレジストマスクを形成し、基板全面を厚さが３６０　ｎｍのＢａＦｔ絶縁層 により覆う。Next, in the step of FIG. 44(C), a hole is formed corresponding to the contact hole to be formed. A photoresist mask is formed, and a BaFt insulating layer with a thickness of 360 nm is applied to the entire surface of the substrate. covered by.

フォトレジストマスクをリフトオフした後、全構造を１．３Ｐａのアルゴン圧下 、ＲＦパワー密度０．２Ｗ／ａｍ”で５分間スパッタクリーニングする。次に、 Ｎｂ配線層を、厚さ５００ｎｍでスパッタ堆積し、ついでパターニングして配線 パターン４０８，４０９を形成する。その結果、図３９の構造に対応する図４４ （Ｄ）の構造が得られる。After lifting off the photoresist mask, the entire structure was placed under argon pressure of 1.3 Pa. , sputter cleaning for 5 minutes at an RF power density of 0.2 W/am''. Next, A Nb wiring layer was sputter deposited to a thickness of 500 nm, and then patterned to form wiring. Patterns 408 and 409 are formed. As a result, FIG. 44 corresponding to the structure of FIG. The structure (D) is obtained.

図４５は本発明の第九実施例によるトンネルトランジスタを示す。図４５におい て、図３９の構造に対応する部分は同一の符号で表し、説明を省略する。FIG. 45 shows a tunnel transistor according to a ninth embodiment of the present invention. Figure 45 Smell 39, the parts corresponding to the structure in FIG. 39 are denoted by the same reference numerals, and the description thereof will be omitted.

本実施例においては、Ｎｂよりなるエミッタ領域４１２が基板４０１の上止面に 形成された酸化シリコンあるいはシリコンの薄いバリア層４１１上に形成される 。バリア層４１１は典梨的には６ｎｍの厚さを有し、一方Ｎｂよりなるエミッタ 領域４１２は厚さとして２６０ｎｍを有する。In this embodiment, an emitter region 412 made of Nb is formed on the top surface of the substrate 401. Formed on the formed silicon oxide or silicon thin barrier layer 411 . The barrier layer 411 typically has a thickness of 6 nm, while the emitter layer 411 is made of Nb. Region 412 has a thickness of 260 nm.

基板４０１の表面は、エミッタ領域４１２をも含んで酸化シリコン絶縁層４１７ により被覆され、Ｎｂコンタクト電極４１５がエミッタ領域４１２上に、電極１ ０７として、酸化シリコン絶縁層４１７中のコンタクトホールを介して設けられ る。さらに、Ｎｂコンタクト層４１６が、基板４０１の上止面に酸化シリコン絶 縁層４１７中のコンタクトホールを介して接触するように形成される。さらに、 図３９の実施例の場合と同じく、基板下止面上に制御電極か形成される。The surface of the substrate 401 is covered with a silicon oxide insulating layer 417 including the emitter region 412. An Nb contact electrode 415 is placed on the emitter region 412 and the electrode 1 07, provided through a contact hole in the silicon oxide insulating layer 417. Ru. Furthermore, an Nb contact layer 416 is formed on the top surface of the substrate 401 to form a silicon oxide barrier. Contact is made through a contact hole in edge layer 417. moreover, As in the embodiment of FIG. 39, a control electrode is formed on the bottom surface of the substrate.

図４６は図４５のトランジスタの平面図を示す。この図よりわかるように、エミ ッタ領域４１２は直径約３０μｍの円形とされる。これに対して、コレクタ領域 ４１６は、エミッタ領域４１２を１５μｍの間隔ｄ隔てて半円形に囲む帯状に形 成されている。コレクタ領域４１６の幅ＷはたとえばｌＯμｎｍとする。FIG. 46 shows a top view of the transistor of FIG. 45. As you can see from this figure, Emmi The cutter region 412 has a circular shape with a diameter of about 30 μm. In contrast, the collector area 416 is shaped like a band surrounding the emitter region 412 in a semicircle with an interval d of 15 μm. has been completed. The width W of the collector region 416 is, for example, lOμnm.

動作時には、エミッタ領域４１２から放出された電子がバリア層４１１をトンネ リングによって通過し、基板４０１のバンド構造に沿ってコレクタ領域４１６に 到達する。基板４０１のバリシ高さは制御電極に印加された制御電圧により変化 する。During operation, electrons emitted from emitter region 412 tunnel through barrier layer 411. through the ring and along the band structure of the substrate 401 to the collector region 416. reach. The burr height of the substrate 401 changes depending on the control voltage applied to the control electrode. do.

図４９．５０及び５２は図４５のトランジスタの動作特性を示し、このうち図４ ９は厚さが０．５ｍｍの基板４０１とシリコンのバリア層４１１を組み合わせた 素子についての結果を示し、一方図５０は厚さが０゜３ｍｍの基板に酸化シリコ ンのバリア層４１１を組み合わせた素子についての結果を示す。これらの図より 、図４５の素子はトランジスタとして動作し、電流利得が実質的に１を越えるこ とがわかる。さらに、この素子はバリア層４１１としてシリコンを使用した場合 、電圧利得Ｇｖとして２．５を示す。Figures 49, 50 and 52 show the operating characteristics of the transistor in Figure 45, of which Figure 4 9 combines a substrate 401 with a thickness of 0.5 mm and a silicon barrier layer 411. The results for the device are shown, while FIG. The results are shown for a device in which a barrier layer 411 of 100% is combined. From these figures , the device of FIG. 45 operates as a transistor, and the current gain can substantially exceed 1. I understand. Furthermore, when silicon is used as the barrier layer 411, this element , the voltage gain Gv is 2.5.

これに対し、図５２はエミッタ領域４１２とコレクタ領域４１６との間に４０ボ ルトの駆動電圧ＶＣＩを加えた場合のコレクタ電流１ｃを、制御電圧ｖｅｘの関 数として示す。この図は、特性を右側の縦軸と左側の縦軸のふたつの異なったス ケールで示しである。この図より、約−２ボルトのあたりに非常に急峻なカット オフ電圧があり、それより上でコレクタ電流１ｃが急増するのがわかる。シリコ ンバリア層４１１を有するトランジスタでは、ＶＣｔを４０ボルトとし、制御電 圧Ｌｌを１．４ボルト、コレクタ電流ＩＣ，を０．３ｍＡとした場合、相互コン ダクタンスが１゜３ｍＳとなることが見いだされた。In contrast, FIG. 52 shows 40 holes between emitter region 412 and collector region 416. The collector current 1c when the default drive voltage VCI is applied is expressed as a function of the control voltage vex. Shown as a number. This figure shows the characteristics on two different scales: the vertical axis on the right and the vertical axis on the left. Indicated by kale. From this diagram, there is a very steep cut around -2 volts. It can be seen that there is an off-voltage, above which the collector current 1c increases rapidly. Silico In the transistor having the barrier layer 411, VCt is set to 40 volts, and the control voltage is set to 40 volts. When the voltage Ll is 1.4 volts and the collector current IC is 0.3 mA, the mutual converter It was found that the ductance was 1°3 mS.

次に、本発明の策士実施例によるトンネルトランジスタを、図４７゜４８を参照 しながら説明する。本実施例では、バリア層４１１とバリア層４１２のほかに、 基板４０１の土庄面上にバリア層４１１に隣接して、厚さが６ｎｍのシリコンあ るいは酸化シリコンよりなる別のバリア層４１２か形成されており、Ｎｂよりな るコレクタ領域４２２が領域４１２上に厚さ２６０ｎｍで形成される。その結果 、酸化シリコンバリ層４１７は、エミッタ及びコレクタ領域４１２．４２２を含 んだ基板４０１の上止面を覆う。さらに、コレクタ領域４２２が、絶縁層４１７ 中にコレクタ領域４２２に対応して形成されたコンタクト電極４２５を介して、 コレクタ電極１０９に接続される。図４５の構造と同じく、本発明の素子は基板 ４０１の下止面上に制１ｉｌｔ極４０６を形成されている。Next, see FIGS. 47 and 48 for a tunnel transistor according to a schemer embodiment of the present invention. I will explain while doing so. In this embodiment, in addition to the barrier layer 411 and the barrier layer 412, A silicon layer with a thickness of 6 nm is formed on the Tonosho surface of the substrate 401 adjacent to the barrier layer 411. Alternatively, another barrier layer 412 made of silicon oxide is formed, and another barrier layer 412 made of Nb is formed. A collector region 422 having a thickness of 260 nm is formed on region 412. the result , the silicon oxide burr layer 417 includes emitter and collector regions 412 and 422. The top surface of the solder substrate 401 is covered. Furthermore, the collector region 422 has an insulating layer 417 Through a contact electrode 425 formed in correspondence with the collector region 422, Connected to collector electrode 109. Similar to the structure of FIG. 45, the element of the present invention A control pole 406 is formed on the bottom stop surface of 401.

図４８は図４７の素子の平面図である。この図よりわかるように、エミッタ領域 ４１２とコレクタ領域４２２とは、大きさが２０μｍ×４０μｍの矩形形状に形 成されている。さらに、領域４１２は領域４２２から２μｍ離間して形成されて いる。FIG. 48 is a plan view of the element of FIG. 47. As you can see from this figure, the emitter area 412 and the collector region 422 have a rectangular shape with a size of 20 μm×40 μm. has been completed. Further, the region 412 is formed 2 μm apart from the region 422. There is.

動作時には、基板４０１中のポテンシャルレベルが制御電極４０６に印加される 制御電圧により変化する。エミッタ領域４１２とコレクタ領域４２２との間に適 当な駆動電圧が印加され、基板４１１の伝導帯のレベルを低下させるように制御 電圧が印加されると、電子はエミッタ領域４１１からコレクタ領域４２２ヘパリ ア層４１１及び４２１を横切って流れ始める。この過程におけるバンド構造は、 別の実施例に関連して説明する。In operation, the potential level in substrate 401 is applied to control electrode 406. Varies depending on control voltage. suitable between emitter region 412 and collector region 422. A suitable driving voltage is applied and controlled to reduce the level of the conduction band of the substrate 411. When a voltage is applied, electrons are transferred from the emitter region 411 to the collector region 422. It begins to flow across layers 411 and 421. The band structure in this process is This will be explained in connection with another embodiment.

図５１はコレクタ電流１ｃを、エミッタ領域４１２とコレクタ領域４２２の間に 駆動電圧ｖｃＥを印加し、制御電圧を変化させた場合について示す。この図より 明らかなように、図４７の素子はトランジスタして動作し、実質的に１を越える 電流利得を示す。また、この素子は約２の電圧利得Ｇｖを示す。FIG. 51 shows collector current 1c between emitter region 412 and collector region 422. A case is shown in which the drive voltage vcE is applied and the control voltage is changed. From this diagram As can be seen, the device of FIG. 47 operates like a transistor and has substantially more than 1 Indicates current gain. This device also exhibits a voltage gain Gv of approximately 2.

次に、図４７の素子の製造工程を説明する。Next, the manufacturing process of the element shown in FIG. 47 will be explained.

基板４０１として、ベルヌーイ法により成長させた５ｒＴｉＯ＊の単結晶を使い 、基板４０１の表面を機械研摩して鏡面とする。このようにして得られた基板４ ０１は、５分間、酸素高周波プラズマによりその場クリーニングされる。その際 の圧力は６．７Ｐａ、ＲＦパワー密度０゜１Ｗ／ｃｍ’とする。次に、基板上面 全面に、ＲＦマグネトロンスパッタによりシリコン及びＮｂ層を堆積する。シリ コン層はバリア層４１１及び４２１に対応して６ｎｍの厚さに堆積される。これ に対し、Ｎｂ層は、エミッタ及びコレクタ領域４１２，４２２に対応して２６０ ｎｍの厚さに堆積される。あるいは、厚さ２ｎｍのシリコン酸化物層をシリコン 層の代わりにスパッタしても良い。As the substrate 401, a single crystal of 5rTiO* grown by the Bernoulli method is used. , the surface of the substrate 401 is mechanically polished to a mirror surface. Substrate 4 obtained in this way 01 is in-situ cleaned with oxygen radiofrequency plasma for 5 minutes. that time The pressure is 6.7 Pa, and the RF power density is 0°1 W/cm'. Next, the top surface of the board Silicon and Nb layers are deposited on the entire surface by RF magnetron sputtering. Siri The con layer is deposited to a thickness of 6 nm corresponding to barrier layers 411 and 421. this On the other hand, the Nb layer has 260 layers corresponding to the emitter and collector regions 412 and 422. deposited to a thickness of nm. Alternatively, a 2 nm thick silicon oxide layer can be Sputtering may be used instead of a layer.

エミッタ及びコレクタ領域４１１．４１２を形成するＮｂ層が形成された後、Ｎ ｂ層はその下のシリコンあるいは酸化シリコン層共々、５％の酸素を含むＣＦ、 エツチングガスを使った反応性イオンエツチングによりバターニングされる。こ れにより、エミッタ領域４１２及びコレクタ領域４１２が形成される。エツチン グ時には、約９０時間オーバーエツチングを行い、エミッタ領域４１２とコレク タ領域４２２との間にシリコンあるいは酸化シリコンが残留しないようにする。After the Nb layer forming the emitter and collector regions 411, 412 is formed, the Nb The b layer and the underlying silicon or silicon oxide layer are made of CF containing 5% oxygen. Buttering is performed by reactive ion etching using etching gas. child As a result, an emitter region 412 and a collector region 412 are formed. Etsutin At the time of etching, over-etching is performed for about 90 hours to remove the emitter region 412 and the collector. Ensure that no silicon or silicon oxide remains between the electrode region 422 and the semiconductor region 422.

さらに、このようにして得られた構造の全面をＲＦマグネトロンスパッタリング により厚さ４５０　ｎｍに堆積したシリコン絶縁層４１７により覆う。さらに、 コンタクトホールを、反応性イオンエツチング及びこれに引き続＜ＲＦスパッタ クリーニング過程で形成した後、Ｎｂ配線層を厚さ６５０ｎｍに堆積した後パタ ーニングする。Furthermore, the entire surface of the structure thus obtained was subjected to RF magnetron sputtering. It is covered with a silicon insulating layer 417 deposited to a thickness of 450 nm. moreover, Contact holes are formed by reactive ion etching followed by RF sputtering. After forming in the cleaning process, a Nb wiring layer was deposited to a thickness of 650 nm and then patterned. -ning.

図５３は図４５の実施例の変形例に対応した、本発明の第十三実施例を示す。図 ５３において、図４５に示した部分に対応する部分は同一の符号で表し、その説 明を省略する。FIG. 53 shows a thirteenth embodiment of the present invention, which corresponds to a modification of the embodiment shown in FIG. figure 53, parts corresponding to those shown in Fig. 45 are denoted by the same reference numerals, and the explanation Omit the description.

本実施例においては、制御電極４０６は基板４０１の下面上ではなく、上面上に 、制御電極４３６として形成されている。そこで、図４５の断面図に対応した図 ５４の断面図において、基板４０１の裏面上には制御電極４０６は存在しない。In this embodiment, the control electrode 406 is placed on the top surface of the substrate 401 instead of on the bottom surface. , are formed as control electrodes 436. Therefore, a diagram corresponding to the cross-sectional view of FIG. In the cross-sectional view of 54, the control electrode 406 is not present on the back surface of the substrate 401.

図５３の平面図に示すように、制ｉｌｌ電極４３６はエミッタ領域４１２からコ レクタ領域４２２へ電子を通過させるチャネルＣＨに対してオフセットして形成 されており、印加された制御電圧に応じて基板４０！の伝導帯のレベルを制御す る。As shown in the top view of FIG. 53, the control electrode 436 extends from the emitter region 412 to the Formed offset from the channel CH that allows electrons to pass to the rectifier region 422 substrate 40! according to the applied control voltage. to control the conduction band level of Ru.

図５５は図５４の素子のバンド図であり、特にエミッタ電極４１２からバリア層 ４１１．基板４０１及びバリア層４２１を通ってコレクタ電極へいたる経路に沿 った伝導帯のプロファイルを示している。この図よりわかるように、バリア層４ １１と４１２とは薄いが大きなポテンシャルバリアを形成し、そのあいだに５ｒ ＴｉＣｈの伝導帯が介在する。伝導帯のレベルは制御電極４３６に印加される制 御電圧により引き下げられ、バリア１１４１１，４１２を通ってキャリアがトン ネリングする。FIG. 55 is a band diagram of the device shown in FIG. 54, especially from the emitter electrode 412 to the barrier layer. 411. Along the path through the substrate 401 and barrier layer 421 to the collector electrode. It shows the conduction band profile. As can be seen from this figure, the barrier layer 4 11 and 412 form a thin but large potential barrier, and 5r A TiCh conduction band is present. The level of the conduction band is determined by the control applied to control electrode 436. The carrier is pulled down by the control voltage and passes through the barriers 11411 and 412. Nelling.

図５６は、エミッタおよびコレクタ領域４１２．４２２直下におけるＳ　ｒ　Ｔ 　ｉ　Ｏ＊の伝導帯のレベルの、制御電極４３６へ印加された制御電圧による制 御を示す。基板４０１を形成する５ｒＴｉＯｚは非常に大きな誘電率を有するた め、電極４３６に印加された電圧は、基板４０１中のエミッタおよびコレクタ領 域４１２．４２２直下に達する領域に、対応した伝導帯のレベル変化を誘起する 。その結果、エミッタ領域からコレクタ領域に到るキャリアの流れか制御電極４ ３６に印加された制御電圧に応じて変化する。FIG. 56 shows S r T directly below the emitter and collector regions 412 and 422. Controlling the level of the conduction band of iO* by the control voltage applied to the control electrode 436 Show control. 5rTiOz forming the substrate 401 has a very large dielectric constant. Therefore, the voltage applied to the electrode 436 is applied to the emitter and collector regions in the substrate 401. Induces a change in the level of the corresponding conduction band in the region directly below the region 412 and 422. . As a result, the flow of carriers from the emitter region to the collector region is controlled by the control electrode 4. It changes depending on the control voltage applied to 36.

図５４の断面図よりわかるように、本発明によるトランジスタは、エミッタ領域 ４】２、コレクタ領域４２２、およびコンタクト電極４１５．４２５にＮｂのか わりにＴａを使った点を除いて実質的に同一の構造を有している。そこで、本実 施例の説明は省略する。As can be seen from the cross-sectional view of FIG. 54, the transistor according to the present invention has an emitter region 4] 2. Collector region 422 and contact electrodes 415 and 425 are made of Nb. They have substantially the same structure except that Ta is used instead. Therefore, the truth Description of the example will be omitted.

図５７は本発明の第十三実施例によるトンネルトランジスタを示し、図５８は図 ５７の素子の平面図を示す。FIG. 57 shows a tunnel transistor according to a thirteenth embodiment of the present invention, and FIG. FIG. 57 shows a plan view of a No. 57 element.

図５７を参照するに、５ｒＴｉＯ＊基板４０１は厚さが２００ｎｍの酸化シリコ ン絶縁層４４２により覆われており、層４４２には矩形の開口部４４２ａ（図５ ８）が形成されて基板４０１の上面を露出する。絶縁層４４２上には酸化シリコ ンよりなるバリア層４４３が、開口部４４２ａにより露出された基板４０１の露 出面をも含めて、２ｎｍの厚さに一様に堆積される。また、バリア層４４３上に は一対の交互に対向する導体４４４．４４５が、エミッタおよびコレクタ領域と して形成される。Referring to FIG. 57, the 5rTiO* substrate 401 is made of silicon oxide with a thickness of 200 nm. The layer 442 has a rectangular opening 442a (FIG. 5). 8) is formed to expose the upper surface of the substrate 401. Silicon oxide is formed on the insulating layer 442. A barrier layer 443 made of a transparent material covers the exposed portion of the substrate 401 exposed through the opening 442a. It is uniformly deposited to a thickness of 2 nm, including the exit surface. Moreover, on the barrier layer 443 A pair of alternatingly opposing conductors 444,445 form the emitter and collector regions. It is formed by

導体４４４および４４５は開口部４４２ａにより画成された開口領域に延在し、 基板表面の露出部分を覆う。いずれの導体もＴａよりなり、例えば２６０〜３０ ０ｎｍの厚さを有する。Conductors 444 and 445 extend into an open area defined by opening 442a; Cover the exposed parts of the substrate surface. Both conductors are made of Ta, for example 260 to 30 It has a thickness of 0 nm.

開口部４４２ａにより画成された開口領域では、バリア層４４３はエミッタ領域 およびコレクタ領域４４４．４４５直下を除き形成されてはおらず、制御電極４ ３６か基板４０１の露出面に直接に接触して形成されている。図５８の平面図よ りわかるように、制御電極４３６はエミッタ領域４４４からコレクタ領域４４５ へ流れる電子のチャネルＣＨからオフセットして形成されており、制御電極にキ ャリアが流れてしまうようなことはない。In the opening region defined by the opening 442a, the barrier layer 443 is an emitter region. and collector regions 444 and 445 are not formed, and the control electrode 4 36 is formed in direct contact with the exposed surface of the substrate 401. This is the plan view of Figure 58. As can be seen, control electrode 436 extends from emitter region 444 to collector region 445. It is formed offset from the channel CH for electrons flowing to the control electrode. There is no way that career will flow away.

エミッタ領域４４４とコレクタ領域４４５の間隔ｄは約２〜３μｍに設定される 。一方、ゲート電極４３６と電子チャネルＣＨの間隔Ｓは、チャネルＣＨから制 御電極４３６にトンネル電流が流れるのを防ぐため、少なくとも２０〜３０Å以 上、好ましくは２００〜３００Å以上に設定される。The distance d between the emitter region 444 and the collector region 445 is set to about 2 to 3 μm. . On the other hand, the distance S between the gate electrode 436 and the electron channel CH is controlled by the channel CH. In order to prevent tunnel current from flowing in the control electrode 436, the thickness is at least 20 to 30 Å. The thickness is preferably set to 200 to 300 Å or more.

本発明の場合でも、図５５．５６のバンド図は正しい。そこで、電子はエミッタ 領域４４４からコレクタ領域４４５に、領域４４４の下のバリア層４４３をトン ネリングにより通過し、基板４０１のチャネルＣＨを５ｒＴｉＯｓの伝導帯に沿 って通過し、コレクタ領域４４５の下のバリア層４４３を通過してコレクタ領域 ４４５に到達する。伝導帯のレベルは図５６に示すように制御端子４３６に印加 される制御電圧により制御され、制御電極４３６と電子のチャネルとの間のポテ ンシャルバリアが、電子が制御電極に流れてしまうのを阻止する。図５６では、 図５８の間隔Ｓに対応する間隔Ｓは、電子のトンネル長よりも実質的に大きく設 定される。Even in the case of the present invention, the band diagrams in Figures 55 and 56 are correct. So the electron is the emitter From region 444 to collector region 445, barrier layer 443 below region 444 is removed. through the channel CH of the substrate 401 along the conduction band of 5rTiOs. and passes through the barrier layer 443 below the collector region 445 to form the collector region. Reach 445. The conduction band level is applied to control terminal 436 as shown in FIG. control voltage between the control electrode 436 and the electron channel. A mechanical barrier prevents electrons from flowing to the control electrode. In Figure 56, The spacing S corresponding to the spacing S in FIG. 58 is set substantially larger than the electron tunnel length. determined.

次に、本発明の第十三実施例によるトンネルトランジスタを、図５９を参照しな がら説明する。本実施例中、先に説明した構造に対応する部分は同一の参照符号 で示し、説明を省略する。Next, referring to FIG. 59, a tunnel transistor according to a thirteenth embodiment of the present invention will be explained. I will explain. In this example, parts corresponding to the structures described earlier have the same reference numerals. The explanation will be omitted.

本実施例では、基板４０１のかわりに、５ｒＴｉＯｓ中のＳｒ原子の約０：００ １％をドナーとして作用するＮｂ原子により置換した基板４０１°を使用する。In this example, instead of the substrate 401, about 0:00 of Sr atoms in 5rTiOs A substrate 401° with 1% substitution by Nb atoms acting as donors is used.

その結果、基板４０１゛中には正のドナーレベルが形成され、これによりチャネ ルＣＨのポテンシャルレベルが変化し、Ｓｒ　Ｔ　ｉ　Ｏｓの伝導帯が形成して いたポテンシャルバリアは、電子のトンネリングに適した２ｍｅＶ〜２０ｍｅＶ の値まで低下する。換言すれば、本発明のトランジスタは、制ｉ１１を極４３６ のバイアスがゼロボルト近くでも動作可能である。また、必要に応じてドナーの かわりにアクセプタを使用してもよい。As a result, a positive donor level is formed in the substrate 401, which allows the channel to The potential level of LeCH changes, and a conduction band of Sr　Ti　Os is formed. The potential barrier was 2 meV to 20 meV, which is suitable for electron tunneling. decreases to the value of In other words, the transistor of the present invention limits i11 to pole 436. It is possible to operate with a bias near zero volts. Also, if necessary, donor You may use acceptors instead.

図６０は第１３実施例の変形例によるトンネルトランジスタを示す。FIG. 60 shows a tunnel transistor according to a modification of the thirteenth embodiment.

本変形例においては、基板４０１°上のドナーを導入する領域が、制御電極４３ ６の近傍の領域４３０に限定される。より正確には、領域４３０はチャネル領域 ＣＨから離間して、電極４３６の周囲に限定して形成されている。本実施例によ れば、基板４０１′のドーピングの結果チャネル領域ＣＨ中に形成されていた望 ましくないキャリアの形成を防止でき、トンネルトランジスタの正常な動作が保 証される。あるいは、基板４０１′全体を、図５９の場合と同様にドナーにより 低濃度レベルにドープし、領域４３０の濃度レベルを高くしてもよい。In this modification, the region on the substrate 401° into which the donor is introduced is the control electrode 43 6 is limited to a region 430 in the vicinity of 6. More precisely, region 430 is a channel region It is formed only around the electrode 436 and away from the CH. According to this example If the doping of the substrate 401' results in the formation of a dopant in the channel region CH, This prevents the formation of undesirable carriers and maintains the normal operation of the tunnel transistor. It is proved. Alternatively, the entire substrate 401' may be covered with a donor as in the case of FIG. The region 430 may be doped to a lower concentration level, with the region 430 having a higher concentration level.

図６１は本発明の第十三実施例を示す図である。本実施例によるトランジスタは 図５７．５８のトランジスタの構造と実質的に同一の構造を有しており、従って 説明を省略する。FIG. 61 is a diagram showing a thirteenth embodiment of the present invention. The transistor according to this example is It has substantially the same structure as that of the transistor in Figure 57.58, and thus The explanation will be omitted.

本実施例では、ＹＡｌｏｓを絶縁層４４２およびバリア層４４３として使い、高 温超伝導体であるＹＢａｔ　Ｃｕｓ　Ｏｘをエミッタ及びコレクタ領域４４４． ４４５として使う。エミッタ及びコレクタ領域に高温超伝導体を使うことにより 、トランジスタの感度及び動作速度をさらに向上させることが出来ると期待され る。高温超伝導体は、また制御電極４３６に使うこともできる。さらに、先に説 明したＮｂやｐｂ金合金の他の超伝導体を使ってもよい。In this example, YAlos is used as the insulating layer 442 and the barrier layer 443, and the high YBat Cus Ox, which is a warm superconductor, is used in the emitter and collector regions 444. Use as 445. By using high temperature superconductors in the emitter and collector regions It is expected that the sensitivity and operating speed of transistors can be further improved. Ru. High temperature superconductors can also be used for control electrode 436. In addition, Other superconductors such as Nb and pb gold alloys described above may also be used.

図６２は本発明の第十三実施例によるトンネルトランジスタを示す。FIG. 62 shows a tunnel transistor according to a thirteenth embodiment of the present invention.

このトランジスタは基板として４０１”を使う他は、図６２トランジスタと実質 的に同一の構造を育する。This transistor is essentially the same as the transistor shown in Figure 62, except that it uses a 401" substrate. Develop identical structures.

本実施例では、基板４０ビは組成Ｋ　Ｔ　ａ　＋　−ｘ　Ｎ　ｂ　ｚ　Ｏ２を有 し、組成Ｘは液体窒素温度で誘電率が最大になるように、約０．０５の値とされ る。組成をこのように設定することにより、基板４０ビは７７にの温度で２０． ０００〜３０．０００の比誘電率を示す。すなわち、本発明によるトランジスタ は、液体窒素温度以上の温度で超伝導を示す高温超伝導体と組み合わせるのに特 に好適である。In this example, the substrate 40 has the composition KTa+-xNbzO2. The composition X is set to a value of approximately 0.05 so that the dielectric constant is maximized at liquid nitrogen temperature. Ru. By setting the composition in this way, the substrate 40 can be heated to a temperature of 77°C and 20°C. It shows a dielectric constant of 000 to 30.000. That is, the transistor according to the present invention is particularly suitable for combination with high-temperature superconductors that exhibit superconductivity at temperatures above liquid nitrogen temperature. suitable for

図６３は本発明の策士六実施例によるトンネルトランジスタを示す。FIG. 63 shows a tunnel transistor according to a sixth embodiment of the present invention.

本実施例はＭｇＯ基板４００を使用し、ＭｇＯ基板４００の上主面上にＳ　ｒ　 Ｔ　ｉ　Ｏｓ基板４０１が形成される。基板４０１は複数の孤立した領域に分割 され、図５３はかかる領域のみを示している。ＭｇＯ基板は酸化シリコン層４４ ２により覆われており、この酸化シリコン層はその下の基板４０１をも覆う。ま た、先の実施例の場合と同じく、層４４２には開口部４４２ａが形成され、開口 部４４２ａは基板４０１の上面を露出させる。基板４０１上には、バリア層４４ ３、エミッタ領域４４４およびコレクタ領域４４５が、策士二実施例の場合と同 様に形成されている。In this embodiment, an MgO substrate 400 is used, and Sr is placed on the upper main surface of the MgO substrate 400. A TiOs substrate 401 is formed. Substrate 401 is divided into multiple isolated regions FIG. 53 shows only such areas. The MgO substrate has a silicon oxide layer 44 2, and this silicon oxide layer also covers the underlying substrate 401. Ma In addition, as in the previous embodiment, an opening 442a is formed in the layer 442, and the opening 442a is formed in the layer 442. The portion 442a exposes the upper surface of the substrate 401. A barrier layer 44 is formed on the substrate 401. 3. The emitter region 444 and collector region 445 are the same as those in the second embodiment. It is formed like this.

本実施例では、ＭｇＯ基板４００上に共通に形成されたトンネルトランジスタ相 互を理想的に素子分離することかできる。すなわち、本発明はトンネルトランジ スタの集積回路を形成するのに特に適している。In this embodiment, a tunnel transistor phase commonly formed on the MgO substrate 400 is used. It is possible to ideally separate the elements from each other. That is, the present invention It is particularly suitable for forming integrated circuits of stars.

つぎに、本発明の策士七実施例について図６４〜６７を参照しながら説明する。Next, a seventh embodiment of the present invention will be described with reference to FIGS. 64 to 67.

本発明のトランジスタは図６４に示すような図４７のものと実質的に同一の構造 を有している。この構造では、共鳴準位を育する共鳴構造４５０が、エミッタ領 域４１２とコレクタ領域４２２との間のチャネル領域ＣＨに対応して、基板４０ １の上止面近傍に形成されている。The transistor of the present invention has a structure substantially the same as that of FIG. 47 as shown in FIG. have. In this structure, the resonant structure 450 that grows the resonant level is in the emitter region. The substrate 40 corresponds to the channel region CH between the region 412 and the collector region 422. 1 near the top stop surface.

図６５は、図６４のトランジスタのバンド構造を断面ｃ−ｃ’　に沿って示す図 である。この図よりわかるように、共鳴準位４５０は５ｒＴｉ０、基板４０１の 伝導帯の下端に対して所定のレベルに形成されており、基板４０１のレベルが制 御電極４０６に印加された制御電圧に応じて上下すると、これに対応して上下す る。FIG. 65 is a diagram showing the band structure of the transistor in FIG. 64 along the cross section c-c' It is. As can be seen from this figure, the resonance level 450 is 5rTi0 and the substrate 401 is It is formed at a predetermined level with respect to the lower end of the conduction band, and the level of the substrate 401 is controlled. When it goes up and down in accordance with the control voltage applied to the control electrode 406, it goes up and down correspondingly. Ru.

図６６は図６４のトランジスタの断面ｄ−ｄ’　に沿ったバンド構造図である。FIG. 66 is a band structure diagram along the cross section d-d' of the transistor in FIG. 64.

先の実施例でも説明したように、基板４０１中のポテンシャル分布は制御電極４ ０６に印加した制御電圧により制御され、その際共鳴レベルも図６６に示すよう に上下する。As explained in the previous embodiment, the potential distribution in the substrate 401 is The resonance level is controlled by the control voltage applied to 06, as shown in FIG. go up and down.

図６７は共鳴構造４５０の作用を示し、図中白丸は共鳴レベルがエミッタ領域４ １２から供給される電子のエネルギーレベルに一致しない場合を示す。この場合 には、電子のバリアの通過はトンネリングにより生じる。一方、共鳴レベルが電 子のエネルギーレベルに一致する場合には、電子は基板４０１中のバリアを、共 鳴構造を通ることにより高い確率で通過する。かかる共鳴構造を設けることによ り、高いエネルギーレベルに熱的に励起された電子の通過を阻止できるとともに 、エミッタ領域４１２中でフェルミレベルにある電子のみを選択的に通過させる ことが可能となる。すなわち、本実施例のトランジスタは熱雑音を除去すること で動作環境が極低温に限定されない特長を示す。さらに、本発明のトランジスタ は大きな非線形動作特性を示す。FIG. 67 shows the effect of the resonant structure 450, in which white circles indicate that the resonance level is at the emitter region 4. The case where the energy level of the electrons supplied from 12 does not match is shown. in this case In this case, the passage of electrons through the barrier occurs by tunneling. On the other hand, the resonance level electrons cross the barrier in substrate 401. It has a high probability of passing through the sound structure. By providing such a resonance structure, can block the passage of electrons thermally excited to high energy levels. , selectively allows only electrons at the Fermi level to pass through in the emitter region 412. becomes possible. In other words, the transistor of this embodiment can eliminate thermal noise. shows the feature that the operating environment is not limited to extremely low temperatures. Furthermore, the transistor of the present invention exhibits highly nonlinear operating characteristics.

図６８は本発明の策士へ実施例を示す。本実施例は図６４の共鳴トンネルトラン ジスタの変形例となっている。本実施例では、約２ｎｍの厚さの酸化シリコン単 結晶バリア層４１１゛が、バリア層４１１，４１２のかわりに使われる。この構 造では、基板４０１の上主面上に、バリア層４１１’　に隣接して欠陥領域４５ １が形成される。この欠陥領域４５１は深い不純物として作用する酸素欠陥を形 成する。酸素欠陥が形成される結果、領域４５１はＳ　ｒ　Ｔ　ｉ　０ｓ−ｘの 組成を有する。かかる欠陥領域４５１は例えば電子ビームやアルゴンイオンビー ムの照射によって形成できる。FIG. 68 shows an embodiment of the schemer of the present invention. This example is based on the resonant tunnel transformer shown in Fig. 64. This is a modified example of JISTA. In this example, a silicon oxide monolayer with a thickness of about 2 nm is used. A crystalline barrier layer 411'' is used in place of barrier layers 411 and 412. This structure In the structure, a defect region 45 is formed on the upper main surface of the substrate 401 adjacent to the barrier layer 411'. 1 is formed. This defect region 451 forms oxygen defects that act as deep impurities. to be accomplished. As a result of the formation of oxygen defects, the region 451 of SrTi0s-x It has a composition. Such a defective region 451 can be formed by, for example, an electron beam or an argon ion beam. It can be formed by irradiation of a beam.

図６９は本発明の策士九実施例を示す。本実施例もまた、図６４のトランジスタ の変形例となっている。本実施例では、図６８の実施例同様、酸化シリコンより なる単一のバリア層４１１゛が使われ、アモルファスシリコン層４５２が５ｒＴ ｉＯ，基板４０１の上主面上にバリア層４１１′に隣接して形成される。アモル ファスシリコン層４５２は約１ｎｍの厚さを有し、水素化をおこなわずに形成す るため、多数の共鳴準位を含んでいる。アモルファスシリコンのかわりにアモル ファスゲルマニウムやカルコゲナイドガラス等、多数の不純物準位を含む材料を 使うことも出来る。FIG. 69 shows a schemer nine embodiment of the present invention. This embodiment also uses the transistor shown in FIG. This is a modified example. In this example, as in the example shown in FIG. 68, silicon oxide is used. A single barrier layer 411' is used, and an amorphous silicon layer 452 of 5rT iO is formed on the upper main surface of the substrate 401 adjacent to the barrier layer 411'. Amol The fasilicon layer 452 has a thickness of about 1 nm and is formed without hydrogenation. Therefore, it contains many resonance levels. Amorphous silicon instead of amorphous silicon Materials containing many impurity levels, such as fass germanium and chalcogenide glass, You can also use it.

図７０は本発明の第二十実施例を示す。本実施例もまた、図６４のトランジスタ の変形例である。本実施例では、バリア層４１１’がバリア層４１１および４１ ２のかわりに使われ、共鳴構造４５０は、ＳｒＴｉＯ３基板４１１を形成するＴ ｉ原子のうち０．００１％が深いドナーとして作用するＮｂ原子により置換され ている領域４５３により形成される。あるいは、Ｎｂ原子のかわりにＮｉ原子を 使ってもよい。この場合には、Ｎｉ原子は深いアクセプタとして作用する。FIG. 70 shows a 20th embodiment of the present invention. This embodiment also uses the transistor shown in FIG. This is a modified example. In this embodiment, the barrier layer 411' is the barrier layer 411 and 41 2, the resonant structure 450 is a T 0.001% of i atoms are replaced by Nb atoms that act as deep donors. It is formed by a region 453 that is Alternatively, use Ni atoms instead of Nb atoms. You may use it. In this case, the Ni atoms act as deep acceptors.

図７１は本発明の第二子一実施例を示す。この実施例は図６４のトランジスタの 変形例である。本実施例では、ＰｒＢａｔ　Ｃｕｓ○□よりなるバリア層４６１ が、５ｒＴｉＯ＊基板４０１の上主面上に、バリア層４１１．４１２のかわりに １．２μｍの厚さで堆積される。さらに、いずれもＹＢａｔ　Ｃｕｔ　Ｏ，より なるエミッタ領域４６２とコレクタ領域４６３とがバリア層４６１上に形成され る。さらに、ＹＢａｔ　Ｃｕｚ　Ｏｌよりなる制御電極４６６が基板４０１の下 面上に設けられる。この構造では、バリア層４６１中に自然に存在する不純物準 位４６１′がキャリアの移動に使われる。FIG. 71 shows a second embodiment of the invention. This example uses the transistor shown in FIG. This is a modified example. In this embodiment, the barrier layer 461 made of PrBatCus○□ However, on the upper main surface of the 5rTiO* substrate 401, instead of the barrier layers 411 and 412, A thickness of 1.2 μm is deposited. Furthermore, both are from YBat Cut O, An emitter region 462 and a collector region 463 are formed on the barrier layer 461. Ru. Furthermore, a control electrode 466 made of YBat CuzOl is placed under the substrate 401. provided on the surface. In this structure, impurity levels naturally present in the barrier layer 461 The position 461' is used for moving the carrier.

図７２は本発明の第二十三実施例を示す。本実施例は図６４のトランジスタの変 形例を示す。本実施例では、図６２の実施例の場合と同様に、ＫＴａｌ−、Ｎｂ 、０２よりなる基板４６４が、５ｒＴｉＯｔ基板４０１のかわりに使われる。組 成パラメーターＸは、素子の使用温度に応じて、誘電率が動作温度で最大になる ように制御される。例えば、パラメータＸをｘ＝０．０５と設定することにより 、液体ヘリウム温度において数百程度の値の比誘電率が得られる。共鳴構造とし て構造４５３が形成されるが、この構造４５３は図６８の実施例の場合と同じく 酸素欠陥により形成される。FIG. 72 shows a twenty-third embodiment of the present invention. This example is a modification of the transistor shown in FIG. Show examples. In this example, KTal-, Nb , 02 is used instead of the 5rTiOt substrate 401. set The composition parameter controlled as follows. For example, by setting the parameter X to x=0.05, , a relative permittivity of several hundreds can be obtained at liquid helium temperatures. As a resonant structure A structure 453 is formed, which is the same as in the embodiment of FIG. Formed by oxygen defects.

図７３〜７５は本発明の第二十三実施例によるトンネルトランジスタを示す。本 実施例では、ＭｇＯ基板４７０が使われ、図６３の実施例と同じ＜　Ｓ　ｒ　Ｔ 　ｉ　Ｏ！基板４７１が基板４７０の上主面上に形成される。73 to 75 show a tunnel transistor according to a twenty-third embodiment of the present invention. Book In the example, an MgO substrate 470 is used, and the same <　Sr　T as in the example of Fig. 63 is used. iO! A substrate 471 is formed on the upper main surface of substrate 470.

基板４７０上には、制御電極が形成される領域４７１ａを除いて酸化シリコンバ リア層４７２が、２ｎｍの厚さに形成される。さらに、タンタルよりなる一対の 、対向するエミッタ及びコレクタ領域４７３と４７４とが、バリア層４７２の上 主面上に、間にチャネル領域ＣＨを残して両側に延在するように形成される。さ らに、タンタルよりなる制１ＩＩｔ極４７１が、基板４７１上の露出部４７１ａ に直接に接して形成される。A silicon oxide barrier is formed on the substrate 470 except for a region 471a where a control electrode is formed. A rear layer 472 is formed to a thickness of 2 nm. Furthermore, a pair of tantalum , opposing emitter and collector regions 473 and 474 are formed on the barrier layer 472. It is formed on the main surface so as to extend on both sides with a channel region CH left in between. difference Furthermore, a control pole 471 made of tantalum is placed on an exposed portion 471a on the substrate 471. formed in direct contact with.

このトランジスタでは、図７４に示すように、共鳴構造４５０がチャネル領域Ｃ Ｉ（に対応して形成された欠陥領域４７６により形成される。In this transistor, as shown in FIG. 74, a resonant structure 450 has a channel region C It is formed by a defect region 476 formed corresponding to I(.

ただし、図７４は断面７４−７４’　に沿った図７３の断面図であり、欠陥領域 ４７６は酸素の欠陥を含んでいる。すなわち、領域４７６は図６８の実施例と同 様な組成Ｓ　ｒ　Ｔ　ｉ　Ｏｓ−ヨを有する。このような領域は、先にも説明し たようにイオンビームの照射によって形成される。However, FIG. 74 is a cross-sectional view of FIG. 73 along section 74-74', and the defect area 476 contains oxygen defects. That is, region 476 is the same as the embodiment of FIG. It has a similar composition SrTiOs-Yo. These areas were explained earlier. It is formed by ion beam irradiation as described above.

図７５は図７３のトランジスタの、断面７５−７５’　に沿った断面図である。FIG. 75 is a cross-sectional view of the transistor of FIG. 73 taken along section 75-75'.

この図は基板４７１の上皇面の露出部４７１ａに接触している制御電極４７５を 示している。制御電極の作用は池の実施例の場合と同じであるので説明を省略す る。This figure shows the control electrode 475 that is in contact with the exposed portion 471a of the upper surface of the substrate 471. It shows. The operation of the control electrode is the same as in the pond example, so the explanation will be omitted. Ru.

先の第一ないし第二十三実施例において、素子はキャリアとしてホールを使った 場合でも同様に動作する。例えば図１３の例だと、エミッタ領域１０１に注入さ れ誘電体層１０３をトンネリングしたホールは、制！ｌ１ｔｆ１１０８に印加さ れた制御電圧により制御されなから、誘電体層１０４、＋０５の価電子帯に沿っ てコレクタ領域１０２に到達する。ホールをキャリアとした場合の他の実施例の 動作は、以上の説明から自明であるので、説明を省略する。In the first to twenty-third embodiments described above, the elements used holes as carriers. It works the same way in any case. For example, in the example of FIG. The holes that tunneled through the dielectric layer 103 are suppressed! applied to l1tf1108 dielectric layer 104 along the valence band of +05. and reaches the collector area 102. Other embodiments when holes are used as carriers Since the operation is self-evident from the above explanation, the explanation will be omitted.

次に、本発明の第二十三実施例を、図７６を参照しながら説明する。Next, a twenty-third embodiment of the present invention will be described with reference to FIG. 76.

本発明による電子素子はダイオードとして動作する。The electronic component according to the invention operates as a diode.

図７６を参照するに、本発明によるダイオードはカソード電極５１１と、カソー ド電極５１１上に形成された第一の薄い誘電体層５１２と、第一の誘電体層５１ ２上に形成された大きな誘電率を有する第二の誘電体層５１３と、第二の誘電体 層５１３上に形成されたアノード電極５１４とよりなる。第一の誘電体層５１２ は小さな誘電率ε、を有し電子のトンネリングが可能な程度の厚さを有する例え ば酸化シリコンよりなる。Referring to FIG. 76, the diode according to the present invention has a cathode electrode 511 and a cathode electrode 511. A first thin dielectric layer 512 formed on the second electrode 511 and the first dielectric layer 51 2, a second dielectric layer 513 having a large dielectric constant formed on the second dielectric layer 513; It consists of an anode electrode 514 formed on a layer 513. First dielectric layer 512 has a small dielectric constant ε and is thick enough to allow electron tunneling. It is made of silicon oxide.

これに対し、第二の誘電体層５１３は例えばドープされたＳ　ｒ　Ｔ　ｉ　Ｏ２ 等の誘電体よりなり、非常に大きい誘電率ε、を有する。先にも説明したか、Ｓ 　ｒ　Ｔ　ｉ　ＯｚのドーピングはＳｒ原子の一部をＮｂ原子で置換することで なされる。この構造においては、バイアスが適当に加えられると電子のトンネリ ングが生じ、カソード層５１１から注入された電子は誘電体層５１２をトンネリ ングによって通り抜け、誘電体層５１３の伝導帯に沿って移動して了ノード層５ １４に到る。On the other hand, the second dielectric layer 513 is, for example, doped SrTiO2 It is made of a dielectric material such as, and has a very large dielectric constant ε. Did I explain it earlier, S? r　T　i　Oz doping is done by replacing some of the Sr atoms with Nb atoms. It will be done. In this structure, electron tunneling occurs when a bias is applied appropriately. electrons injected from the cathode layer 511 tunnel through the dielectric layer 512. pass through the conduction band of the dielectric layer 513 and reach the node layer 5. It reaches 14.

図７７は図７６の構造のバンド構造を示し、図中実線は熱平衡状態を、また破線 は順方向バイアス状態を表す。この構造では、バンド構造図かられかるように、 ダイオードに印加された電圧の大部分は、電気変位ベクトルの連続性のため空乏 層中の電場がバリア層中におけるよりもはるかに小さくなることに起因して、は とんどがバリア層に加わることになる。同じ理由から、バンドの曲かりはほとん どがバリア層５１２中で生じることがわかる。その結果、第二の誘電体層５１３ 中に空乏領域ＤＬに対応して生じるバンドの曲がりははるかに小さくなる。Figure 77 shows the band structure of the structure in Figure 76, where the solid line indicates the thermal equilibrium state and the broken line represents a forward bias condition. In this structure, as seen from the band structure diagram, Most of the voltage applied to the diode is depleted due to the continuity of the electrical displacement vector. Due to the fact that the electric field in the layer is much smaller than in the barrier layer, Tondo will be added to the barrier layer. For the same reason, the band's songs are mostly It can be seen that this occurs in the barrier layer 512. As a result, the second dielectric layer 513 The band bending that occurs in response to the depletion region DL becomes much smaller.

図７６の構造では、層５１２をトンネルしてカソード電極５１１から誘電体層５ １３に至り、さらに層５１３の伝導帯に沿って流れる電子に対する実効的なバリ アの高さは、第一の電極層５１２と第二の電極層５１３の間の境界面における伝 導帯端の高さφ、により与えられる。図７８は空乏近似を使った［５１３の誘電 率ε、に対するφ、の計算を示す。In the structure of FIG. 76, the layer 512 is tunneled to connect the cathode electrode 511 to the dielectric layer 5. 13 and further provides an effective barrier for electrons flowing along the conduction band of layer 513. The height of A is the height of the transmission at the interface between the first electrode layer 512 and the second electrode layer 513. It is given by the height φ of the conductive band end. Figure 78 shows the dielectric of [513] using the depletion approximation. The calculation of φ, for the rate ε, is shown.

この計算においては、第一の誘電体層５１２の厚さを６０人、層５１２の誘電率 ε１を１０とした。計算はｎ型ドーパントであるＮｄの種々のレベルについて行 った。In this calculation, the thickness of the first dielectric layer 512 is 60, and the dielectric constant of the layer 512 is ε1 was set to 10. Calculations were performed for various levels of Nd, an n-type dopant. It was.

この計算によれば、無バイアス状態下におけるバリア高さφ、は、層５１３の誘 電率ε、を約１０４、層５１３中におけるキャリア密度を１Ｏ１１〜ｌＯ１Ｉ１ ０１Ｉ、さらに層５１２．５１３におけるバンドの曲がりの和を１ｅＶとした場 合、数ミリボルトに下がることが示される。According to this calculation, the barrier height φ under no bias condition is The electric constant ε is approximately 104, and the carrier density in the layer 513 is 1O11 to 1O1I1. 01I, further assuming that the sum of band bending in layers 512 and 513 is 1 eV. It is shown that the voltage drops to a few millivolts.

ダイオードに電圧が印加されると、層５１３中の電圧は平行移動する。When a voltage is applied to the diode, the voltage in layer 513 translates.

これは、バンドの曲がりの大部分が第一の誘電体層５１２で生じているためであ る。層５１３に印加される電圧が正であった場合、層５１３の伝導帯のレベルは フェルミレベルＥ、について下方に変位し、カソード層５１１からアノード層５ １４へ流れる電流は増加する。一方、負電圧が印加された場合は、ｌ１ｉ５１３ の伝導帯は上方に変位し、ダイオードを流れる電流は実質的に消失する。無バイ アス状態での実効）くリア高さφ、が数ミリボルト程度なので、このダイオード は電圧振幅が数ミリボルト程度の微弱電圧信号でも充分に整流することができる 。This is because most of the band bending occurs in the first dielectric layer 512. Ru. If the voltage applied to layer 513 is positive, the level of the conduction band of layer 513 is Displaced downward about the Fermi level E, from the cathode layer 511 to the anode layer 5 The current flowing to 14 increases. On the other hand, when a negative voltage is applied, l1i513 The conduction band of is displaced upwards and the current flowing through the diode virtually disappears. No bike This diode can sufficiently rectify even weak voltage signals with a voltage amplitude of several millivolts. .

本発明では、層５１２の厚さは無バイアス状態において電子かトンネリングでき る程度の値に設定される。あるいは、層５１２の厚さをやや厚めにし、図７７に 破線で示したようにダイオードが順方向ノくイアスされた場合のみトンネリング が生じるようにしてもよい。In the present invention, the thickness of layer 512 is such that electrons can tunnel under unbiased conditions. It is set to a value that is suitable for Alternatively, the thickness of the layer 512 may be made slightly thicker, as shown in FIG. Tunneling occurs only when the diode is forward-earthed as shown by the dashed line. may occur.

図７９は金属−半導体接合において従来より知られているショットキーバリアを 示す。この場合には、実効バリア高さφ、は接合部の空乏領域ＤＬを形成するバ ンドの曲がりにより決定されており、従ってこの値は接合を形成する物質の組合 せによって決定される、一般に、φ、の値は０．５〜０．８Ｖ以下にはできず、 このため電圧振幅がこのしきし１値よりも小さい信号は整流することができなか った。本発明のダイオードはこの問題を解決しており、通信システムやレーダー システムにおし）で極めて有用である。Figure 79 shows a conventionally known Schottky barrier in metal-semiconductor junctions. show. In this case, the effective barrier height φ is the barrier forming the depletion region DL of the junction. This value is determined by the bending of the bond, and therefore this value depends on the combination of materials forming the bond. In general, the value of φ, which is determined by Therefore, signals whose voltage amplitude is smaller than this threshold value cannot be rectified. It was. The diode of the present invention solves this problem and is useful in communications systems and radar. It is extremely useful in system applications.

図７６のダイオードの電流電圧特性は次式で与えられる。The current-voltage characteristics of the diode shown in FIG. 76 are given by the following equation.

Ｉ＝ＳＡ＊Ｔ２ｅｘｐ　（−φｍ　／ｋＴ）（ｅｘｐ　（ｑＶ’　／ｎ’　ｋＴ ）−ｅｘｐ　（（１／ｎ’　−１）　・ｑＶ’　／ｋＴ））＝−３Ａ＊ｅｘｐ（ −φｓ　／ｋＴ）（ｅｘｐ　（ｑＶ／ｎｋＴ）−ｅｘｐ　（（１／ｎ−１）　・ ｑＶ／ｋＴ））ここで、Ｓはダイオードの面積、Ａ本は層５１２を通る電子のト ンネル確率の効果を含んだ実効リチャードソン定数、φ、は実効バリア高さ、Ｔ は温度、Ｖ’　（＝−Ｖ）は層５１３の電圧に対するカソード層５１１の電極電 圧、ｎｏは順方向バイアス条件についての理想因子、またｎはｎ−１＝１−ｎ’ 　−’で与えられる逆方向動作についての理想因子である。I=SA*T2exp　(-φm　/kT)(exp　(qV'　/n'　kT )-exp　((1/n'　-1)　・qV'　/kT))=-3A*exp( -φs / kT) (exp (qV/nkT) - exp ((1/n-1) ・ qV/kT)) where S is the area of the diode and A is the electron torrent passing through the layer 512. The effective Richardson constant, φ, which includes the effect of the channel probability, is the effective barrier height, T is the temperature, and V' (=-V) is the electrode voltage of the cathode layer 511 with respect to the voltage of the layer 513. pressure, no is the ideality factor for forward bias conditions, and n is n-1=1-n' The ideal factor for the backward motion is given by -'.

ｎｏの値は １／ｎ’＝１−φｓ　／　（ｑＶ’　）＝１−　（１＋（２ε。ε１　／　（ｑ ’　Ｎａ　）　）　（ε、／（ε２ｄ）！（φ、。−ｋＴ））”’ ここで、Ｎ、は半導体のキャリア密度、φ、。はトンネルバリアが存在しない場 合のゼロパイ了スバリ了高さ、ε２は１１５１３の誘電率、ε。The value of no is 1/n'=1-φs/(qV')=1-(1+(2ε.ε1/(q ’ Na)) (ε, /(ε2d)!(φ,.-kT))”’ Here, N is the carrier density of the semiconductor, φ,. is the case where there is no tunnel barrier. ε2 is the dielectric constant of 11513, ε.

は層５１２の誘電率を表す。represents the dielectric constant of layer 512.

図８０は図７６のダイオードの変形例である、本発明の第２５実施例を示す。こ のダイオードはシリコン基板５２７を有し、その上に白金層５２２がアノード電 極として形成されている。層５２２にはり−ド５２６が接続されている。アノー ド層５２２上には５ｒＴｉＯｓよりなる誘電体層５２４が１０００人の厚さで形 成されており、誘電体層５２４上にはシリコン層５２３が６０人の厚さに形成さ れている。この場合、誘電体層５２４は誘電体層５１３に、誘電体層５２３は誘 電体層５１２に対応する。さらに、シリコン層５２３上にはカソード層としてＮ ｂ層５２１が形成されている。さらに、リード５２５がカソード層５２１に接続 されている。FIG. 80 shows a twenty-fifth embodiment of the present invention, which is a modification of the diode shown in FIG. child The diode has a silicon substrate 527 on which a platinum layer 522 serves as an anode voltage. It is formed as a pole. A beam 526 is connected to layer 522. Annaud A dielectric layer 524 made of 5rTiOs is formed on the hard layer 522 to a thickness of 1000 nm. A silicon layer 523 is formed on the dielectric layer 524 to a thickness of 60 mm. It is. In this case, the dielectric layer 524 is attached to the dielectric layer 513, and the dielectric layer 523 is attached to the dielectric layer 513. It corresponds to the electric layer 512. Further, on the silicon layer 523, N is provided as a cathode layer. A b layer 521 is formed. Furthermore, a lead 525 is connected to the cathode layer 521. has been done.

本実施例のダイオードでは、１０ｍＶの順方向電圧を加えた場合、ゼロバイアス 状態に比べてコンダクタンスが１５倍も増加する。さらに、２０ｍＶの順方向電 圧を加えるとコンダクタンスは６０倍も増える。このように、本実施例のダイオ ードは優れた整流特性を有している。The diode of this example has zero bias when a forward voltage of 10 mV is applied. The conductance increases by 15 times compared to the state. Furthermore, a forward voltage of 20 mV When pressure is applied, the conductance increases by 60 times. In this way, the diode of this example The board has excellent rectifying properties.

図８１は本発明の第二十三実施例を示す。この実施例は図７６のダイオードの変 形例である。本実施例は、Ｎｂを例えば６　ｘ　ｌ　Ｏ１７ｃｍ”のキャリア密 度にドープした５ｒＴｉＣＬ基板５２９を使う。基板は４００μｍの厚さに形成 され、ｎｕにドープされている。基板５２９が導電性を有するため、リード５２ ６は基板５２９に直接に接続されている。FIG. 81 shows a twenty-third embodiment of the present invention. This example is a variation of the diode in Figure 76. This is an example. In this example, Nb is used at a carrier density of, for example, 6 x l O17 cm. A highly doped 5rTiCL substrate 529 is used. The substrate is formed to a thickness of 400 μm. and doped with nu. Since the substrate 529 is conductive, the leads 52 6 is directly connected to the substrate 529.

リード５２６が接続されたのと反対側の面には表面空乏領域５２９Ａが形成され ている。基板５２９上には、誘電体層５２３とカソード層５２１とが先の実施例 の場合と同様に形成されており、リード５２５がカソード層５２１に接続される 。本実施例では、リード５２６が基板５２９に直接に接続されるため、素子の製 造が容易である。A surface depletion region 529A is formed on the opposite surface to which the lead 526 is connected. ing. A dielectric layer 523 and a cathode layer 521 are disposed on the substrate 529 in the previous embodiment. The lead 525 is connected to the cathode layer 521. . In this embodiment, the leads 526 are directly connected to the substrate 529, so the device manufacturing It is easy to construct.

図８２は本実施例のダイオードの電圧電流特性を示す。この特性は液体ヘリウム 温度でのものである。この図よりわかるように、電圧振幅が２０ｍＶの電圧信号 に対して明瞭な整流作用が認められる。FIG. 82 shows the voltage-current characteristics of the diode of this example. This property is due to liquid helium It is based on temperature. As can be seen from this figure, the voltage signal has a voltage amplitude of 20 mV. A clear rectifying effect is observed.

図８３は本発明の第二十七実施例を示す。本実施例では、非ドープ５ｒＴｉ０＊ 層５３０が、表面空乏層５２９Ａが形成された基板５２９の表面に形成される。FIG. 83 shows a twenty-seventh embodiment of the present invention. In this example, undoped 5rTi0* A layer 530 is formed on the surface of the substrate 529 on which a surface depletion layer 529A is formed.

層５３０は約５００人の厚さを有し、空乏領域５２９Ａを通って侵入するキャリ アを阻止する。ダイオードをこのように形成することにより、逆方向へのリーク 電流を減らすことができる。Layer 530 has a thickness of approximately 500 nm and is free of carriers penetrating through depletion region 529A. prevent a. By forming the diode in this way, leakage in the reverse direction is prevented. Current can be reduced.

図８４は本発明の第二子爪実施例を示し、本実施例では基板５２９のかわりにＫ Ｔａ＋−８Ｎｂ、Ｏ，よりなる基板５３２が使われる。基板はｎ−盟にドープさ れ、０．０５に設定された組成パラメータを有する。FIG. 84 shows a second subclaw embodiment of the present invention, in which the substrate 529 is replaced by K. A substrate 532 made of Ta+-8Nb, O, is used. The substrate is n-doped with the composition parameter set to 0.05.

基板５３２のドープはに原子をＣａ原子て置換することで実現できる。Doping of the substrate 532 can be achieved by replacing the atoms with Ca atoms.

基板５２９上には同一組成の非ドープ＠５３１が形成されている。さらに、層５ ３１上には、シリコンバリア層５２３とカソード層５２１とか順次形成されてい る。基板の組成をこのように設定することにより、液体窒素温度に相当する７７ Ｋにおいて、最大の誘電率か得られる。これにより、本実施例のダイオードは液 体窒素温度において優れた性能を発揮する。An undoped @531 having the same composition is formed on the substrate 529. Furthermore, layer 5 31, a silicon barrier layer 523 and a cathode layer 521 are sequentially formed. Ru. By setting the composition of the substrate in this way, the temperature of 77 The maximum dielectric constant is obtained at K. As a result, the diode of this example is a liquid Demonstrates excellent performance at body nitrogen temperature.

図８５は本発明のダイオードの応用例を示す。この例では、ダイオードはジョセ フソン接合ＪＪと組み合わせてＯＲゲートを形成する。かかるジョセフソン回路 か処理する論理振幅は一般に数ミリボルト程度で、従って、従来のダイオードは 図示したようなＯＲゲートを形成するのには使えない。このため、従来のジョセ フソンＯＲゲートは、超伝導量子干渉計を含んだ極めて複雑な構成となっていた 。本発明によるダイオードを使うと、ジョセフソンＯＲゲートの構成は実質的に 簡素化される。FIG. 85 shows an example of application of the diode of the present invention. In this example, the diode is An OR gate is formed in combination with Fuson junction JJ. This Josephson circuit The logic amplitudes to be processed are typically on the order of a few millivolts, so conventional diodes It cannot be used to form an OR gate as shown. For this reason, the conventional The Fuson OR gate had an extremely complex configuration that included a superconducting quantum interferometer. . Using the diode according to the invention, the configuration of the Josephson OR gate is essentially Simplified.

図８６は本発明によるトランジスタを使ったジョセフソンＯＲゲートの例を示す 。本実施例においても、回路構成は非常に簡素化される。FIG. 86 shows an example of a Josephson OR gate using transistors according to the present invention. . In this embodiment as well, the circuit configuration is greatly simplified.

図８７は本発明によるトランジスタの応用例を示す。この例では、トランジスタ はＭＶＴＬゲート等のジョセフソン論理ゲートの出力を供給されてそれを増幅す るのに使われる。これにより、容易に多数のファンアウトを得ることができる。FIG. 87 shows an application example of the transistor according to the present invention. In this example, the transistor is supplied with the output of a Josephson logic gate such as an MVTL gate and amplifies it. used for This makes it easy to obtain a large number of fanouts.

さらに、本発明は以上に説明した実施例に限定されるものでな（、本発明の要旨 内において、様々な変形、変更が可能である。Furthermore, the present invention is not limited to the embodiments described above. Various modifications and changes are possible within the scope.

産業上の利用可能性 以上に説明したように、本発明による電子素子はトランジスタとして形成した場 合は、誘電体層を流れるリーク電流が生じないため、高い電圧および電流利得を 育するトランジスタが得られる。このトランジスタはベース抵抗によっては制約 されない、速い動作速度を存する。また、パンチスルー現象も生じない。誘電体 層に共鳴構造を形成することにより、トランジスタは非線型特性を示す。また、 かかるトランジスタは広い温度範囲動作可能である。さらに、超伝導体及び高温 超伝導体を含む種々の導体材料をエミッタおよびコレクタ領域に使用可能である 。その結果、トランジスタの速度はさらに向上する。また、本発明は順方向しき い値電圧が実質的に存在しないダイオードを提供する。換言すれば、本発明によ るダイオードは、電圧振幅が数ミリボルト以下の非常に微弱な信号をも処理可能 である。Industrial applicability As explained above, the electronic device according to the present invention can be formed as a transistor. high voltage and current gain because there is no leakage current flowing through the dielectric layer. This results in transistors that can be grown. This transistor is limited by the base resistance. It has a fast operating speed. Furthermore, no punch-through phenomenon occurs. dielectric By forming a resonant structure in the layers, the transistor exhibits nonlinear characteristics. Also, Such transistors are capable of operating over a wide temperature range. Furthermore, superconductors and high temperature Various conductive materials can be used for the emitter and collector regions, including superconductors . As a result, the speed of the transistor is further increased. The present invention also provides forward thresholding. To provide a diode with substantially no low value voltage. In other words, the present invention diodes can handle very weak signals with voltage amplitudes of a few millivolts or less It is.

Φ　シｔΣ ＭＶＴＬ 要約書 本発明による電子素子は、キャリアがトンネリングにより通過できるような第一 の厚さと第一の誘電率とを有する第一の誘電体層（１０３）と、第一の誘電体層 に接するように設けられ、第一の厚さよりも実質的に大きい第二の厚さを有する とともに第一の誘電率よりも実質的に大きい第二の誘電率を有する第二の誘電体 層（１０４）と、第一の誘電体層上に設けられ、キャリアを注入する第一の電極 （１０１）と、第二の誘電体層に接触して設けられ、制御電圧を供給されて第二 の誘電体層中を流れるキャリアの流れを制御する第二の電極（１０８）とを備え 構成する。Φ ShitΣ MVTL abstract The electronic device according to the present invention has a primary structure through which carriers can pass by tunneling. a first dielectric layer (103) having a thickness and a first dielectric constant; and has a second thickness that is substantially greater than the first thickness. a second dielectric material having a second dielectric constant substantially greater than the first dielectric constant; a layer (104) and a first electrode provided on the first dielectric layer and for injecting carriers. (101) is provided in contact with the second dielectric layer and is supplied with a control voltage to and a second electrode (108) for controlling the flow of carriers flowing through the dielectric layer. Configure.

国際調査報告international search report

Claims (38)

【特許請求の範囲】[Claims] （１）上主面とこれに対向する下主面を有し、キャリアが通過出来るように設定 された第一の厚さを有し、第一の誘電率を有してトンネルバリアとして作用する 第一の誘電体層と； 前記第一の誘電体層の下主面に直接に接する上主面と、これに対向する下主面と を有し、前記第一の厚さよりも実質的に大きい第二の厚さと前記第一の誘電率よ りも実質的に大きい第二の誘電率とを有する第二の誘電体層と； 第一の誘電体層の上主面上に形成され、第一の誘電体層にキャリアを注入する第 一の電極手段と； 前記第二の誘電体層に接して形成され、制御電圧を印加されて前記第二の誘電体 層を通過するキャリアの流れを制御する第二の電極手段とよりなる、電子素子。(1) It has an upper main surface and a lower main surface opposing it, and is set so that the carrier can pass through. and a first dielectric constant to act as a tunnel barrier. a first dielectric layer; an upper main surface that is in direct contact with the lower main surface of the first dielectric layer, and a lower main surface that opposes this; and a second thickness substantially greater than the first thickness and a dielectric constant greater than the first thickness. a second dielectric layer having a second dielectric constant substantially greater than the second dielectric constant; A second layer is formed on the upper main surface of the first dielectric layer and injects carriers into the first dielectric layer. one electrode means; The second dielectric layer is formed in contact with the second dielectric layer, and a control voltage is applied to the second dielectric layer. An electronic device comprising a second electrode means for controlling the flow of carriers through the layer. （２）該第二の誘電体層は伝導帯と価電子帯とを有し、該第二の誘電率は、伝導 帯と価電子帯のポテンシャルレベルが、前記制御電圧に応じて静電誘導効果によ り制御されるように設定されている請求項１記載の電子素子。(2) The second dielectric layer has a conduction band and a valence band, and the second dielectric constant has a conduction band and a valence band. The potential levels of the band and the valence band change depending on the control voltage due to the electrostatic induction effect. 2. The electronic device according to claim 1, wherein the electronic device is configured to be controlled by the following. （３）該第二の誘電率は少なくとも２０００より大きい請求項１記載の電子素子 。(3) The electronic device according to claim 1, wherein the second dielectric constant is at least greater than 2000. . （４）該第二の誘電率は少なくとも２０，０００より大きい請求項３記載の電子 素子。(4) The electron of claim 3, wherein the second dielectric constant is greater than at least 20,000. element. （５）該第二の誘電体層は、チタン，錫，ジルコニウム，ニオブおよびタンタル の内の一以上を含む酸化物よりなる請求項１記載の電子素子。(5) The second dielectric layer includes titanium, tin, zirconium, niobium and tantalum. The electronic device according to claim 1, comprising an oxide containing one or more of the following. （６）該第二の誘電体層は、チタン酸ストロンチウム，チタン酸バリウム，錫酸 カルシウム，錫酸バリウム，ジルコン酸バリウム，ニオブ酸リチウム，タンタル 酸リチウム，およびこれらの混合物よりなる群より選択される請求項１記載の電 子素子。(6) The second dielectric layer is made of strontium titanate, barium titanate, stannic acid. Calcium, barium stannate, barium zirconate, lithium niobate, tantalum lithium oxide, and mixtures thereof. Child element. （７）該第二の誘電体層は、チタン酸ストロンチウムよりなる請求項１記載の電 子素子。(7) The electric current according to claim 1, wherein the second dielectric layer is made of strontium titanate. Child element. （８）該第二の誘電体層は、組成がＫＴａ１−ｘ、ＮｂｘＰ３で、パラメータｘ が約０．００５に設定されたニオブ酸カリウムタンタルよりなる請求項１記載の 電子素子。(8) The second dielectric layer has a composition of KTa1-x, NbxP3, and a parameter x of claim 1, comprising potassium tantalum niobate, wherein 0.005. electronic element. （９）該第一の厚さは約１０ｎｍよりも小である請求項１記載の電子素子。9. The electronic device of claim 1, wherein the first thickness is less than about 10 nm. （１０）該第一の誘電体層はシリコンよりなる請求項１記載の電子素子。(10) The electronic device according to claim 1, wherein the first dielectric layer is made of silicon. （１１）該第一の誘電体層は酸化シリコンよりなる請求項１記載の電子素子。(11) The electronic device according to claim 1, wherein the first dielectric layer is made of silicon oxide. （１２）該第二の誘電体層は不純物によりドープされてキャリア密度を有し、該 第二の電極手段は前記第二の誘電体層の下主面上に形成されて、前記第一の電極 手段にて注入され、前記第一および第二の誘電体層を通過したキャリアを回収す る請求項１記載の電子素子。(12) The second dielectric layer is doped with impurities and has a carrier density, and A second electrode means is formed on the lower major surface of the second dielectric layer and is connected to the first electrode. Collecting the carriers injected by the means and passing through the first and second dielectric layers. The electronic device according to claim 1. （１３）該第二の誘電体層は、前記第一の誘電体層と接する上主面に空乏領域を 形成されてなり、該空乏領域は、第一の電極手段からの電子に対して熱平衡状態 で２０ｍＶよりも小さい実効バリア高さを形成する請求項１２記載の電子素子。(13) The second dielectric layer has a depletion region on its upper main surface in contact with the first dielectric layer. the depletion region is in thermal equilibrium with respect to electrons from the first electrode means. 13. The electronic device of claim 12, wherein the electronic device forms an effective barrier height of less than 20 mV. （１４）該第二の誘電体層は１０１７〜１０１８ｃｍ−３のキャリア濃度にドー プされている請求項１３記載の電子素子。(14) The second dielectric layer is doped to a carrier concentration of 1017 to 1018 cm-3. 14. The electronic device according to claim 13, wherein: （１５）該第二の誘電体層は、その上主面に沿って不純物濃度を減少させた単一 の層を含む請求項１２記載の電子素子。(15) The second dielectric layer is a single layer having a reduced impurity concentration along its upper main surface. The electronic device according to claim 12, comprising a layer of. （１６）該第一および第二の電極手段の少なくとも一方は超伝導体よりなる請求 項１２記載の電子素子。(16) A claim in which at least one of the first and second electrode means is made of a superconductor. Item 13. Electronic device according to item 12. （１７）該電子素子は、前記第一および第二の電極手段から離間して形成され、 第一の電極手段で注入されて第一および第二の誘電体層を通過したキャリアを回 収する第三の電極手段を含む請求項１記載の電子素子。(17) the electronic element is formed spaced apart from the first and second electrode means; Circulate carriers injected by the first electrode means and passed through the first and second dielectric layers. 2. An electronic device according to claim 1, further comprising third electrode means containing said electrode means. （１８）該第二の誘電体層はその側面を画成する側壁を有し、該第二の電極手段 は第二の誘電体層の側壁上に形成され、該第三の電極手段は第二の誘電体層の下 主面を介してキャリアを回収する請求項１７記載の電子素子。(18) the second dielectric layer has a sidewall defining a side surface of the second dielectric layer; is formed on the sidewalls of the second dielectric layer, and the third electrode means is formed below the second dielectric layer. 18. The electronic device according to claim 17, wherein the carrier is recovered via the main surface. （１９）該電子素子は、第二の誘電率よりも実質的に小さい第三の誘電率を有す る第三の誘電体層を含み、該第三の誘電体層は上主面と下主面を有し、上主面が 第二の誘電体層の下主面に直接に接するように設けられている請求項１８記載の 電子素子。(19) The electronic device has a third dielectric constant that is substantially smaller than the second dielectric constant. a third dielectric layer having an upper major surface and a lower major surface, the third dielectric layer having an upper major surface and a lower major surface; 19. The method according to claim 18, wherein the second dielectric layer is provided in direct contact with the lower main surface of the second dielectric layer. electronic element. （２０）該第三の誘電体層は第二の誘電体層のものよりも実質的に小さなバンド ギャップを有する半導体材料よりなる請求項１９記載の電子素子。(20) the third dielectric layer has a substantially smaller band than that of the second dielectric layer; 20. The electronic device according to claim 19, comprising a semiconductor material having a gap. （２１）該第三の誘電体層は酸化亜鉛よりなる請求項２０記載の電子素子。(21) The electronic device according to claim 20, wherein the third dielectric layer is made of zinc oxide. （２２）該第二の電極手段は前記第二の誘電体層の側壁に、２μｍ以下の距離離 れた二つの相互に対向する位置で接続される請求項１８記載の電子素子。(22) The second electrode means is arranged on the side wall of the second dielectric layer at a distance of 2 μm or less. 19. The electronic device according to claim 18, wherein the electronic device is connected at two mutually opposing positions. （２３）該第一および第二の電極手段のうち、少なくとも一方は超伝導体よりな る請求項１７記載の電子素子。(23) At least one of the first and second electrode means is made of a superconductor. The electronic device according to claim 17. （２４）該第二の電極手段はＫＴａ１−ｘ、ＮｂｘＯ２で表されるニオブ酸カリ ウムタンタルよりなり、第一および第二の電極手段の少なくとも一方は酸化物高 温超伝導体よりなる請求項２３記載の電子素子。(24) The second electrode means is potassium niobate represented by KTa1-x, NbxO2. at least one of the first and second electrode means has a high oxide content. 24. The electronic device according to claim 23, comprising a warm superconductor. （２５）該第一の誘電体層は、離散的エネルギー準位を有する領域を含み、該領 域はキャリアの共鳴トンネリングを生じる請求項１７記載の電子素子。(25) The first dielectric layer includes a region having discrete energy levels, and the first dielectric layer includes a region having discrete energy levels; 18. The electronic device according to claim 17, wherein the region causes resonant tunneling of carriers. （２６）該第一の誘電体層は第二の誘電体層の上主面を露出するように形成され 、該第二の電極手段は第二の誘電体層の上主面の露出部分に直接に接続されてい る請求項１７記載の電子素子。(26) The first dielectric layer is formed to expose the upper main surface of the second dielectric layer. , the second electrode means is connected directly to the exposed portion of the upper major surface of the second dielectric layer. The electronic device according to claim 17. （２７）該第一および第三の電極手段はＹＢａ２Ｃｕ３Ｏ７よりなり、該第一お よび第三の誘電体層は、第一及び第三の電極手段に共通に含まれる元素を含んだ 低誘電率の化合物よりなる請求項２３記載の電子素子。(27) The first and third electrode means are made of YBa2Cu3O7, and the first and third electrode means are made of YBa2Cu3O7. and the third dielectric layer contains an element commonly contained in the first and third electrode means. 24. The electronic device according to claim 23, comprising a compound having a low dielectric constant. （２８）該第一および第三の層はＰｒＢａ２Ｃｕ３Ｏ７よりなる請求項２７記載 の電子素子。(28) Claim 27, wherein the first and third layers are made of PrBa2Cu3O7. electronic elements. （２９）該第一の誘電体層は、第二の誘電体層の上主面の一部に形成されており 、該第二の誘電体層の上主面の残りの部分は露出されており、該第三の電極手段 は第二の誘電体層の上主面上に形成されている請求項１７記載の電子素子。(29) The first dielectric layer is formed on a part of the upper main surface of the second dielectric layer. , the remaining portion of the upper major surface of the second dielectric layer is exposed, and the third electrode means 18. The electronic device according to claim 17, wherein is formed on the upper main surface of the second dielectric layer. （３０）該第三の電極手段は、第二の誘電体層の上主面上で第一の電極手段を囲 むように設けられている請求項２９記載の電子素子。(30) The third electrode means surrounds the first electrode means on the upper main surface of the second dielectric layer. 30. The electronic device according to claim 29, wherein the electronic device is provided so as to （３１）該第二の電極手段は第二の誘電体層の下主面上に形成される請求項２９ 記載の電子素子。(31) Claim 29, wherein the second electrode means is formed on the lower main surface of the second dielectric layer. The electronic device described. （３２）該第二の電極手段は第二の誘電体層の上主面上に形成されている請求項 ２９記載の電子素子。(32) Claim in which the second electrode means is formed on the upper main surface of the second dielectric layer. 29. The electronic device according to 29. （３３）第二の誘電体層の上主面と第三の電極手段との間には、キャリアのトン ネリングを可能にするような厚さの第三の誘電体層が設けられている請求項２９ 記載の電子素子。(33) Between the upper main surface of the second dielectric layer and the third electrode means, there is a ton of carriers. Claim 29: A third dielectric layer is provided of a thickness to allow walling. The electronic device described. （３４）該第三の電極手段は、第二の誘電体層の上主面上に、第一の誘電体層を 介して設けられている請求項２９記載の電子素子。(34) The third electrode means has a first dielectric layer on the upper main surface of the second dielectric layer. 30. The electronic device according to claim 29, wherein the electronic device is provided through the electronic device. （３５）該第二の誘電体層中には、その上主面に沿って、第一の電極手段と第二 の電極手段との間の部分に、所定の離散的エネルギーレベルを有する共鳴構造が 形成されている請求項２９記載の電子素子。(35) The second dielectric layer includes a first electrode means and a second electrode means along an upper major surface thereof. a resonant structure having predetermined discrete energy levels between the electrode means and the electrode means; The electronic device according to claim 29, wherein the electronic device is formed. （３６）該共鳴構造は欠陥を含む領域よりなる請求項３５記載の電子素子。(36) The electronic device according to claim 35, wherein the resonance structure comprises a region containing defects. （３７）該共鳴構造はアモルファスシリコンの領域よりなる請求項３５記載の電 子素子。(37) The electrolyte according to claim 35, wherein the resonant structure comprises a region of amorphous silicon. Child element. （３８）上主面と下主面とを有し、キャリアを注入する第一の電極と；上主面と 下主面とを有し、第一の電極の上主面上に、下主面が第一の電極の上主面に直接 に接するように設けられ、第一の誘電率を有する第一の誘電体層と； 上主面と下主面とを有し、第一の誘電体層上に、下主面が第一の誘電体層の上主 面に直接に接するように設けられ、第一の誘電率よりも実質的に大きな誘電率を 有する第二の誘電体層と；第二の誘電体層に接続され、第二の誘電体層の伝導帯 と価電子帯のポテンシャルレベルを制御する制御電圧を印加される第二の電極と ；上主面と下主面とを有し、第二の誘電体層上に、下主面が第二の誘電体層の上 主面に直接に接するように設けられ、第二の誘電率よりも実質的に小さな第三の 誘電率を有する第三の誘電体層と；上主面と下主面とを有し、第三の誘電体層の 上主面上に設けられ、キャリアを回収する第三の電極とを備え該第二の電極は制 御電圧を印加されて、第一の電極から第三の電極へ、第一、第二および第三の誘 電体層を通過して流れるキャリアの流れを、第二の誘電体層中のポテンシャルレ ベルを制御することにより制御するトランジスタ。(38) A first electrode having an upper main surface and a lower main surface and into which carriers are injected; the lower major surface is directly on the upper major surface of the first electrode, and the lower major surface is directly on the upper major surface of the first electrode. a first dielectric layer provided in contact with and having a first dielectric constant; It has an upper main surface and a lower main surface, and the lower main surface is on the upper main surface of the first dielectric layer. provided in direct contact with the surface and having a dielectric constant substantially greater than the first dielectric constant. a second dielectric layer having; a conduction band of the second dielectric layer connected to the second dielectric layer; and a second electrode to which a control voltage is applied to control the potential level of the valence band. ; having an upper main surface and a lower main surface, the lower main surface is on the second dielectric layer; A third dielectric having a dielectric constant substantially smaller than the second dielectric constant is provided so as to be in direct contact with the principal surface. a third dielectric layer having a dielectric constant; having an upper principal surface and a lower principal surface; and a third electrode provided on the upper main surface to collect the carrier. A control voltage is applied to the first, second and third electrodes from the first electrode to the third electrode. The flow of carriers passing through the dielectric layer is controlled by the potential level in the second dielectric layer. Transistor controlled by controlling the bell.