JPH0547172A - Ferroelectric memory - Google Patents
Ferroelectric memoryInfo
- Publication number
- JPH0547172A JPH0547172A JP3197813A JP19781391A JPH0547172A JP H0547172 A JPH0547172 A JP H0547172A JP 3197813 A JP3197813 A JP 3197813A JP 19781391 A JP19781391 A JP 19781391A JP H0547172 A JPH0547172 A JP H0547172A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- ferroelectric
- thin film
- ferroelectric memory
- memory according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は強誘電体材料を情報記録
媒体に用いた非破壊読出しで行い得る強誘電体メモリに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-destructive read-out ferroelectric memory using a ferroelectric material as an information recording medium.
【０００２】[0002]
【従来の技術】一般に、強誘電体材料はヒステリシス特
性を有し、この特性を利用して不揮発性メモリとしてデ
ータを記憶できることが一般に知られている。そして、
この強誘電体メモリの素子構造としては以下のような２
通りのものが考えられる。2. Description of the Related Art Generally, it is known that a ferroelectric material has a hysteresis characteristic and data can be stored as a non-volatile memory by utilizing this characteristic. And
The element structure of this ferroelectric memory is as follows.
The street can be considered.
【０００３】１つは、単純マトリックス構造で強誘電体
薄膜の表裏に付設された直交するストライプ電極の交差
点を１つのメモリセルとするもので、構造が簡単で高密
度化の可能性が大きい。もう１つは、１つの強誘電体セ
ルに１つのスイッチ素子が設けられているアクティブマ
トリックス構造で、構造が複雑で高密度化に限界があ
る。従来、これらのメモリの読出し法として、選択セル
の再書き込みが必要な、分極反転電流を利用する破壊読
出し法が行なわれている。ここで、破壊読みだし法と
は、抗電界を越える電界を印加し分極方向を反転させる
ことによりメモリの読出しを行うものである。上記破壊
読出し法によれば、電流変化の割合も大きくなるので、
メモリ内容をＳＮ比よく確実に読み出すことができる。One is a simple matrix structure in which the crossing points of orthogonal stripe electrodes provided on the front and back of the ferroelectric thin film are used as one memory cell, and the structure is simple and there is a high possibility of high density. The other is an active matrix structure in which one switching element is provided in one ferroelectric cell, and the structure is complicated and there is a limit to high density. Conventionally, as a reading method of these memories, a destructive reading method using a polarization inversion current, which requires rewriting of a selected cell, has been performed. Here, the destructive read method is to read the memory by applying an electric field exceeding the coercive electric field and reversing the polarization direction. According to the above destructive read method, the rate of change in current also increases, so
It is possible to reliably read the memory contents with good SN ratio.
【０００４】また、本出願人による特開平２−１５４３
８９号公報では、単純マトリックス構造のメモリにおい
て、強誘電体薄膜自身のもつ自発分極の自発反転現象に
よる低インピーダンスの書き込み読出しによって、非選
択セルへの影響をおさえながら書き込み、読出しをする
という非破壊読出しのアイデアが開示されている。Further, Japanese Patent Application Laid-Open No. 2-1543 of the present applicant
In Japanese Patent Publication No. 89, in a memory having a simple matrix structure, a low impedance write / read by a spontaneous inversion phenomenon of a spontaneous polarization of a ferroelectric thin film itself is performed, thereby performing non-destructive writing and reading while suppressing an influence on a non-selected cell. The read out idea is disclosed.
【０００５】[0005]
【発明が解決しようとする課題】しかし、上記破壊読出
し法においては、分極反転が繰り返されるために、強誘
電性の劣化により、残留分極が小さくなり、メモリとし
て長寿命化が難かしいだけでなく、複雑な回路による再
書き込みが必要となる。However, in the above-mentioned destructive read method, polarization reversal is repeated, so that the remanent polarization becomes small due to the deterioration of ferroelectricity, and it is difficult to extend the life of the memory. , Rewriting by a complicated circuit is required.
【０００６】そこで、非破壊読出しが望まれるが、上記
特開平２−１５４３８９号公報による非破壊読出し技術
では、単純マトリックスメモリ構造における書き込み、
読出し方法として、実現の可能性は高いが、自発分極の
自己反転現象に関しては、それを実現するための具体的
なメカニズムおよびデバイス構造が見出だされていな
い。Therefore, although non-destructive read is desired, in the non-destructive read technique disclosed in Japanese Patent Laid-Open No. 2-154389, writing in a simple matrix memory structure,
Although it is highly likely to be realized as a reading method, a specific mechanism and device structure for realizing the self-reversal phenomenon of spontaneous polarization have not been found.
【０００７】本発明は上記の問題に鑑みてなされたもの
で、分極方向を反転させずにメモリの内容を読み出す非
破壊読出し法により、記憶情報の読出しが可能な強誘電
体メモリ素子構造とその駆動方法について提供すること
を目的とする。The present invention has been made in view of the above problems, and a ferroelectric memory device structure capable of reading stored information by a nondestructive read method for reading the contents of a memory without inverting the polarization direction and its structure. The purpose is to provide a driving method.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に本発明の第１の態様による強誘電体メモリは、強誘電
体薄膜と、該強誘電体薄膜の一方の面に設けられた第１
電極と、該強誘電体薄膜の他方の面に設けられた第２電
極と、上記強誘電体薄膜の上記第１電極側の界面の内、
上記第１電極の設けられている以外の界面に設けられた
第１電荷蓄積層と、分極反転時の電荷の緩和時間より短
いパルス幅の電圧を第１電極と第２電極間に印加して、
前記第１電荷蓄積層に蓄積された残留表面電荷による反
電界の作用による分極の自己反転電流として記憶情報を
読出す読出し手段とを具備することを特徴とする。第２
の態様による強誘電体メモリでは、上記強誘電体薄膜の
上記第２電極側の界面の内、上記第２電極の設けられて
いる以外の界面に設けられた第２蓄積層をさらに具備す
ることを特徴とする。第３の態様による強誘電体メモリ
では、上記電荷蓄積層がキャリア移動度の小さな誘電体
又は有機誘電膜を更に具備することを特徴とする。第４
の態様による強誘電体メモリでは、上記電荷蓄積層が上
記強誘電体薄膜とはバンドギャップの異なる半導体また
は誘電体、有機物を用いて上記界面をヘテロ構造化する
ことにより構成されることを特徴とする。第５の態様に
よる強誘電体メモリでは、上記第１電極及び上記第２電
極の少なくとも一方をストライプ状、メッシュ構造、ポ
ーラス（多孔質）のネットワーク状、及び多数のピンホ
ール状のいずれかにすることを特徴とする。第６の態様
による強誘電体メモリでは、上記読出し手段が立ち上が
りおよび立ち下がり時間を緩和時間の１／２０〜１／５
と早くした方形波、半波整流正弦波、三角波のいずれか
の波形と、それに続く反対符号の方形波、半波整流正弦
波、三角波のいずれかの波形とを含むドライブ波形を、
上記第１電極・第２電極間に印加する手段を更に具備す
ることを特徴とする。第７の態様による強誘電体メモリ
は、上記第１電極として、半透明膜あるいは透明性電極
を用いることを特徴とする。In order to achieve the above object, a ferroelectric memory according to a first aspect of the present invention comprises a ferroelectric thin film and a ferroelectric thin film provided on one surface of the ferroelectric thin film. 1
An electrode, a second electrode provided on the other surface of the ferroelectric thin film, and an interface of the ferroelectric thin film on the first electrode side,
By applying a voltage having a pulse width shorter than the relaxation time of the charge at the time of polarization reversal to the first charge storage layer provided on the interface other than the area where the first electrode is provided, between the first electrode and the second electrode. ,
And a reading unit for reading the stored information as a self-reversal current of polarization due to the action of a destructive electric field due to the residual surface charges accumulated in the first charge accumulation layer. Second
According to another aspect of the present invention, the ferroelectric memory further includes a second storage layer provided on an interface other than the interface on which the second electrode is provided, of the interfaces on the second electrode side of the ferroelectric thin film. Is characterized by. The ferroelectric memory according to the third aspect is characterized in that the charge storage layer further comprises a dielectric or an organic dielectric film having a low carrier mobility. Fourth
In the ferroelectric memory according to the aspect, the charge storage layer is configured by heterostructure of the interface using a semiconductor, a dielectric or an organic material having a band gap different from that of the ferroelectric thin film. To do. In the ferroelectric memory according to the fifth aspect, at least one of the first electrode and the second electrode is formed in a stripe shape, a mesh structure, a porous (porous) network shape, or a large number of pinholes. It is characterized by In the ferroelectric memory according to the sixth aspect, the read-out means reduces the rise and fall times from 1/20 to 1/5 of the relaxation time.
And a faster drive waveform including a square wave, a half-wave rectified sine wave, or a triangular wave, followed by a square wave of the opposite sign, a half-wave rectified sine wave, or a triangular wave.
It is characterized by further comprising means for applying between the first electrode and the second electrode. The ferroelectric memory according to the seventh aspect is characterized in that a semitransparent film or a transparent electrode is used as the first electrode.
【０００９】[0009]
【作用】即ち、本発明の第１の態様による強誘電体メモ
リでは、強誘電体薄膜と、該強誘電体薄膜の一方の面に
設けられた第１電極と、該強誘電体薄膜の他方の面に設
けられた第２電極との間に、分極反転時の電荷の緩和時
間より短いパルス幅の電圧を印加して、上記強誘電体薄
膜の上記第１電極側の界面の内、上記第１電極の設けら
れている以外の界面に設けられた第１電荷蓄積層に蓄積
された残留表面電荷による反電界の作用による分極の自
己反転電流として記憶情報を読出し手段が読出す。第２
の態様による強誘電体メモリでは、第２蓄積層が上記強
誘電体薄膜の上記第２電極側の界面の内、上記第２電極
の設けられている以外の界面に設けられる。第３の態様
による強誘電体メモリでは、キャリア移動度の小さな誘
電体又は有機誘電膜が上記電荷蓄積層に設けられる。第
４の態様による強誘電体メモリでは、上記電荷蓄積層
に、上記強誘電体薄膜とはバンドギャップの異なる半導
体または誘電体、有機物を用いて上記界面をヘテロ構造
化することにより構成される。第５の態様による強誘電
体メモリにおいては、上記第１電極または上記第２電極
の少なくとも一方の電極がストライプ状、メッシュ構
造、ポーラス（多孔質）のネットワーク状、多数のピン
ホール状のいずれかになる。第６の態様による強誘電体
メモリにおいては、読出し回路が、立ち上がりおよび立
ち下がり時間を緩和時間の１／２０〜１／５と早くした
方形波、半波整流正弦波、三角波のいずれかの波形と、
それに続く反対符号の方形波、半波整流正弦波、三角波
のいずれかの波形を含むドライブ波形を、上記第１電極
・下部電極間に印加する。第７の態様による強誘電体メ
モリは、半透明膜あるいは透明性電極を上記第１電極と
して設けられる。よって、非破壊読出し法により、記憶
情報の読出しが可能な強誘電体メモリ素子構造とその駆
動方法について提供することができる。That is, in the ferroelectric memory according to the first aspect of the present invention, the ferroelectric thin film, the first electrode provided on one surface of the ferroelectric thin film, and the other of the ferroelectric thin films. A voltage having a pulse width shorter than the relaxation time of the electric charge at the time of polarization reversal is applied between the second electrode provided on the surface of the ferroelectric thin film and the second electrode. The read information is read by the reading means as a self-reversal current of polarization due to the action of the anti-electric field due to the residual surface charges accumulated in the first charge storage layer provided on the interface other than the area where the first electrode is provided. Second
In the ferroelectric memory according to the aspect, the second storage layer is provided on the interface of the ferroelectric thin film on the side of the second electrode other than the interface on which the second electrode is provided. In the ferroelectric memory according to the third aspect, a dielectric or organic dielectric film having a low carrier mobility is provided in the charge storage layer. In the ferroelectric memory according to the fourth aspect, a semiconductor, a dielectric or an organic substance having a band gap different from that of the ferroelectric thin film is used for the charge storage layer, and the interface is heterostructured. In the ferroelectric memory according to the fifth aspect, at least one of the first electrode and the second electrode has a stripe shape, a mesh structure, a porous network shape, or a large number of pinhole shapes. become. In the ferroelectric memory according to the sixth aspect, the read circuit has a waveform in which the rise and fall times are shortened to 1/20 to 1/5 of the relaxation time, that is, a square wave, a half-wave rectified sine wave, or a triangular wave. When,
A drive waveform including any one of the following square wave, half-wave rectified sine wave, and triangular wave having the opposite sign is applied between the first electrode and the lower electrode. In the ferroelectric memory according to the seventh aspect, a semitransparent film or a transparent electrode is provided as the first electrode. Therefore, it is possible to provide a ferroelectric memory device structure capable of reading stored information by a nondestructive read method and a driving method thereof.
【００１０】[0010]
【実施例】図１は本発明の強誘電体メモリの基本的な概
念を説明するための断面図である。1 is a sectional view for explaining the basic concept of a ferroelectric memory of the present invention.
【００１１】図１に示すように、本発明の強誘電体メモ
リは、絶縁性と機械的強度を保持するための基板１の表
面上に積層された強誘電体薄膜２から成り、上記基板１
と強誘電体薄膜２の間には下部電極３が設けられ、強誘
電体薄膜２を挟んだ反対側の面には上部電極４が設けら
れている。As shown in FIG. 1, the ferroelectric memory of the present invention comprises a ferroelectric thin film 2 laminated on the surface of a substrate 1 for maintaining insulation and mechanical strength.
The lower electrode 3 is provided between the ferroelectric thin film 2 and the ferroelectric thin film 2, and the upper electrode 4 is provided on the opposite surface of the ferroelectric thin film 2.
【００１２】そして更に、強誘電体薄膜２の上記上部電
極４側の面には上部表面電荷蓄積層６が、上記下部電極
３側の面には下部表面電荷蓄積層５がそれぞれ設けられ
ている。上記基板１には、例えばガラス、セラミック
ス、金属、高分子材料、半導体材料から用途に応じた材
料を使用する。Further, an upper surface charge storage layer 6 is provided on the surface of the ferroelectric thin film 2 on the side of the upper electrode 4, and a lower surface charge storage layer 5 is provided on the surface on the side of the lower electrode 3. .. For the substrate 1, for example, glass, ceramics, metal, polymer material, or semiconductor material is used according to the application.
【００１３】上記強誘電体薄膜２には、厚さ２０ｎｍか
ら５μｍまでの、ＰＺＴ，ＰＬＺＴ，ＰｂＴｉＯ3，Ｂ
ａＴｉＯ3等のＡＢＯ3系、ＡＢＣＯ3系の無機材料によ
る強誘電体層、あるいは不純物によって変更された強誘
電体層を用いる。上記電極３，４には、半透明膜の金属
薄膜、あるいはＩＴＯ等の透明電極を用いる。上記電荷
蓄積層５，６にはキャリアの移動度の小さな誘電体また
は有機誘電体を用いる。また、上記電荷蓄積層５，６に
上記強誘電体薄膜とバンドギャップの異なる半導体また
は誘電体、有機物を用いれば界面をヘテロ構造化するこ
とができる。以下、図２乃至図４を参照して、上記構造
の強誘電体メモリを採用した回路の動作について説明す
る。図２に示すように本回路は、強誘電体メモリ２１、
５０Ωの終端抵抗２２、電流計２３、電源２４により構
成されている。The ferroelectric thin film 2 is made of PZT, PLZT, PbTiO 3 , B having a thickness of 20 nm to 5 μm.
ATiO 3 etc. ABO 3 type ferroelectric layer of an inorganic material ABCO 3 system, or using a ferroelectric layer which is changed by the impurities. A semitransparent metal thin film or a transparent electrode such as ITO is used for the electrodes 3 and 4. For the charge storage layers 5 and 6, a dielectric or organic dielectric having a low carrier mobility is used. Further, if a semiconductor, a dielectric or an organic substance having a band gap different from that of the ferroelectric thin film is used for the charge storage layers 5 and 6, the interface can be heterostructured. The operation of the circuit employing the ferroelectric memory having the above structure will be described below with reference to FIGS. As shown in FIG. 2, this circuit includes a ferroelectric memory 21,
It is composed of a 50Ω terminating resistor 22, an ammeter 23, and a power supply 24.
【００１４】図３は上記強誘電体薄膜２１の上部電極４
と下部電極間３に与える電圧Ｖwの方形パルスを示して
おり、図３中に示された（ａ）乃至（ｄ）の各点におけ
る分極状態を示したのが図４の（ａ）乃至（ｄ）であ
る。FIG. 3 shows the upper electrode 4 of the ferroelectric thin film 21.
4 shows a square pulse of a voltage V w applied between the lower electrode 3 and the lower electrode 3, and shows polarization states at points (a) to (d) shown in FIG. It is (d).
【００１５】まず、上部電極４と下部電極３との間に図
３に示すような電圧Ｖwの方形パルスを与えると、図４
（ａ）に示す様に自発分極は下向きになる。また、電極
以外の所では、上下電極の電界の漏れにつられて、自発
分極のそろったドメインは電極以外の所にも成長してい
く。電極下の自発分極は電極内の自由電子の再配列によ
って表面を覆う。First, when a square pulse having a voltage V w as shown in FIG. 3 is applied between the upper electrode 4 and the lower electrode 3, FIG.
As shown in (a), the spontaneous polarization is downward. In addition, in areas other than the electrodes, domains with spontaneous polarization grow in areas other than the electrodes due to the leakage of electric fields from the upper and lower electrodes. The spontaneous polarization under the electrode covers the surface by rearrangement of free electrons within the electrode.
【００１６】一方、電極以外のドメインは表面のスペー
スチャージ等による電気的中和条件によって表面に覆わ
れる。しかし、この領域はキャリアの移動度が小さいた
め、中和するのに中和時間τがかかる。そして、電流ｊ
は次式（１）のように示される。 ｊ＝ｑｎμＥ …（１） 上記式（１）において、Ｅは電界、ｑはキャリアの電荷
量、ｎはキャリア密度、μは移動度をそれぞれ示す。ま
た、上記中和時間τまでの電荷量Ｑは次式（２）のよう
に示される。On the other hand, the domains other than the electrodes are covered by the surface under the condition of electrical neutralization such as space charge on the surface. However, since the mobility of carriers is small in this region, it takes a neutralization time τ to neutralize. And the current j
Is expressed by the following equation (1). j = qn μE (1) In the above formula (1), E represents an electric field, q represents a carrier charge amount, n represents a carrier density, and μ represents mobility. The charge amount Q up to the neutralization time τ is expressed by the following equation (2).
【００１７】[0017]
【数１】 上記電荷量Ｑは残留分極値Ｐrに等しいため、τは上記
式（２）にＱ＝Ｐrを代入することにより、次式（３）
のように示される。 τ＝Ｐr／（ｑｎμＥ） …（３）[Equation 1] Since the charge amount Q is equal to the remanent polarization value P r , τ can be obtained by substituting Q = P r into the above formula (2) to obtain the following formula (3).
As shown. τ = P r / (qnμE) (3)
【００１８】そして、正のパルスで電気的中性条件にし
た後、短い負のパルスを印加すると、図４（ｂ）に示す
如く、表面電荷蓄積層に電荷がたまる時に、中和時間τ
より小さな時間では、この表面電荷によって、内部に自
発分極とは、逆方向の電荷がたまっている。そして、図
４（ｂ）に示すように、上記パルスを印加することによ
って生じる電界は、該パルスの極性と逆向きになる。Then, when a short negative pulse is applied after the electrical neutral condition is made with a positive pulse, as shown in FIG. 4 (b), when the charge is accumulated in the surface charge storage layer, the neutralization time τ
In a shorter time, due to this surface charge, charges in the opposite direction to the spontaneous polarization are accumulated inside. Then, as shown in FIG. 4B, the electric field generated by applying the pulse has a polarity opposite to that of the pulse.
【００１９】次に、図４（ｃ）に示すように上記中和時
間τよりも短い時間でパルスをゼロに戻すことによっ
て、該中和時間の間、表面に生じた逆方向の電界は保存
される。Next, as shown in FIG. 4C, by returning the pulse to zero in a time shorter than the neutralization time τ, the reverse electric field generated on the surface is preserved during the neutralization time. To be done.
【００２０】そして、この反電界が自発分極をもとの状
態に戻す働きをするため、図４（ｃ）に示す様な分極状
態から、自己反転して図４（ｄ）に示すような状態に戻
ることができる。Since this anti-electric field functions to return the spontaneous polarization to the original state, the polarization state as shown in FIG. 4 (c) is self-inverted to the state as shown in FIG. 4 (d). You can go back to.
【００２１】以上説明したように、本発明は表面電荷蓄
積層を用いて、表面に誘導された反電界を利用して分極
の自己反転を可能とし、非破壊読出しを実現しようとし
たものである。図５は本発明の第１の実施例を示したも
のである。As described above, the present invention is intended to realize non-destructive readout by using the surface charge storage layer to enable self-reversal of polarization by utilizing the de-electric field induced on the surface. .. FIG. 5 shows a first embodiment of the present invention.
【００２２】図５に示すように、第１の実施例による強
誘電体メモリは図示しない基板上に、下部電極３、強誘
電体薄膜２、上部電極４を堆積し、通常のリソグラフィ
を用いて、パターン化した構造である。このような構造
では、電荷蓄積層が上部のみのため、蓄積電荷は、２Ｐ
rではなくＰrとなり効果は半減する（ただしＰrは残留
分極を表わす）。尚、周辺のドメインの長さΔＬは大き
くなる。そして、必要条件は次式（４）に示す関係から
求めることができる。 Ｅ＝（Ｑ・Ａeff）／（Ｃ・ｄ）＝（Ｑ・Ａeff／ε・Ａ）＞Ｅc …（４）As shown in FIG. 5, in the ferroelectric memory according to the first embodiment, a lower electrode 3, a ferroelectric thin film 2 and an upper electrode 4 are deposited on a substrate (not shown), and ordinary lithography is used. , A patterned structure. In such a structure, since the charge storage layer is only on the upper portion, the accumulated charge is 2P.
The effect becomes half instead of r and the effect is halved (however, P r represents remanent polarization). The length ΔL of the peripheral domain becomes large. Then, the necessary condition can be obtained from the relationship shown in the following equation (4). E = (Q · A eff ) / (C · d) = (Q · A eff / ε · A)> E c (4)
【００２３】上記式（４）でＥは電界、Ｅcは抗電界、
Ｃはキャパシタンス、ｄはキャパシタの厚み、Ａは上部
電極４の面積、Ａeffは実効的な電荷蓄積層の面積（Ａ
eff＝４・ΔＬ・Ｌ＞Ａ＝Ｌ2）を示している。In the above equation (4), E is an electric field, E c is a coercive electric field,
C is the capacitance, d is the thickness of the capacitor, A is the area of the upper electrode 4, and A eff is the effective area of the charge storage layer (A
eff = 4 · ΔL·L> A = L 2 ).
【００２４】よって、上記実効的な電荷蓄積層の面積Ａ
effを増やす為には、上記上部電極４は上記下部電極３
より小さい形状にする必要がある。即ち、上記面積Ａ及
び線形誘電率εを小さくする必要がある。図６は本発明
の第２実施例を示したものである。Therefore, the effective area A of the charge storage layer is
In order to increase eff , the upper electrode 4 is replaced by the lower electrode 3
Need to be smaller. That is, it is necessary to reduce the area A and the linear dielectric constant ε. FIG. 6 shows a second embodiment of the present invention.
【００２５】本実施例は通常のフォトリソグラフィ技術
を用いて、上記第一実施例の上部電極４を図６の（ｂ）
に示すようにストライプ状、あるいは図６の（ｃ）に示
すようにメッシュ状にすることを特徴とし、それによ
り、上記実効的な電荷蓄積層の面積Ａeffを増やすよう
にしたものである。図７は本発明の第３実施例を示した
ものである。上記第１，第２の実施例ではフォトリソグ
ラフィ技術を用いたため、素子寸法の微細化が困難であ
った。In this embodiment, the upper electrode 4 of the first embodiment is formed by using a normal photolithography technique as shown in FIG.
It is characterized in that it has a stripe shape as shown in FIG. 6 or a mesh shape as shown in FIG. 6C, thereby increasing the effective area A eff of the charge storage layer. FIG. 7 shows a third embodiment of the present invention. Since the photolithography technique is used in the first and second embodiments, it is difficult to reduce the element size.
【００２６】本実施例では、クラスタイオンデポジショ
ン法を用いて、クラスタの大きさおよび厚さを最適化す
ることにより、図７の（ａ）に示すようなポーラス（多
孔質）のネットワーク状、あるいは図７の（ｂ）に示す
ような多数のピンホール状にすることが可能となり、実
効的な電荷蓄積層を増やすことができる。In the present embodiment, the cluster ion deposition method is used to optimize the size and thickness of the clusters so that a porous network as shown in FIG. Alternatively, a large number of pinholes can be formed as shown in FIG. 7B, and the effective charge storage layer can be increased.
【００２７】また、上記以外の多孔質化方法としては、
電極のスパッタリングする前に微粒子（粒径１００〜３
０００オングストロームの粒）を低温スパッタ法やプラ
ズマ法等で形成し、その後スパッタや蒸着で形成しリフ
トオフする方法がある。図８は本発明の第４実施例を示
したものである。図８において（ａ）は実施例の強誘電
体メモリの構造を、（ｂ）はそのバンド図を示してい
る。In addition, as a method of making porous other than the above,
Fine particles (particle size 100-3
000 angstrom grains) is formed by a low temperature sputtering method or a plasma method, and then formed by sputtering or vapor deposition and lifted off. FIG. 8 shows a fourth embodiment of the present invention. In FIG. 8, (a) shows the structure of the ferroelectric memory of the embodiment, and (b) shows its band diagram.
【００２８】本実施例では上記第１乃至第３の実施例に
おいて、それぞれ適当な誘電膜、絶縁体、半導体を形成
することに特徴があり、その条件としてはキャリアの移
動度が小さいことが必要であるが、ほとんどの誘電体が
イオン伝導が支配的なため、上記の条件は満たされる。
特に半導体の場合、強誘電体層とのバンドギャップを変
更し、かつ表面準位を図８（ｂ）のバンド図に示すよう
に形成することにより効果が得られる。図９は本発明の
第５実施例を示したものである。図９において、（ａ）
は低インピーダンスの読み出しを行う回路例を、（ｂ）
はマトリックス回路への応用例を示している。The present embodiment is characterized in that a suitable dielectric film, insulator or semiconductor is formed in each of the first to third embodiments, and the condition is that the carrier mobility is low. However, the above condition is satisfied because most of the dielectrics are dominated by ionic conduction.
Particularly in the case of a semiconductor, the effect can be obtained by changing the band gap with the ferroelectric layer and forming the surface level as shown in the band diagram of FIG. 8B. FIG. 9 shows a fifth embodiment of the present invention. In FIG. 9, (a)
Is an example of a circuit for reading low impedance, (b)
Shows an application example to a matrix circuit.
【００２９】本実施例では、表面電荷の再分布時間より
短い時間でのパルスによる読出しが必要なため、入力及
び出力側とも低インピーダンスでのマッチングが不可欠
である。ここで、図９の（ａ）中の２５はＯＰアンプ
（演算増幅器）であり、高い直流安定性を持ち、上記読
みだし時の発振を極力おさえる働きがある。尚、本実施
例では上記ＯＰアンプ２５を用いたが、カレントミラー
タイプでも良い。In this embodiment, it is necessary to read by pulse in a time shorter than the redistribution time of the surface charge, so matching with low impedance is indispensable on both the input and output sides. Here, reference numeral 25 in FIG. 9A is an OP amplifier (operational amplifier), which has a high DC stability and has a function of suppressing the oscillation at the time of reading as much as possible. Although the OP amplifier 25 is used in this embodiment, a current mirror type may be used.
【００３０】また、図９（ｂ）に示す回路例では、電流
読出しの場合には読出し信号の電位変化がないか、また
は電位変化があっても少ないためデータラインにつなが
るメモリセルからの干渉効果も小さくて済む。図１０は
本発明の第６実施例を示したものである。図１０におい
て、（ａ）は分極状態“１”の読出しパルスを、（ｂ）
は分極状態“０”の読出しパルスを示している。本実施
例では上記読出しパルスとして緩和時間の１／２０〜１
／５と短時間の方形波を示し、該読出しは書き込みのあ
との短いパルスによって行なう。Further, in the circuit example shown in FIG. 9B, there is no change in the potential of the read signal in the case of current reading, or even if there is little change in the potential, the interference effect from the memory cell connected to the data line is small. Can be small. FIG. 10 shows a sixth embodiment of the present invention. In FIG. 10, (a) shows a read pulse of polarization state “1”, (b)
Indicates a read pulse having a polarization state of "0". In this embodiment, the read pulse is 1/20 to 1 of the relaxation time.
A square wave of / 5 and a short time is shown, and the reading is performed by a short pulse after writing.
【００３１】ここで、上記読出しパルスのパルス幅ｔw
は表面電荷が再分布する時間τに比べて、十分短い必要
がある。また、通常１０ｎｓ〜１μｓのパルスを用いる
読出しは、電流値の平均値または最大値または積分値を
用いて行なう。Here, the pulse width t w of the read pulse is
Must be sufficiently short compared to the time τ at which the surface charge is redistributed. Further, reading using a pulse of 10 ns to 1 μs is usually performed by using the average value, maximum value or integrated value of current values.
【００３２】図からも判るように、強誘電体の分極状態
を“０”から“１”にするためには、Ｖｗのパルスを印
加し、“１”から“０”にするためには−Ｖｗのパルス
を印加すれば良い。As can be seen from the figure, in order to change the polarization state of the ferroelectric substance from "0" to "1", a pulse of Vw is applied, and in order to change it from "1" to "0"- A pulse of Vw may be applied.
【００３３】尚、本実施例では読出し波形として緩和時
間の１／２０〜１／５と短時間の方形波を示したが半波
整流波または三角波または高調波成分がないガウシャン
波形でも良い。図１１は本発明の第７実施例を示したも
のである。図１１において、（ａ）は分極状態“１”の
読出しパルスを、（ｂ）は分極状態“０”の読出しパル
スを示している。本実施例では上記読出しパルスとして
緩和時間の１／２０〜１／５と短時間の方形波に続い
て、該方形波と反対符号の短時間の方形波を加えてい
る。そして、この反対符号の短時間方形波は、表面電荷
による反電界を助長する方向に働く。尚、本実施例で
は、上記反対符号の方形波を読出し波形の１／２のパル
ス高で示しているが、読出しパルスと同じパルス高でも
良い。図１２は本発明の第８実施例を示したものであ
る。In this embodiment, a square wave having a short relaxation time of 1/20 to 1/5 is shown as the read waveform, but a half-wave rectified wave, a triangular wave, or a Gaussian waveform having no harmonic component may be used. FIG. 11 shows a seventh embodiment of the present invention. In FIG. 11, (a) shows a read pulse with a polarization state “1”, and (b) shows a read pulse with a polarization state “0”. In the present embodiment, as the read pulse, a short-time square wave having a relaxation time of 1/20 to 1/5 and a short-time square wave having the opposite sign to the square wave are added. Then, this short-time square wave having the opposite sign acts in the direction of promoting the anti-electric field due to the surface charges. In this embodiment, the square wave of the opposite sign is shown with a pulse height of 1/2 of the read waveform, but the pulse height may be the same as that of the read pulse. FIG. 12 shows an eighth embodiment of the present invention.
【００３４】本実施例では、強誘電体メモリにおけるの
上部電極４にＩＴＯやＳｉＯ，ＮＥＳＡ膜等の透明電極
および薄膜化したＡｕ，Ｐｔ，Ｃｒ等の半透明膜を使用
する。In this embodiment, a transparent electrode such as ITO, SiO, or NESA film and a translucent film such as thinned Au, Pt, or Cr are used for the upper electrode 4 in the ferroelectric memory.
【００３５】そして、上記の上部電極４の表面から光起
電力が入力されると、ドライブ回路２６からの駆動電流
によりＯＰアンプ２５が駆動し、読出し及び書き込みを
開始する。When the photovoltaic power is input from the surface of the upper electrode 4, the drive current from the drive circuit 26 drives the OP amplifier 25 to start reading and writing.
【００３６】ここで、上記上部電極４の表面から入力す
るｈνの光（ｈ：プランク定数，ν：振動数を示す）
は、光起電力が分極状態にわずかであるが依存するた
め、読出しの感度を高める効果をもたらす。以上詳述し
たように、本発明の強誘電体メモリでは強誘電体薄膜に
書き込まれたデジタル情報を非破壊で読み出すことがで
きる。また、回路構成が簡単で、且つ読出し時に自発分
極の反転を繰り返さないため、強誘電性の劣化が少ない
高寿命のメモリを提供することができる。Here, light of hν input from the surface of the upper electrode 4 (h: Planck's constant, ν: frequency)
Has the effect of increasing the read sensitivity, since the photovoltaic power is slightly dependent on the polarization state. As described above in detail, in the ferroelectric memory of the present invention, digital information written in the ferroelectric thin film can be read nondestructively. In addition, since the circuit configuration is simple and the inversion of spontaneous polarization is not repeated at the time of reading, it is possible to provide a long-life memory with little deterioration in ferroelectricity.
【００３７】[0037]
【発明の効果】本発明によれば、非破壊読出し法によ
り、記憶情報の読出しが可能な強誘電体メモリ素子構造
とその駆動方法について提供することができる。According to the present invention, it is possible to provide a ferroelectric memory device structure capable of reading stored information by a nondestructive read method and a driving method thereof.
【図１】本発明による強誘電体メモリの基本的な概念を
説明するための断面図である。FIG. 1 is a sectional view illustrating a basic concept of a ferroelectric memory according to the present invention.
【図２】本発明による強誘電体メモリの回路中に採用し
た場合の駆動を説明するための図である。FIG. 2 is a diagram for explaining driving when adopted in a circuit of a ferroelectric memory according to the present invention.
【図３】図２の回路に於いて、強誘電体キャパシタの上
部電極と下部電極間にかける方形パルスを示す図であ
る。3 is a diagram showing a rectangular pulse applied between the upper electrode and the lower electrode of the ferroelectric capacitor in the circuit of FIG.
【図４】（ａ）乃至（ｄ）はそれぞれ図３中の（ａ）乃
至（ｄ）の各点における強誘電体メモリの分極状態を説
明するための図である。4 (a) to (d) are diagrams for explaining polarization states of the ferroelectric memory at points (a) to (d) in FIG. 3, respectively.
【図５】本発明による第１の実施例の強誘電体メモリを
説明するための図であり、（ａ）は断面図で、（ｂ）は
平面図である。5A and 5B are views for explaining the ferroelectric memory according to the first embodiment of the present invention, where FIG. 5A is a sectional view and FIG. 5B is a plan view.
【図６】本発明による第２の実施例の強誘電体メモリを
説明するための図であり、（ａ）は断面図で、（ｂ）は
ストライプ状の上部電極の場合での平面図、（ｃ）はメ
ッシュ状の上部電極の場合での平面図を示したものであ
る。6A and 6B are views for explaining a ferroelectric memory according to a second embodiment of the present invention, FIG. 6A is a sectional view, and FIG. 6B is a plan view in the case of a striped upper electrode; (C) is a plan view in the case of a mesh-shaped upper electrode.
【図７】それぞれ本発明による第３の実施例の強誘電体
メモリを説明するための平面図で、（ａ）はポーラスの
ネットワーク状の上部電極、（ｂ）は多数のピンホール
状の上部電極の場合での平面図を示したものである。7A and 7B are plan views illustrating a ferroelectric memory according to a third embodiment of the present invention, in which FIG. 7A is a porous network-shaped upper electrode, and FIG. 7B is a large number of pinhole-shaped upper electrodes. It is a top view in the case of an electrode.
【図８】本発明による第４の実施例の強誘電体メモリを
説明するための図で、（ａ）はその構造を、（ｂ）はそ
のバンド図を示す。8A and 8B are views for explaining a ferroelectric memory according to a fourth embodiment of the present invention, in which FIG. 8A shows its structure and FIG. 8B shows its band diagram.
【図９】本発明による第５の実施例の強誘電体メモリを
説明するための図で、（ａ）は低インピーダンスの読出
しを行う回路例で、（ｂ）はマトリックス回路への応用
例を示す。9A and 9B are views for explaining a ferroelectric memory according to a fifth embodiment of the present invention, in which FIG. 9A is a circuit example for reading low impedance, and FIG. 9B is an application example to a matrix circuit. Show.
【図１０】本発明による第６の実施例の強誘電体メモリ
を説明するための図で、（ａ）は分極状態“１”の読出
しパルスを、（ｂ）は分極状態“０”の読出しパルスを
示したものである。10A and 10B are views for explaining a ferroelectric memory according to a sixth embodiment of the present invention, in which FIG. 10A is a read pulse having a polarization state “1” and FIG. 10B is a read pulse having a polarization state “0”. It shows a pulse.
【図１１】本発明による第７の実施例の強誘電体メモリ
を説明するための図で、（ａ）は分極状態“１”の読出
しパルスを、（ｂ）は分極状態“０”の読出しパルスを
示したものである。11A and 11B are views for explaining a ferroelectric memory according to a seventh embodiment of the present invention, in which FIG. 11A is a read pulse having a polarization state “1” and FIG. 11B is a read pulse having a polarization state “0”. It shows a pulse.
【図１２】本発明による第８の実施例の強誘電体メモリ
を説明するための図である。FIG. 12 is a diagram for explaining a ferroelectric memory according to an eighth embodiment of the present invention.
１…基板、２…強誘電体薄膜、３…下部電極、４…上部
電極、５…下部表面電荷蓄積層、６…上部表面電荷蓄積
層。1 ... Substrate, 2 ... Ferroelectric thin film, 3 ... Lower electrode, 4 ... Upper electrode, 5 ... Lower surface charge storage layer, 6 ... Upper surface charge storage layer.
Claims (7)
１電極の設けられている以外の界面に設けられた第１電
荷蓄積層と、 上記第１電極と上記第２電極間に分極反転時の電荷の緩
和時間より短いパルス幅の電圧を印加して、上記第１電
荷蓄積層に蓄積された残留表面電荷による反電界の作用
による分極の自己反転電流としての記憶情報を読出す読
出し手段と、 を具備することを特徴とする強誘電体メモリ。1. A ferroelectric thin film, a first electrode provided on one surface of the ferroelectric thin film, a second electrode provided on the other surface of the ferroelectric thin film, and the ferroelectric material. At the time of polarization reversal between the first charge storage layer provided at the interface of the body thin film on the side of the first electrode other than the interface where the first electrode is provided, and between the first electrode and the second electrode. A read-out means for applying a voltage having a pulse width shorter than the relaxation time of the electric charges to read the stored information as the self-reversal current of polarization due to the action of the de-electric field due to the residual surface charges accumulated in the first charge accumulation layer. A ferroelectric memory comprising:
面の内、上記第２電極の設けられている以外の界面に設
けられた第２電荷蓄積層をさらに具備することを特徴と
することを特徴とする請求項１に記載の強誘電体メモ
リ。2. A second charge storage layer provided on an interface of the ferroelectric thin film on the side of the second electrode other than the interface on which the second electrode is provided. The ferroelectric memory according to claim 1, wherein:
さな誘電体又は有機誘電膜を具備することを特徴とする
請求項１又は２に記載の強誘電体メモリ。3. The ferroelectric memory according to claim 1, wherein the charge storage layer comprises a dielectric or an organic dielectric film having a low carrier mobility.
はバンドギャップの異なる半導体または誘電体、有機物
を用いて上記界面をヘテロ構造化することにより構成さ
れることを特徴とする請求項１又は２に記載の強誘電体
メモリ。4. The charge storage layer is formed by hetero-structuring the interface using a semiconductor, a dielectric or an organic material having a band gap different from that of the ferroelectric thin film. 1. The ferroelectric memory according to 1 or 2.
とも一方をストライプ状、メッシュ構造、ポーラス（多
孔質）のネットワーク状、及び多数のピンホール状のい
ずれかにすることを特徴とする請求項１に記載の強誘電
体メモリ。5. At least one of the first electrode and the second electrode is formed in any one of a stripe shape, a mesh structure, a porous network shape, and a large number of pinholes. Item 3. The ferroelectric memory according to item 1.
ち下がり時間を緩和時間の１／２０〜１／５と早くした
方形波、半波整流正弦波、三角波のいずれかの波形と、
それに続く反対符号の方形波、半波整流正弦波、三角波
のいずれかの波形とを含むドライブ波形を、上記第１電
極と第２電極の間に印加する手段を更に具備することを
特徴とする請求項１に記載の強誘電体メモリ。6. The reading means has any one of a square wave, a half-wave rectified sine wave, and a triangular wave whose rise and fall times are shortened to 1/20 to 1/5 of the relaxation time.
It is characterized by further comprising means for applying a drive waveform including a square wave, a half-wave rectified sine wave, or a triangular wave of the opposite sign following the drive waveform between the first electrode and the second electrode. The ferroelectric memory according to claim 1.
透明性電極を用いることを特徴とする請求項１に記載の
強誘電体メモリ。7. The ferroelectric memory according to claim 1, wherein a semitransparent film or a transparent electrode is used as the first electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197813A JPH0547172A (en) | 1991-08-07 | 1991-08-07 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197813A JPH0547172A (en) | 1991-08-07 | 1991-08-07 | Ferroelectric memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547172A true JPH0547172A (en) | 1993-02-26 |
Family
ID=16380773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197813A Withdrawn JPH0547172A (en) | 1991-08-07 | 1991-08-07 | Ferroelectric memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547172A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5876642A (en) * | 1995-03-15 | 1999-03-02 | Corning Incorporated | Process for making a mold for the manufacture of microlenses |
| US6521928B2 (en) * | 2000-01-28 | 2003-02-18 | Seiko Epson Corporation | Ferroelectric capacitor array and method for manufacturing ferroelectric memory |
| US7564089B2 (en) | 2004-03-26 | 2009-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2009290027A (en) * | 2008-05-29 | 2009-12-10 | Rohm Co Ltd | Semiconductor device and method of manufacturing the same, and optical modulating device and method of manufacturing the same |
-
1991
- 1991-08-07 JP JP3197813A patent/JPH0547172A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5876642A (en) * | 1995-03-15 | 1999-03-02 | Corning Incorporated | Process for making a mold for the manufacture of microlenses |
| US6521928B2 (en) * | 2000-01-28 | 2003-02-18 | Seiko Epson Corporation | Ferroelectric capacitor array and method for manufacturing ferroelectric memory |
| US7564089B2 (en) | 2004-03-26 | 2009-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2009290027A (en) * | 2008-05-29 | 2009-12-10 | Rohm Co Ltd | Semiconductor device and method of manufacturing the same, and optical modulating device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2184400C2 (en) | Segnetoelectric device for processing data | |
| US4103341A (en) | Ferroelectric photovoltaic method and apparatus for transferring information | |
| EP0490240B1 (en) | Ferroelectric capacitor and method for forming local interconnection | |
| US5666305A (en) | Method of driving ferroelectric gate transistor memory cell | |
| US6677629B1 (en) | Electric or electronic component and application as non volatile memory and device with surface acoustic waves | |
| US5273927A (en) | Method of making a ferroelectric capacitor and forming local interconnect | |
| TW425720B (en) | Ferroelectric memory transistor with resistively coupled floating gate | |
| KR100258751B1 (en) | Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure | |
| CN107123648A (en) | Read/write operation ferroelectricity memristor and preparation method thereof in a kind of face | |
| JPH1056141A (en) | Ferroelectric memory using leak current and multi-scale ferroelectric memory | |
| WO2019047489A1 (en) | Ferroelectric memory integrated circuit, and operation method and preparation method therefor | |
| US7428162B2 (en) | Memory device including a plurality of capacitors | |
| JPH08180673A (en) | Ferroelectric memory cell and access device therefor | |
| JP2002043538A (en) | Nonvolatile semiconductor memory device | |
| US5530667A (en) | Ferroelectric memory device | |
| JPH0547172A (en) | Ferroelectric memory | |
| US7869335B2 (en) | Multiple ferroelectric films | |
| JP3131340B2 (en) | Ferroelectric memory element | |
| KR100552701B1 (en) | Charge-Dipole Coupled Information Storing Media and Manufacturing method thereof | |
| JP2004515023A (en) | Non-destructive readout method and apparatus utilizing this method | |
| JPS58118090A (en) | Memory device | |
| JP3541749B2 (en) | Semiconductor storage device and method of manufacturing the same | |
| JPH02198094A (en) | Ferrodielectric memory | |
| JPH09307073A (en) | Memory device | |
| JPH03108770A (en) | Ferrodielectric memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |