JP2009290027A - Semiconductor device and method of manufacturing the same, and optical modulating device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an optical modulating device that is etched by self-alignment and is easily manufactured, and to provide a method of manufacturing the same. <P>SOLUTION: The optical modulating device includes a ferroelectric capacitor having a lower electrode 2, a ferroelectric film 3 to be arranged on the lower electrode 2, and an upper electrode 4 to be arranged on the ferroelectric film 3. In the optical modulating device, the upper electrode 4 includes, as an etching mask of the ferroelectric film 3, a conductive film on which self-aligned patterning is performed with the ferroelectric film 3, and further includes a control circuit for driving a ferroelectric capacitor on a semiconductor substrate 10, and the ferroelectric capacitor is functioned as a Fabry-Perot resonator 6 in which a refractive index of the ferroelectric film 3 changes according to an electric field to be applied between the lower electrode 2 and the upper electrode 4. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法、および光変調装置およびその製造方法に関し、特に、強誘電体を用いる半導体装置およびその製造方法、および光変調装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, an optical modulation device and a manufacturing method thereof, and more particularly to a semiconductor device using a ferroelectric and a manufacturing method thereof, and an optical modulation device and a manufacturing method thereof.

近年、大容量の記録方式として、ホログラムの原理を利用したデジタル情報記録システムが知られている。ホログラム記録装置の空間光変調器の材料としては、たとえばランタンドープジルコン酸チタン酸鉛（以下、ＰＬＺＴという）等の電気光学効果を有する強誘電体を用いることができる。ＰＬＺＴは、（Ｐｂ1-yＬａy）（Ｚｒ1-xＴｉx）Ｏ3の組成を有する透明セラミックスである。電気光学効果とは、物質に電界を印加するとその物質に分極が生じ屈折率が変化する現象をいう。電気光学効果を利用すると、印加電圧をオン、オフすることにより光の位相を切り替えることができる。そのため、電気光学効果を有する光変調材料を空間光変調器等の光シャッターに適用することができる（例えば、非特許文献１参照。）。 In recent years, digital information recording systems using the principle of holograms are known as large-capacity recording methods. As a material of the spatial light modulator of the hologram recording apparatus, for example, a ferroelectric material having an electro-optic effect such as lanthanum-doped lead zirconate titanate (hereinafter referred to as PLZT) can be used. PLZT is a transparent ceramic having a composition of (Pb 1-y La y ) (Zr 1-x Ti x ) O 3 . The electro-optic effect is a phenomenon in which when an electric field is applied to a substance, the substance is polarized and the refractive index changes. When the electro-optic effect is used, the phase of light can be switched by turning on and off the applied voltage. Therefore, a light modulation material having an electro-optic effect can be applied to an optical shutter such as a spatial light modulator (see Non-Patent Document 1, for example).

基材上に形成した薄膜のＰＬＺＴを用いる光変調装置において、光の利用効率を改善した光変調装置の製造方法についても既に開示されている（例えば、特許文献１参照。）。   In a light modulation device using thin-film PLZT formed on a substrate, a method for manufacturing a light modulation device with improved light use efficiency has already been disclosed (see, for example, Patent Document 1).

特許文献１に係る光変調装置の製造方法においては、基板上に、Ｐｔなどの金属材料を用いて第１反射層を形成した後、印可する電界に応じて屈折率が変化する電気光学材料を用いた光変調膜を形成する。その後、光変調膜の上面の凹凸が、光変調装置に入射する光の波長の１／１００以下となるように平坦化処理を行う。その後、ＩＴＯやＺｎＯなどを用いた透明電極を光変調膜上に形成し、誘電体多層膜からなる第２反射層を形成する。この光変調装置は、第１の反射層上に光変調膜が形成され、光変調膜上に第２の反射層が形成されたファブリーペロー型の共振器を備える。光変調膜に印加する電界によりその屈折率を変化させ、共振器の共振波長をシフトさせることによって、共振器からの反射光を制御するものである。
特開２００６−２９３０２２号公報（第１図、第８図、第４−１１頁） 藤森(Y.Fujimori)、藤井(T.Fujii)、鈴木(T.Suzuki)、他著、「ノーベル・ソリッド−ステート・スペイシャル・ライト・モデュレータ・オン・インテグレイテッド・サーキット・フォー・ハイ−スピード・アプリケイション・ウィズ・エレクトロ−オプティック・シン・フィルム(Novel Solid-State Spatial Light Modulator on Integrated Circuits for High-Speed Application with Electro-Optic Thin Film) 」、米国電気電子協会（IEEE）、テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイセズ・ミーティング（Technical Digest of International Electron Devices meeting(IEDM）)、２００５年１２月、掲載番号３７．７ In the method of manufacturing a light modulation device according to Patent Document 1, an electro-optic material whose refractive index changes according to an applied electric field after a first reflective layer is formed on a substrate using a metal material such as Pt. The used light modulation film is formed. Thereafter, a flattening process is performed so that the unevenness on the upper surface of the light modulation film becomes 1/100 or less of the wavelength of light incident on the light modulation device. Thereafter, a transparent electrode using ITO, ZnO or the like is formed on the light modulation film, and a second reflective layer made of a dielectric multilayer film is formed. This light modulation device includes a Fabry-Perot resonator in which a light modulation film is formed on a first reflection layer and a second reflection layer is formed on the light modulation film. The reflected light from the resonator is controlled by changing the refractive index by the electric field applied to the light modulation film and shifting the resonance wavelength of the resonator.
JP 2006-293022 A (FIGS. 1, 8, and 4-11) Fujimori (Y.Fujimori), Fujii (T.Fujii), Suzuki (T.Suzuki), etc., "Nobel Solid-State Spatial Light Modulator on Integrated Circuit for High-Speed. Application with Electro-Optic Thin Film ", American Institute of Electrical and Electronics Engineers (IEEE), Technical Digest of・ Technical Digest of International Electron Devices meeting (IEDM), December 2005, publication number 37.7

強誘電体であるＰＬＺＴは難エッチング物質として知られ、レジストマスクを適用した場合、レジストの後退によるエッチング形状の劣化が発生する。このような場合のドライエッチング技術の際は、レジストマスクではなくハードマスクが用いられることがあった。   PLZT, which is a ferroelectric material, is known as a difficult-to-etch material, and when a resist mask is applied, the etching shape deteriorates due to the receding of the resist. In such a case, a dry mask technique sometimes uses a hard mask instead of a resist mask.

従来技術においては、ＰＬＺＴ厚膜とレジストマスクとの選択比が悪く、長時間のＰＬＺＴエッチングにレジストマスクが耐えることができない。また、ハードマスクを用いる工程では、例えばハードマスクの除去工程のような余分な工程が通常は必要になる。また、エッチング時には、選択比（エッチング対象物質のエッチング速度とマスク材料のエッチング）と、除去方法が重要となる。このため、従来は、強誘電体材料のエッチングにおいて、プロセス上適しているハードマスクは見出されていなかった。   In the prior art, the selectivity ratio between the PLZT thick film and the resist mask is poor, and the resist mask cannot withstand long-time PLZT etching. Further, in the process using a hard mask, an extra process such as a hard mask removing process is usually required. At the time of etching, the selection ratio (etching rate of the material to be etched and etching of the mask material) and the removal method are important. For this reason, conventionally, a hard mask suitable for the process has not been found in etching of a ferroelectric material.

本発明者は、難エッチング物質であるＰＬＺＴをエッチングするときに有用となるハードマスクとして、ＩＴＯの有効性を見出した。すなわち、本発明者は、ＩＴＯは、結晶化するとフッ素に不活性となるため、ＩＴＯを電極としてそのまま使用する際には、あえてＩＴＯを除去する必要がなく、セルフアラインでＰＬＺＴのエッチングが可能であることを見出した。   The present inventor has found the effectiveness of ITO as a hard mask useful when etching PLZT, which is a difficult etching substance. That is, the present inventor makes ITO inert to fluorine when it is crystallized. Therefore, when ITO is used as it is as an electrode, it is not necessary to remove ITO, and PLZT can be etched by self-alignment. I found out.

本発明の目的は、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な半導体装置およびその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device that is self-aligned using ITO used as a transparent electrode as an etching mask for PLZT and easy to manufacture, and a manufacturing method thereof.

本発明の目的は、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な光変調装置およびその製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a light modulation device that is self-aligned using ITO used as a transparent electrode as an etching mask for PLZT and is easy to manufacture, and a method for manufacturing the same.

上記目的を達成するための本発明の一態様によれば、下部電極と、前記下部電極上に配置される強誘電体膜と、前記強誘電体膜上に配置される上部電極とを備えた強誘電体キャパシタを含む半導体装置であって、前記上部電極が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされた導電膜を含んでいる半導体装置が提供される。   According to one aspect of the present invention for achieving the above object, a lower electrode, a ferroelectric film disposed on the lower electrode, and an upper electrode disposed on the ferroelectric film are provided. There is provided a semiconductor device including a ferroelectric capacitor, wherein the upper electrode includes a conductive film that is self-aligned and patterned with the ferroelectric film as an etching mask for the ferroelectric film.

本発明の他の態様によれば、基板と、前記基板上に配置され、請求項１〜４のいずれか１項に記載の半導体装置の強誘電体キャパシタを駆動するための制御回路とを備え、前記基板上に積層して前記強誘電体キャパシタを設けており、前記強誘電体キャパシタを、前記下部電極と前記上部電極間に印加する電界に応じて前記強誘電体膜の屈折率が変化するファブリーペロー型の共振器として機能させる光変調装置が提供される。   According to another aspect of the present invention, there is provided a substrate, and a control circuit disposed on the substrate for driving the ferroelectric capacitor of the semiconductor device according to any one of claims 1 to 4. The ferroelectric capacitor is provided by being laminated on the substrate, and the refractive index of the ferroelectric film changes according to the electric field applied between the lower electrode and the upper electrode. An optical modulation device that functions as a Fabry-Perot resonator is provided.

本発明の他の態様によれば、下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、前記導電膜をパターニングする工程と、パターニングされた前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程とを有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされる半導体装置の製造方法が提供される。   According to another aspect of the present invention, a step of forming a lower electrode, a step of forming a ferroelectric film on the lower electrode, and a step of forming an upper electrode including a conductive film on the ferroelectric film And etching the ferroelectric film and the lower electrode using the patterned conductive film as a mask, the conductive film being used to etch the ferroelectric film. A method of manufacturing a semiconductor device that is self-aligned patterned with the ferroelectric film as a mask is provided.

本発明の他の態様によれば、基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを駆動するための制御回路を前記基板上に形成する工程とを有し、前記強誘電体キャパシタを形成する工程は、下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、前記導電膜をパターニングする工程と、前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程と、前記上部電極上に誘電体薄膜積層部を形成する工程とを有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされる光変調装置の製造方法が提供される。   According to another aspect of the present invention, the method includes a step of forming a ferroelectric capacitor on a substrate and a step of forming a control circuit for driving the ferroelectric capacitor on the substrate. The step of forming the dielectric capacitor includes a step of forming a lower electrode, a step of forming a ferroelectric film on the lower electrode, and a step of forming an upper electrode including a conductive film on the ferroelectric film. And patterning the conductive film, etching the ferroelectric film and the lower electrode using the conductive film as a mask, and forming a dielectric thin film stack on the upper electrode, A method of manufacturing an optical modulation device is provided in which the conductive film is self-aligned patterned with the ferroelectric film as an etching mask for the ferroelectric film.

本発明によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な半導体装置およびその製造方法を提供することができる。   According to the present invention, it is possible to provide a semiconductor device that is self-aligned by using ITO used as a transparent electrode as an etching mask for PLZT and that can be easily manufactured, and a manufacturing method thereof.

本発明によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な光変調装置およびその製造方法を提供することができる。   According to the present invention, it is possible to provide an optical modulation device that is formed in a self-aligned manner using ITO used as a transparent electrode as an etching mask for PLZT, and a method for manufacturing the same.

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, embodiments of the present invention will be described with reference to the drawings. In the following, the same reference numerals are assigned to the same blocks or elements to avoid duplication of explanation and simplify the explanation. It should be noted that the drawings are schematic and different from the actual ones. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。   The following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention. In the embodiments of the present invention, the arrangement of each component is as follows. Not specific. Various modifications can be made to the embodiment of the present invention within the scope of the claims.

[第１の実施の形態]
（半導体装置）
本発明の第１の実施の形態に係る半導体装置１００は、図１に示すように、下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む。上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいる。 [First embodiment]
(Semiconductor device)
As shown in FIG. 1, the semiconductor device 100 according to the first embodiment of the present invention includes a lower electrode 2, a ferroelectric film 3 disposed on the lower electrode 2, and a ferroelectric film 3. A ferroelectric capacitor having an upper electrode 4 disposed thereon is included. The upper electrode 4 includes a conductive film self-aligned with the ferroelectric film 3 as an etching mask for the ferroelectric film 3.

強誘電体膜３は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜の少なくともいずれか１種を含んでいる。 The ferroelectric film 3 includes at least one of PLZT, PZT, BST, SBT, LiNbO 3 , SBN, TiBaO 3 , LSCO, KDP, KTN, PMN-PT based ceramic film, and PZN-PT based ceramic film. It is out.

また、導電膜は、透明導電膜のＩＴＯで形成されていてもよい。   The conductive film may be formed of ITO, which is a transparent conductive film.

下部電極２は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種を含んでいる。   The lower electrode 2 contains at least one of Pt, Ir, iridium oxide, and SRO.

（光変調装置）
本発明の第１の実施の形態に係る光変調装置１００の模式的平面パターン構造は、図１（ａ）に示すように表され、１つの画素２００部分の拡大された模式的断面構造は、図１（ｂ）に示すように表される。図１は、強誘電体キャパシタを光学利用し、反射光のＯＮ／ＯＦＦを制御する反射型空間光変調器に適用した例を示す。図１（ａ）は、強誘電体キャパシタをマトリックス状に配置し、１個の強誘電体キャパシタと１個のスイッチングトランジスタがそれぞれ一つの画素２００として機能する反射型光変調装置１００の上面図である。 (Light modulation device)
A schematic planar pattern structure of the light modulation device 100 according to the first embodiment of the present invention is represented as shown in FIG. 1A, and an enlarged schematic cross-sectional structure of one pixel 200 portion is: It is expressed as shown in FIG. FIG. 1 shows an example in which a ferroelectric capacitor is optically used and applied to a reflective spatial light modulator that controls ON / OFF of reflected light. FIG. 1A is a top view of a reflection type light modulation device 100 in which ferroelectric capacitors are arranged in a matrix, and one ferroelectric capacitor and one switching transistor each function as one pixel 200. is there.

図１は画素２００が８×８＝６４個である場合を例示的に示しているが、画素数が６４個に限らないのは勿論である。例えば、２５μｍ×２５μｍの面積の画素２００を１８０個×１８０個配列した反射型光変調装置等が形成可能である。   FIG. 1 exemplarily shows a case where the number of pixels 200 is 8 × 8 = 64, but it is needless to say that the number of pixels is not limited to 64. For example, a reflective light modulation device or the like in which 180 × 180 pixels 200 having an area of 25 μm × 25 μm are arranged can be formed.

印加される電界に応じて屈折率が変化する電気光学効果を強誘電体膜３が有するため、図１に示した反射型光変調装置１００に上部電極４側から入射した光は、画素２００それぞれの強誘電体膜３の屈折率に応じて反射される。そして、強度や位相が変調された光が上部電極４から出力される。   Since the ferroelectric film 3 has an electro-optic effect in which the refractive index changes according to the applied electric field, the light incident from the upper electrode 4 side on the reflective light modulation device 100 shown in FIG. The ferroelectric film 3 is reflected in accordance with the refractive index. Then, light whose intensity and phase are modulated is output from the upper electrode 4.

図１に示した反射型光変調装置１００では、上部電極４の電位は同一のプレート線ＰＬに接続される各画素２００で共通である。そのため、画素２００それぞれの強誘電体膜３の屈折率は、下部電極２に印加する電圧により制御される。つまり、画素２００は下部電極２に印加する電圧によって独立に反射率を制御可能である。   In the reflection type light modulation device 100 shown in FIG. 1, the potential of the upper electrode 4 is common to each pixel 200 connected to the same plate line PL. Therefore, the refractive index of the ferroelectric film 3 of each pixel 200 is controlled by the voltage applied to the lower electrode 2. That is, the reflectance of the pixel 200 can be controlled independently by the voltage applied to the lower electrode 2.

第１の実施の形態に係る光変調装置１００は、図３に示すように、強誘電体キャパシタを駆動するための制御回路８を半導体基板上に有する。また、その基板上に積層して強誘電体キャパシタを設けている。   As shown in FIG. 3, the light modulation device 100 according to the first embodiment includes a control circuit 8 for driving a ferroelectric capacitor on a semiconductor substrate. Further, a ferroelectric capacitor is provided on the substrate.

第１の実施の形態に係る光変調装置１００においては、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器として機能させている。   In the light modulation device 100 according to the first embodiment, the ferroelectric capacitor is a Fabry-Perot type in which the refractive index of the ferroelectric film 3 changes according to the electric field applied between the lower electrode 2 and the upper electrode 4. It functions as a resonator.

また、上部電極４上に、誘電体薄膜積層部を有している。誘電体薄膜積層部は、例えば、誘電体多層膜５で形成される。   In addition, a dielectric thin film laminated portion is provided on the upper electrode 4. The dielectric thin film stack portion is formed of, for example, a dielectric multilayer film 5.

第１の実施の形態に係る光変調装置１００は、詳細には、図１に示すように、半導体基板１０上に各画素２００がマトリックス状に配置され、各画素２００は、半導体基板１０上に形成されたＶＩＡ電極３４と、ＶＩＡ電極３４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された誘電体多層膜５とを備える。   In detail, in the light modulation device 100 according to the first embodiment, as illustrated in FIG. 1, each pixel 200 is arranged in a matrix on the semiconductor substrate 10, and each pixel 200 is disposed on the semiconductor substrate 10. A formed VIA electrode 34, a lower electrode 2 connected to the VIA electrode 34, a ferroelectric film 3 disposed on the lower electrode 2, an upper electrode 4 disposed on the ferroelectric film 3, And a dielectric multilayer film 5 disposed on the upper electrode 4.

上部電極４と強誘電体膜３は自己整合化形成されている。   The upper electrode 4 and the ferroelectric film 3 are formed in a self-aligned manner.

強誘電体膜３の材料は、電界が印加されなくなった後も電界を加えた時に生じた分極状態が保持され、外部からの電界の方向により分極の向きが変わる材料である。   The material of the ferroelectric film 3 is a material that maintains the polarization state generated when an electric field is applied even after the electric field is no longer applied, and the direction of polarization changes depending on the direction of the electric field from the outside.

具体的には、ランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜、チタン酸ストロンチウムバリウム（ＢＳＴ）膜、ジルコン酸チタン酸鉛（ＰＺＴ）膜、チタン酸バリウムストロンチウム（ＢＳＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、ニオブ酸ストロンチウムバリウム（ＳＢＮ）膜、ニオブ酸リチウム（ＬｉＮｂＯ3）膜、チタン酸バリウム（ＴｉＢａＯ3）膜、ランタンストロンチウムカッパーオキサイド（ＬＳＣＯ）膜、リン酸二水素カリウム（ＫＤＰ）膜、ＫＴＮ（ニオブ酸タンタルカリウム）膜、マグネシウムニオブ酸チタン酸鉛（ＰＭＮ−ＰＴ）系セラミクス膜、ＰＺＮ−ＰＴ（亜鉛ニオブ酸チタン酸鉛）系セラミクス膜等が採用可能である。さらに、所謂高誘電体を採用することもできる。   Specifically, lanthanum-doped lead zirconate titanate (PLZT) film, barium strontium titanate (BST) film, lead zirconate titanate (PZT) film, barium strontium titanate (BST) film, strontium bismuth tantalate ( SBT) film, strontium barium niobate (SBN) film, lithium niobate (LiNbO3) film, barium titanate (TiBaO3) film, lanthanum strontium copper oxide (LSCO) film, potassium dihydrogen phosphate (KDP) film, KTN ( A tantalum potassium niobate film, a lead magnesium niobate titanate (PMN-PT) ceramic film, a PZN-PT (lead zinc niobate titanate) ceramic film, or the like can be used. Furthermore, a so-called high dielectric material can be employed.

上部電極４は、透明導電膜である酸化インジウムスズ（ＩＴＯ）を含んでおり、ＩＴＯの単層膜であってもよいし、さらに、十分な透過率が得られる薄膜に形成した白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯx）、ルテニウム酸ストロンチウム（ＳＲＯ）、酸化亜鉛（ＺｎＯ）などの透明電極との積層膜としてもよい。 The upper electrode 4 includes indium tin oxide (ITO), which is a transparent conductive film, and may be a single layer film of ITO, or platinum (Pt) formed into a thin film that can provide sufficient transmittance. , Iridium (Ir), iridium oxide (IrO x ), strontium ruthenate (SRO), zinc oxide (ZnO), and other laminated films may be used.

下部電極２としては、白金（Ｐｔ）、Ｉｒ、ルテニウム酸ストロンチウム（ＳＲＯ）などが採用可能である。   As the lower electrode 2, platinum (Pt), Ir, strontium ruthenate (SRO), or the like can be used.

下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６を備えている。   A Fabry-Perot type resonator 6 in which the refractive index of the ferroelectric film 3 changes according to the electric field applied between the lower electrode 2 and the upper electrode 4 is provided.

半導体基板１０には、例えばシリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、ガリウムナイトライド（ＧａＮ）、シリコンカーバイド（ＳｉＣ）などが採用可能である。なお、半導体基板１０の代わりにサファイア基板、石英基板、シリコンオンインスレータ（ＳＯＩ：Silicon On Insulator）基板などを適用することもできる。   For example, silicon (Si), gallium arsenide (GaAs), gallium phosphide (GaP), gallium nitride (GaN), silicon carbide (SiC), or the like can be used for the semiconductor substrate 10. Instead of the semiconductor substrate 10, a sapphire substrate, a quartz substrate, a silicon on insulator (SOI) substrate, or the like can also be applied.

半導体基板１０上には、金属−酸化物−半導体電界効果トランジスタ(ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor)からなるメモリセルトランジスタが形成される。   A memory cell transistor made of a metal-oxide-semiconductor field effect transistor (MOSFET) is formed on the semiconductor substrate 10.

半導体基板１０はｐ型半導体で形成され、素子分離領域によって電気的に素子分離された活性領域が形成される。活性領域内には、図１（ｂ）に示すように、ｎ+拡散領域で形成されたソース領域またはドレイン領域（Ｓ／Ｄ領域）１２・１３が配置され、さらにＳ／Ｄ領域１２・１３が対向するｎ+（１２，１３）ｐ（１０）接合面にｎ-高抵抗領域１６が配置され、ｎ+（１２，１３）ｎ-(１６)ｐ（１０）接合が形成され、Ｓ／Ｄ領域１２・１３近傍のリーク電流の低減と耐圧を保持している。 The semiconductor substrate 10 is formed of a p-type semiconductor, and an active region electrically isolated by an element isolation region is formed. In the active region, as shown in FIG. 1B, source regions or drain regions (S / D regions) 12 and 13 formed of n + diffusion regions are arranged, and S / D regions 12 and 13 are further formed. N − (12,13) p (10) junction faces n − high resistance regions 16 are arranged to form n + (12,13) n− (16) p (10) junctions, and S / The leakage current in the vicinity of the D regions 12 and 13 is reduced and the breakdown voltage is maintained.

Ｓ／Ｄ領域１２・１３間の半導体基板１０上にはゲート絶縁膜１８が配置され、ゲート絶縁膜１８上にはゲート電極２０が配置され、ゲート電極２０上にはキャップ絶縁膜２２が配置され、さらにゲート絶縁膜１８，ゲート電極２０およびキャップ絶縁膜２２の側壁部には側壁絶縁膜１９が配置される。   A gate insulating film 18 is disposed on the semiconductor substrate 10 between the S / D regions 12 and 13, a gate electrode 20 is disposed on the gate insulating film 18, and a cap insulating film 22 is disposed on the gate electrode 20. Further, a sidewall insulating film 19 is disposed on the sidewall portions of the gate insulating film 18, the gate electrode 20 and the cap insulating film 22.

Ｓ／Ｄ領域１２・１３上には、それぞれプラグ電極１４・１５が配置される。   Plug electrodes 14 and 15 are disposed on the S / D regions 12 and 13, respectively.

プラグ電極１４は、Ｍ１電極３２およびＶＩＡ電極３４を介して、下部電極２に接続されている。また、プラグ電極１５は、ビット線ＢＬに接続されるＭ１電極３０に接続されている。   The plug electrode 14 is connected to the lower electrode 2 via the M1 electrode 32 and the VIA electrode 34. The plug electrode 15 is connected to the M1 electrode 30 connected to the bit line BL.

結果として、ＭＯＳＦＥＴのＳ／Ｄ領域１２上には、プラグ電極１４，Ｍ１電極３２およびＶＩＡ電極３４を介して、下部電極２，強誘電体膜３，上部電極４および誘電体多層膜５からなる共振器６が配置される。   As a result, the lower electrode 2, the ferroelectric film 3, the upper electrode 4, and the dielectric multilayer film 5 are formed on the S / D region 12 of the MOSFET via the plug electrode 14, the M1 electrode 32, and the VIA electrode 34. A resonator 6 is arranged.

上部電極４には、強誘電体メモリのプレート線ＰＬに接続される電極配線６２が配置される。同様に、接地ラインに接続される電極配線６０が配置される。   In the upper electrode 4, an electrode wiring 62 connected to the plate line PL of the ferroelectric memory is arranged. Similarly, an electrode wiring 60 connected to the ground line is arranged.

領域４１，４２は層間絶縁膜を表し、各電極間を分離している。   Regions 41 and 42 represent interlayer insulating films and separate the electrodes.

図１において、ビット線ＢＬに接続されるＭ１電極３０上には層間絶縁膜４２が配置され、層間絶縁膜４２上には、Ｍ２電極として機能する下部電極２が配置されている。なお、本実施形態では、Ｍ１電極〜Ｍ２電極の２層メタルの構造を示すが、これに限るものではなく、例えば、３層〜５層メタルであってもよい。メタルの層数は、例えば配線規模によって適切なものを選べばよい。このような多層電極間は、所定のコンタクト部分において、例えば、メタルダマシン構造によって、ＶＩＡ電極を介して接続される。   In FIG. 1, an interlayer insulating film 42 is disposed on the M1 electrode 30 connected to the bit line BL, and the lower electrode 2 functioning as an M2 electrode is disposed on the interlayer insulating film 42. In addition, in this embodiment, although the structure of the 2 layer metal of M1 electrode-M2 electrode is shown, it is not restricted to this, For example, a 3 layer-5 layer metal may be sufficient. An appropriate number of metal layers may be selected depending on the wiring scale, for example. Such multilayer electrodes are connected to each other at a predetermined contact portion via, for example, a metal damascene structure via a VIA electrode.

図１に示した光変調装置では、各下部電極２と、強誘電体膜３を介して対向する上部電極４とが、それぞれ一つの強誘電体キャパシタを構成し、上部電極４上に誘電体多層膜５が配置されて、図１に示すように、共振器６が各画素２００毎に形成され、空間光変調装置を構成している。   In the light modulation device shown in FIG. 1, each lower electrode 2 and the upper electrode 4 facing each other through the ferroelectric film 3 constitute one ferroelectric capacitor, and a dielectric is formed on the upper electrode 4. The multilayer film 5 is disposed, and as shown in FIG. 1, a resonator 6 is formed for each pixel 200 to constitute a spatial light modulator.

図１に示した光変調装置１００では、同一平面に互いに離間して配置された下部電極２間が誘電体多層膜５および層間絶縁膜４２によって分離されている。強誘電体膜３の上面はテーパ状の段差を有する。なお、このテーパ状の段差をテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4 Tetraethoxysilane）などの絶縁膜で埋め込むことにより、平坦性を保って配置することも可能である。 In the light modulation device 100 shown in FIG. 1, the lower electrodes 2 that are spaced apart from each other on the same plane are separated by the dielectric multilayer film 5 and the interlayer insulating film 42. The upper surface of the ferroelectric film 3 has a tapered step. Note that it is possible to arrange the tapered step with an insulating film such as tetraethoxysilane (TEOS: Si (OC 2 H 5 ) 4 Tetraethoxysilane) while maintaining flatness.

図１に示した反射型光変調装置１００では、画素２００の反射率を制御するために下部電極２に電圧を印加する駆動用のＭＯＳＦＥＴを、層間絶縁膜４１，４２を介して、各画素２００の下方にそれぞれ配置可能である。そのため、駆動用のＭＯＳＦＥＴと画素２００を接続する配線は、各画素２００の下部電極２の直下に形成できる。   In the reflection type light modulation device 100 shown in FIG. 1, a driving MOSFET for applying a voltage to the lower electrode 2 to control the reflectance of the pixel 200 is connected to each pixel 200 via the interlayer insulating films 41 and 42. Can be arranged below each. Therefore, a wiring connecting the driving MOSFET and the pixel 200 can be formed immediately below the lower electrode 2 of each pixel 200.

図１には、ＭＯＳＦＥＴからなるメモリセルトランジスタが配置されている。Ｓ／Ｄ領域１３はビット線ＢＬに接続されるＭ２電極３０に接続され、Ｓ／Ｄ領域１２は、強誘電体キャパシタを介してプレート線に接続されている。結果として、１Ｔ−１Ｃ方式の強誘電体メモリセルが形成されている。   In FIG. 1, memory cell transistors made of MOSFETs are arranged. The S / D region 13 is connected to the M2 electrode 30 connected to the bit line BL, and the S / D region 12 is connected to the plate line via a ferroelectric capacitor. As a result, a 1T-1C ferroelectric memory cell is formed.

図１に示す構成において、ＭＯＳＦＥＴ領域および各層間絶縁膜４１，４２を介するＭ１電極，Ｍ２電極などの形成は、微細化シリコンプロセスと同様であるため、製造方法の説明は省略する。共振器６は、本実施の形態に係る光変調装置の特徴的な構造であるため、その部分の詳細な製造方法については後述する。   In the configuration shown in FIG. 1, the formation of the M1 electrode, the M2 electrode, and the like via the MOSFET region and the respective interlayer insulating films 41 and 42 is the same as in the miniaturized silicon process, and thus the description of the manufacturing method is omitted. Since the resonator 6 has a characteristic structure of the light modulation device according to the present embodiment, a detailed manufacturing method of the part will be described later.

（メモリマトリックスの回路構成例）
第１の実施の形態に係る光変調装置のメモリマトリックス構成の回路構成は、図２に示すように表される。図２の一本のビット線ＢＬに沿って配置される２個の画素２００が、図１の素子断面構造に対応する。 (Memory matrix circuit configuration example)
The circuit configuration of the memory matrix configuration of the light modulation device according to the first embodiment is expressed as shown in FIG. Two pixels 200 arranged along one bit line BL in FIG. 2 correspond to the element cross-sectional structure in FIG.

図２に示す光変調装置のメモリマトリックス構成は、列方向に配列された複数のビット線ＢＬ１、ＢＬ２、…と、このビット線ＢＬ１、ＢＬ２、，…と直交する行方向に配列された複数のワード線ＷＬ１、ＷＬ２、…を有する。ビット線ＢＬ１、ＢＬ２、…のいずれかとワード線ＷＬ１、ＷＬ２、…のいずれかによってそれぞれ制御される画素２００が、列方向と行方向にマトリックス状に配置される。   2 has a plurality of bit lines BL1, BL2,... Arranged in a column direction and a plurality of bit lines BL1, BL2,... Arranged in a row direction orthogonal to the bit lines BL1, BL2,. It has word lines WL1, WL2,. Pixels 200 controlled by any one of the bit lines BL1, BL2,... And any one of the word lines WL1, WL2,... Are arranged in a matrix in the column direction and the row direction.

画素２００は、図２に示すように、直列に接続されたメモリセルトランジスタ（ＱM ）２０１と強誘電体キャパシタ(ＣF)２０２を備える。画素２００の書き込みや読み出しは、メモリセルトランジスタ２０１によって制御される。メモリセルトランジスタ２０１のゲート電極及びドレイン電極はそれぞれワード線ＷＬ１、ＷＬ２、…およびビット線ＢＬ１、ＢＬ２、…に接続され、ソース電極は強誘電体キャパシタ２０２の一方の電極に接続される。強誘電体キャパシタ２０２の他方の電極はプレート線に接続される。例えば、強誘電体キャパシタ２０２のプレート線に接続される電極を、各画素２００の上部電極４とすることができる。 As shown in FIG. 2, the pixel 200 includes a memory cell transistor (Q M ) 201 and a ferroelectric capacitor (C F ) 202 connected in series. Writing and reading of the pixel 200 are controlled by the memory cell transistor 201. The gate electrode and the drain electrode of the memory cell transistor 201 are connected to the word lines WL1, WL2,... And the bit lines BL1, BL2, ..., respectively, and the source electrode is connected to one electrode of the ferroelectric capacitor 202. The other electrode of the ferroelectric capacitor 202 is connected to the plate line. For example, the electrode connected to the plate line of the ferroelectric capacitor 202 can be the upper electrode 4 of each pixel 200.

画素２００では、強誘電体膜３の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても強誘電体膜３の分極状態は保持されるため、電源の供給が停止しても各画素２００に記憶されたデータが消失することがない。そのため、画素２００は、不揮発性メモリとして動作する。   In the pixel 200, data is stored and retained using the polarization phenomenon of the ferroelectric film 3. That is, since the polarization state of the ferroelectric film 3 is maintained even when the external electric field is removed, the data stored in each pixel 200 does not disappear even when the supply of power is stopped. Therefore, the pixel 200 operates as a nonvolatile memory.

なお、上記の説明では画素２００が１つのメモリセルトランジスタ２０１と１つの強誘電体キャパシタ２０２で構成される１Ｔ−１Ｃ方式の構成例を示したが、これ以外の構成であってもよい。例えば、強誘電体メモリセルが２つのメモリセルトランジスタＱMと２つの強誘電体キャパシタＣFで構成される２Ｔ−２Ｃ方式の構成例の場合であってもよい。また、メモリセルトランジスタＱMのゲートキャパシタとして強誘電体キャパシタＣFを有する１Ｔ方式の構成例を採用してもよい。 In the above description, the configuration example of the 1T-1C system in which the pixel 200 includes one memory cell transistor 201 and one ferroelectric capacitor 202 is shown, but other configurations may be used. For example, a 2T-2C system configuration example in which the ferroelectric memory cell includes two memory cell transistors Q M and two ferroelectric capacitors C F may be used. It is also possible to employ a configuration example of a 1T type having a ferroelectric capacitor C F as the gate capacitor of the memory cell transistor Q M.

本実施の形態に係る光変調装置１００は、外部からの電圧印可によって反射率が変化する光変調装置である。この光変調装置１００は、ファブリーペロー型の共振器６の構造を有し、電界の印可に応じて屈折率の変化する光変調膜となる強誘電体膜３と、こ強誘電体膜３を挟むようにして形成される２層の反射層（下部電極２と誘電体多層膜５）を備える。光変調装置１００にレーザ光を入射した状態で、強誘電体膜３を挟む下部電極２および上部制御信号を与えると、光変調装置１００の反射率を変化させることができ、反射されるレーザ光の強度を制御することができる。光変調装置１００により反射されたレーザ光は、反射率に比例した強度を有するため、この反射光を記録媒体あるいは光検出素子等により記録、検出することによりさまざまなアプリケーションに利用することができる。   The light modulation device 100 according to the present embodiment is a light modulation device in which the reflectance is changed by applying an external voltage. This light modulation device 100 has a structure of a Fabry-Perot resonator 6, and includes a ferroelectric film 3 serving as a light modulation film whose refractive index changes in response to application of an electric field, and the ferroelectric film 3. Two reflective layers (lower electrode 2 and dielectric multilayer film 5) formed so as to be sandwiched are provided. When the lower electrode 2 and the upper control signal sandwiching the ferroelectric film 3 are given in a state where the laser light is incident on the light modulation device 100, the reflectance of the light modulation device 100 can be changed, and the reflected laser light The intensity of the can be controlled. Since the laser light reflected by the light modulation device 100 has an intensity proportional to the reflectance, the reflected light can be used for various applications by recording and detecting the reflected light using a recording medium or a light detection element.

（共振器の構成）
共振器６は、図３に示すように、層間絶縁膜４２上に配置された下部電極２と、下部電極上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された誘電体多層膜５を備える。 (Configuration of resonator)
As shown in FIG. 3, the resonator 6 is disposed on the lower electrode 2 disposed on the interlayer insulating film 42, the ferroelectric film 3 disposed on the lower electrode, and the ferroelectric film 3. An upper electrode 4 and a dielectric multilayer film 5 disposed on the upper electrode 4 are provided.

共振器６は、下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４から形成される強誘電体キャパシタを備える。下部電極２と上部電極４間には、強誘電体キャパシタを駆動するための制御回路８が接続されている。   The resonator 6 includes a ferroelectric capacitor formed by a lower electrode 2, a ferroelectric film 3 disposed on the lower electrode 2, and an upper electrode 4 disposed on the ferroelectric film 3. A control circuit 8 for driving the ferroelectric capacitor is connected between the lower electrode 2 and the upper electrode 4.

制御回路８は、例えば、半導体基板１０上に形成される。その半導体基板１０上に積層して強誘電体キャパシタが配置されている。   The control circuit 8 is formed on the semiconductor substrate 10, for example. A ferroelectric capacitor is disposed on the semiconductor substrate 10 in a stacked manner.

結果として、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器として機能させる光変調装置が構成されている。   As a result, an optical modulation device that functions as a Fabry-Perot resonator in which the refractive index of the ferroelectric film 3 changes according to the electric field applied between the lower electrode 2 and the upper electrode 4 is configured.

半導体基板１０上にスイッチング素子を設け、その上に共振器６を形成している。半導体基板１０の代わりに、表面が平坦なガラスなどを好適に用いることもできる。この場合にも、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などをスイッチング素子として形成することが可能となる。   A switching element is provided on the semiconductor substrate 10, and the resonator 6 is formed thereon. Instead of the semiconductor substrate 10, glass with a flat surface or the like can be preferably used. Also in this case, a thin film transistor (TFT) or the like can be formed as a switching element.

半導体基板１０上には、第１反射層となる下部電極２が形成される。下部電極２の厚みは、２００ｎｍ程度とする。本実施の形態において、下部電極２はＰｔで形成され、この下部電極２は、強誘電体膜３に電界を印加する電極としても機能する。下部電極２をＰｔで形成した場合、下部電極２の反射率は５０％から８０％程度となる。   On the semiconductor substrate 10, the lower electrode 2 serving as a first reflective layer is formed. The thickness of the lower electrode 2 is about 200 nm. In the present embodiment, the lower electrode 2 is made of Pt, and the lower electrode 2 also functions as an electrode for applying an electric field to the ferroelectric film 3. When the lower electrode 2 is made of Pt, the reflectance of the lower electrode 2 is about 50% to 80%.

下部電極２の上面には強誘電体膜３が設けられる。強誘電体膜３の膜厚ｔは、入射光の入射角および波長に応じて決定され、たとえば入射光を６５０ｎｍ付近の赤色光とした場合、５００ｎｍから１５００ｎｍの範囲で形成するのが望ましい。強誘電体膜３に印加される電界は、厚み方向に印加されるため、膜厚を１５００ｎｍ以下とすることで、十分な屈折率変化を得るための電界を印加することが容易となる。また、膜厚を５００ｎｍ以上とすることで、十分な光学膜厚変化を得ることができる。   A ferroelectric film 3 is provided on the upper surface of the lower electrode 2. The film thickness t of the ferroelectric film 3 is determined according to the incident angle and wavelength of the incident light. For example, when the incident light is red light near 650 nm, it is preferably formed in the range of 500 nm to 1500 nm. Since the electric field applied to the ferroelectric film 3 is applied in the thickness direction, it is easy to apply an electric field for obtaining a sufficient refractive index change by setting the film thickness to 1500 nm or less. Moreover, sufficient optical film thickness change can be obtained by setting the film thickness to 500 nm or more.

強誘電体膜３の上面には、透明電極からなる上部電極４が設けられる。上部電極４をＩＴＯで形成した場合、その厚みは５０ｎｍ〜１５０ｎｍ程度とする。上部電極４は、透明導電膜であるＩＴＯの単層膜としてもよいが、他の導電材料と積層して多層膜としてもよい。例えば、ＩｒＯ２と積層する場合には、ＩｒＯ２の膜厚をより薄く、例えば数１０ｎｍ程度とすることが望ましい。この上部電極４は、抵抗値と透過率がトレードオフの関係となるため、その厚みは実験的に定めてもよい。 An upper electrode 4 made of a transparent electrode is provided on the upper surface of the ferroelectric film 3. When the upper electrode 4 is made of ITO, the thickness is about 50 nm to 150 nm. The upper electrode 4 may be a single layer film of ITO which is a transparent conductive film, or may be laminated with another conductive material to form a multilayer film. For example, in the case of laminating the IrO 2, it is desirable that the thinner, for example, several 10nm approximately the thickness of the IrO 2. Since the upper electrode 4 has a trade-off relationship between the resistance value and the transmittance, the thickness thereof may be determined experimentally.

上部電極４の上面には、第２反射層となる誘電体多層膜５が形成される。この誘電体多層膜５は、図３に示すように、屈折率ｎの異なる第１誘電体膜５２、第２誘電体膜５４が交互に積層される。第１誘電体膜５２、第２誘電体膜５４の材料の組み合わせとしては、ＳｉＯ２（ｎ＝１．４６）、Ｓｉ３Ｎ４（ｎ＝２．０）を用いることができる。すなわち、第１誘電体膜５２の屈折率は低く、第２誘電体膜５４の屈折率は高いという組み合わせによって、誘電体多層膜５が形成されている。 On the upper surface of the upper electrode 4, a dielectric multilayer film 5 serving as a second reflective layer is formed. As shown in FIG. 3, the dielectric multilayer film 5 is formed by alternately laminating first dielectric films 52 and second dielectric films 54 having different refractive indexes n. As a combination of materials of the first dielectric film 52 and the second dielectric film 54, SiO 2 (n = 1.46) and Si 3 N 4 (n = 2.0) can be used. That is, the dielectric multilayer film 5 is formed by a combination that the refractive index of the first dielectric film 52 is low and the refractive index of the second dielectric film 54 is high.

第１誘電体膜５２、第２誘電体膜５４のそれぞれの膜厚ｔ１、ｔ２は、共振器６に入射する光の波長の１／４となるように設計する。すなわち、共振器６に入射する光の波長をλ、誘電体膜の屈折率をｎとすると、各誘電体膜１層分の膜厚ｔは、ｔ＝λ／（ｎ×４）となるように調節する。   The film thicknesses t1 and t2 of the first dielectric film 52 and the second dielectric film 54 are designed to be ¼ of the wavelength of light incident on the resonator 6. That is, assuming that the wavelength of light incident on the resonator 6 is λ and the refractive index of the dielectric film is n, the thickness t of one dielectric film is t = λ / (n × 4). Adjust to.

たとえば、光変調装置１００に波長λ＝６３３ｎｍの赤色のレーザ光が用いられる場合には、第１誘電体膜５２の膜厚ｔ１は、その材料としてＳｉＯ２（ｎ＝１．４６）とした場合、ｔ１＝６３３／（４×１．４６）＝１０８ｎｍ程度とする。また、第２誘電体膜５４の膜厚ｔ２は、材料としてＳｉ３Ｎ４（ｎ＝２．０）を用いた場合、ｔ２＝６３３／（４×２）＝７９ｎｍ程度とする。第２反射層を構成する誘電体多層膜５の膜厚ｔ１、ｔ２は、必ずしも厳密にλ／（ｎ×４）に設計されている必要はない。 For example, when a red laser beam having a wavelength λ = 633 nm is used for the light modulation device 100, the film thickness t1 of the first dielectric film 52 is SiO 2 (n = 1.46) as the material. T1 = 633 / (4 × 1.46) = 108 nm. The film thickness t2 of the second dielectric film 54 is about t2 = 633 / (4 × 2) = 79 nm when Si 3 N 4 (n = 2.0) is used as the material. The film thicknesses t1 and t2 of the dielectric multilayer film 5 constituting the second reflective layer are not necessarily designed to be strictly λ / (n × 4).

誘電体膜の材料としてはシリコン窒化膜に替えて、ＴｉＯ３（ｎ＝２．２）を用いてもよい。この場合、第２誘電体膜５４の膜厚ｔ２は、ｔ２＝６３３／（４×２．２）＝７２ｎｍ程度とする。 As a material of the dielectric film, TiO 3 (n = 2.2) may be used instead of the silicon nitride film. In this case, the film thickness t2 of the second dielectric film 54 is about t2 = 633 / (4 × 2.2) = 72 nm.

その他の誘電体多層膜５の材料としては、ＤＢＲ（Distributed Bragg Reflector）膜を備えていてもよい。ＤＢＲ膜は、ＺｒＯ2、Ａｌ2Ｏ3、ＳｉＯ2 、ＴｉＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、ＡｌＮ、ＳｉＮ、ＡｌＯＮ、ＳｉＯＮ、ＡｌＮx(０＜ｘ＜１)いずれかを含む多層膜によって形成されていてもよい。ここで、ＡｌＮx(０＜ｘ＜１)は、ＡｌＮのストイキオメトリ制御からずれている組成比の場合を示す。また、ＤＢＲ膜は、高光反射特性を有し、例えば、ＺｒＯ2膜とＳｉＯ2膜からなる積層構造を備えていてもよい。ＺｒＯ2膜の厚さｄ１およびＳｉＯ2膜の厚さｄ２は、ｄ１＝λ／４ｎ1、ｄ２＝λ／４ｎ2となるように形成する。ここで、ｎ1はＺｒＯ2膜の屈折率２．１２であり、ｎ2はＳｉＯ2膜の屈折率１．４６である。例えば、λ＝４０５ｎｍに対して、ｄ１は、約４８ｎｍ程度であり、ｄ２は、約６９ｎｍ程度である。 As another material of the dielectric multilayer film 5, a DBR (Distributed Bragg Reflector) film may be provided. The DBR film is a multilayer containing any one of ZrO 2 , Al 2 O 3 , SiO 2 , TiO 2 , Ta 2 O 5 , Nb 2 O 5 , AlN, SiN, AlON, SiON, and AlN x (0 <x <1). It may be formed by a film. Here, AlN x (0 <x <1) indicates a case where the composition ratio deviates from the stoichiometry control of AlN. Further, the DBR film has high light reflection characteristics, and may have a laminated structure including, for example, a ZrO 2 film and a SiO 2 film. The thickness d1 of the ZrO 2 film and the thickness d2 of the SiO 2 film are formed such that d1 = λ / 4n 1 and d2 = λ / 4n 2 . Here, n 1 is the refractive index 2.12 of the ZrO 2 film, and n 2 is the refractive index 1.46 of the SiO 2 film. For example, for λ = 405 nm, d1 is about 48 nm and d2 is about 69 nm.

図１において、強誘電体膜３から誘電体多層膜５に入射する光の反射率Ｒ２は、強誘電体膜３から下部電極２に入射する光の反射率Ｒ１と等しくなるように設計する。反射率Ｒ１は、下部電極２に用いる金属材料によって定まり、Ｐｔを選択する場合、５０〜８０％となる。   In FIG. 1, the reflectance R2 of light incident on the dielectric multilayer film 5 from the ferroelectric film 3 is designed to be equal to the reflectance R1 of light incident on the lower electrode 2 from the ferroelectric film 3. The reflectance R1 is determined by the metal material used for the lower electrode 2, and is 50 to 80% when Pt is selected.

従ってこのとき、反射率Ｒ２も５０〜８０％となるように設計する。誘電体多層膜５の反射率Ｒ２は、第１誘電体膜５２、第２誘電体膜５４の材料および膜厚によって調節することができる。本実施の形態においては、図３に示すように、誘電体多層膜５は、第１誘電体膜５２および第２誘電体膜５４をそれぞれ３層づつ交互に積層している。誘電体多層膜５において、第１誘電体膜５２、第２誘電体膜５４を積層する順番は逆であってもよい。また、反射率Ｒ２を微調節するために、第３の誘電体膜をさらに積層してもよい。   Therefore, at this time, the reflectance R2 is designed to be 50 to 80%. The reflectance R2 of the dielectric multilayer film 5 can be adjusted by the materials and film thicknesses of the first dielectric film 52 and the second dielectric film 54. In the present embodiment, as shown in FIG. 3, the dielectric multilayer film 5 is formed by alternately laminating three first dielectric films 52 and three second dielectric films 54. In the dielectric multilayer film 5, the order of stacking the first dielectric film 52 and the second dielectric film 54 may be reversed. In order to finely adjust the reflectance R2, a third dielectric film may be further laminated.

誘電体多層膜５は、金属薄膜で形成されるハーフミラーとしてもよい。   The dielectric multilayer film 5 may be a half mirror formed of a metal thin film.

（共振器の動作）
以上のように構成された光変調装置１００の動作について説明する。 (Resonator operation)
The operation of the light modulation device 100 configured as described above will be described.

共振器６の上方から、強度Ｉｉｎのレーザ光が入射されると、ファブリーペロー型の共振器６内に入射された光の一部が閉じこめられ、その一部が反射される。入射するレーザ光の強度をＩｉｎとし、共振器６によって反射されるレーザ光の強度をＩｏｕｔとするとき、共振器６の反射率Ｒは、Ｒ＝Ｉｏｕｔ／Ｉｉｎで定義される。   When laser light having an intensity Iin is incident from above the resonator 6, a part of the light incident in the Fabry-Perot resonator 6 is confined and a part of the light is reflected. When the intensity of the incident laser beam is Iin and the intensity of the laser beam reflected by the resonator 6 is Iout, the reflectance R of the resonator 6 is defined by R = Iout / Iin.

ファブリーペロー型の共振器６の反射率Ｒは、次式で与えられる波長λｍにおいて最小値を取る。すなわち、
λｍ＝（２ｎｔｃｏｓθ）／ｍ …（１）
で与えられる。 The reflectance R of the Fabry-Perot resonator 6 takes a minimum value at a wavelength λ m given by the following equation. That is,
λ m = (2nt cos θ) / m (1)
Given in.

ここで、ｍは次数、ｎは強誘電体膜３の屈折率、ｔは強誘電体膜３の膜厚、θは、強誘電体膜３におけるレーザ光の入射角である。   Here, m is the order, n is the refractive index of the ferroelectric film 3, t is the film thickness of the ferroelectric film 3, and θ is the incident angle of the laser beam in the ferroelectric film 3.

上述のように、強誘電体膜３の屈折率ｎは、電極対に印加される電界Ｅに依存する。いま、下部電極２と上部電極４間に制御回路８から出力された制御電圧Ｖｃｎｔを印加すると、強誘電体膜３には、厚み方向に電界Ｅ＝Ｖｃｎｔ／ｔが印加される。強誘電体膜３としてＰＬＺＴを用いた場合、強誘電体膜３の屈折率ｎの変化量Δｎと、印加される電界Ｅとの間には、次式の関係が成立する。すなわち、
Δｎ＝１／２×（ｎ）３×Ｒ×Ｅ２ …（２）
ここで、Ｒは電気光学定数（カー定数）である。 As described above, the refractive index n of the ferroelectric film 3 depends on the electric field E applied to the electrode pair. Now, when the control voltage Vcnt output from the control circuit 8 is applied between the lower electrode 2 and the upper electrode 4, an electric field E = Vcnt / t is applied to the ferroelectric film 3 in the thickness direction. When PLZT is used as the ferroelectric film 3, the relationship of the following equation is established between the change amount Δn of the refractive index n of the ferroelectric film 3 and the applied electric field E. That is,
Δn = 1/2 × (n) 3 × R × E 2 (2)
Here, R is an electro-optic constant (Kerr constant).

共振器６に電圧を印加しない場合の反射特性のとき、共振器６の共振波長はλｍ１である。共振器６に電圧を印可すると、強誘電体膜３の屈折率が変化し、共振波長がλｍ１からλｍ２にシフトする。λｍ２はλｍ１より大きい値である。 In the case of reflection characteristics when no voltage is applied to the resonator 6, the resonance wavelength of the resonator 6 is λ m 1. When a voltage is applied to the resonator 6, ferroelectric refractive index of the film 3 is changed, the resonance wavelength shifts from lambda m 1 to lambda m 2. λ m 2 is larger than λ m 1.

共振器６に入射するレーザ光の波長をλｍ１とした場合、制御電圧Ｖｃｎｔを接地電位からある電圧値Ｖ１に変化させると、共振波長がシフトすることにより、共振器６の反射率ＲはＲｍ１からＲｍ２に変化する。 When the wavelength of the laser beam incident on the resonator 6 is λ m 1, when the control voltage Vcnt is changed from the ground potential to a certain voltage value V1, the resonance wavelength shifts, so that the reflectance R of the resonator 6 is It changes from R m 1 to R m 2.

ここで、電圧を印加しない場合の反射率Ｒｏｆｆと、電圧を印加した場合の反射率Ｒｏｎの比Ｒｏｎ／Ｒｏｆｆをオンオフ比と定義する。入射光の強度Ｉｉｎが一定のとき、反射光の強度Ｉｏｕｔは、反射率に比例することになる。したがって、オンオフ比が大きい方が反射光の強度Ｉｏｕｔを精度よく制御でき、光の利用効率も高いことを意味する。   Here, the ratio Ron / Roff of the reflectance Roff when no voltage is applied and the reflectance Ron when a voltage is applied is defined as an on / off ratio. When the intensity Iin of the incident light is constant, the intensity Iout of the reflected light is proportional to the reflectance. Therefore, a larger on / off ratio means that the intensity Iout of the reflected light can be accurately controlled, and the light utilization efficiency is high.

共振波長λｍにおける共振器６の反射率Ｒは、下部電極２での反射率Ｒ１および誘電体多層膜５での反射率Ｒ２が近い程低くなる。したがって、上述のように、誘電体多層膜５の層数、材料を調節し、下部電極２での反射率Ｒ１と誘電体多層膜５での反射率Ｒ２を等しく設計することにより、オフ時の反射率Ｒを低く設定し、オンオフ比を高くとることができる。 The reflectivity R of the resonator 6 at the resonance wavelength λ m becomes lower as the reflectivity R1 at the lower electrode 2 and the reflectivity R2 at the dielectric multilayer film 5 are closer. Therefore, as described above, by adjusting the number of layers and the material of the dielectric multilayer film 5 and designing the reflectance R1 at the lower electrode 2 and the reflectance R2 at the dielectric multilayer film 5 to be equal, The reflectance R can be set low and the on / off ratio can be increased.

このように、本実施の形態に係る光変調装置１００においては、強誘電体膜３に印加する電界を変化させることにより、反射率を変化させ、反射光Ｉｏｕｔの強度を制御する光スイッチ素子を実現することができる。   As described above, in the light modulation device 100 according to the present embodiment, the optical switch element that changes the reflectivity and controls the intensity of the reflected light Iout by changing the electric field applied to the ferroelectric film 3. Can be realized.

（半導体装置の製造方法）
本実施の形態に係る半導体装置の製造方法は、図４〜図８に示すように、下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に導電膜を含む上部電極４を形成する工程と、導電膜をパターニングする工程と、パターニングされた導電膜をマスクとして強誘電体膜３および下部電極２をエッチングする工程とを有する。導電膜は、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされる。 (Method for manufacturing semiconductor device)
As shown in FIGS. 4 to 8, the method of manufacturing a semiconductor device according to the present embodiment includes a step of forming a lower electrode 2, a step of forming a ferroelectric film 3 on the lower electrode 2, and a ferroelectric. A step of forming an upper electrode 4 including a conductive film on the body film 3; a step of patterning the conductive film; and a step of etching the ferroelectric film 3 and the lower electrode 2 using the patterned conductive film as a mask. . The conductive film is self-aligned patterned with the ferroelectric film 3 as an etching mask for the ferroelectric film 3.

導電膜としてＩＴＯを使用し、導電膜をマスクとして強誘電体膜３および下部電極２をエッチングする工程は、エッチングのガス系を切り替えて実施する。   The step of etching the ferroelectric film 3 and the lower electrode 2 using ITO as the conductive film and using the conductive film as a mask is performed by switching the etching gas system.

強誘電体膜３としてＰＬＺＴを使用し、強誘電体膜３をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用する。 In the process of using PLZT as the ferroelectric film 3 and etching the ferroelectric film 3, C 4 F 8 gas, CF 4 gas, and Ar gas are applied as the etching gas system.

下部電極２としてＰｔを使用し、下部電極２をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用する。 In the process of using Pt as the lower electrode 2 and etching the lower electrode 2, C 4 F 8 gas, CF 4 gas, Ar gas, or Cl 2 gas is applied as an etching gas system.

（光変調装置の製造方法）
本実施の形態に係る光変調装置の製造方法は、図４〜図８に示すように、基板上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタを駆動するための制御回路を基板上に形成する工程とを有する。 (Manufacturing method of light modulation device)
As shown in FIGS. 4 to 8, the method of manufacturing the light modulation device according to the present embodiment includes a step of forming a ferroelectric capacitor on a substrate and a control circuit for driving the ferroelectric capacitor. Forming on the top.

本実施の形態に係る光変調装置の製造方法において、強誘電体キャパシタを形成する工程は、下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に導電膜を含む上部電極４を形成する工程と、導電膜をパターニングする工程と、導電膜をマスクとして強誘電体膜３および下部電極２をエッチングする工程と、上部電極４上に誘電体薄膜積層部を形成する工程とを有する。誘電体薄膜積層部は、例えば、誘電体多層膜５によって形成することができる。導電膜は、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされる。   In the method of manufacturing the light modulation device according to the present embodiment, the process of forming the ferroelectric capacitor includes the process of forming the lower electrode 2, the process of forming the ferroelectric film 3 on the lower electrode 2, A step of forming an upper electrode 4 including a conductive film on the dielectric film 3, a step of patterning the conductive film, a step of etching the ferroelectric film 3 and the lower electrode 2 using the conductive film as a mask, and the upper electrode 4 Forming a dielectric thin film laminate on the top. The dielectric thin film stack portion can be formed by, for example, the dielectric multilayer film 5. The conductive film is self-aligned patterned with the ferroelectric film 3 as an etching mask for the ferroelectric film 3.

下部電極２は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種で形成されていてもよい。   The lower electrode 2 may be formed of at least one of Pt, Ir, iridium oxide, and SRO.

導電膜としてＩＴＯを使用し、導電膜をマスクとして強誘電体膜および下部電極をエッチングする工程は、エッチングのガス系を切り替えて実施する。   The step of etching the ferroelectric film and the lower electrode using ITO as the conductive film and using the conductive film as a mask is performed by switching the etching gas system.

強誘電体膜としてＰＬＺＴを使用し、強誘電体膜をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用する。 In the process of using PLZT as the ferroelectric film and etching the ferroelectric film, C 4 F 8 gas, CF 4 gas, and Ar gas are applied as the etching gas system.

下部電極としてＰｔを使用し、下部電極２をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用する。 In the process of etching the lower electrode 2 using Pt as the lower electrode, C 4 F 8 gas, CF 4 gas, Ar gas, or Cl 2 gas is applied as the etching gas system.

本実施の形態に係る光変調装置の製造方法は、詳細には、図４〜図８に示すように、下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に上部電極４を形成する工程と、上部電極４をパターニングする工程と、パターニングされた上部電極４をマスクとして強誘電体膜３をエッチングする工程と、上部電極４上に誘電体多層膜５を形成する工程とを有する。   In detail, the method for manufacturing the light modulation device according to the present embodiment forms the lower electrode 2 and forms the ferroelectric film 3 on the lower electrode 2 as shown in FIGS. A step, a step of forming the upper electrode 4 on the ferroelectric film 3, a step of patterning the upper electrode 4, a step of etching the ferroelectric film 3 using the patterned upper electrode 4 as a mask, and an upper electrode 4 to form a dielectric multilayer film 5 on the substrate 4.

上部電極４と強誘電体膜３は、自己整合化形成される。   The upper electrode 4 and the ferroelectric film 3 are formed in a self-aligned manner.

強誘電体膜３は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種で形成される。 The ferroelectric film 3 is formed of any one of PLZT, PZT, BST, SBT, LiNbO 3 , SBN, TiBaO 3 , LSCO, KDP, KTN, PMN-PT based ceramic film, and PZN-PT based ceramic film. The

上部電極４は、少なくともＩＴＯを含んでおり、さらにＰｔ、Ｉｒ、酸化イリジウム、ＺｎＯ、ＳＲＯの少なくともいずれか１種を含んだ多層膜としてもよい。   The upper electrode 4 includes at least ITO, and may be a multilayer film including at least one of Pt, Ir, iridium oxide, ZnO, and SRO.

下部電極２は、Ｐｔ、Ｉｒ、ＳＲＯのいずれか１種で形成される。   The lower electrode 2 is formed of any one of Pt, Ir, and SRO.

本実施の形態に係る強誘電体光変調装置の製造方法を図４〜図８を用いて以下に詳細に説明する。   A manufacturing method of the ferroelectric light modulation device according to the present embodiment will be described below in detail with reference to FIGS.

（ａ）まず、図４に示すように、半導体基板１０上にメモリセルトランジスタとなるＭＯＳＦＥＴを形成後、例えば、ＣＶＤ絶縁膜、ＴＥＯＳ膜などによって、層間絶縁膜４１を堆積し、プラグ電極１４・１５を形成する。プラグ電極１４・１５の材料としては、メモリセルトランジスタの微細化とともに、例えばＷなどが適用される。 (A) First, as shown in FIG. 4, after a MOSFET to be a memory cell transistor is formed on a semiconductor substrate 10, an interlayer insulating film 41 is deposited by, for example, a CVD insulating film, a TEOS film, etc. 15 is formed. As the material of the plug electrodes 14 and 15, for example, W is applied together with the miniaturization of the memory cell transistor.

ここで、プラグ電極１４・１５をＷプラグ（W-plug）で形成する工程について説明する。層間絶縁膜４１に対して高アスペクト比のコンタクトホールを形成後、このコンタクトホールをＷ電極で埋め込む際、原料ガスのＷＦ6をＨ2，ＳｉＨ4などで還元する。 Here, a process of forming the plug electrodes 14 and 15 with W plugs will be described. After forming a high aspect ratio contact hole in the interlayer insulating film 41, when filling the contact hole with a W electrode, the source gas WF 6 is reduced with H 2 , SiH 4 or the like.

Ｈ2還元の場合の反応は、ＷＦ6＋Ｈ2→Ｗ＋６ＨＦで表される。また、ＳｉＨ4還元の場合の反応は、２ＷＦ6＋３ＳｉＨ4→２Ｗ＋３ＳｉＦ4＋６Ｈ2で表される。 The reaction in the case of H 2 reduction is represented by WF 6 + H 2 → W + 6HF. The reaction in the case of SiH 4 reduction is represented by 2WF 6 + 3SiH 4 → 2W + 3SiF 4 + 6H 2 .

なお、ＭＯＳＦＥＴの形成工程については、通常のシリコン微細化プロセスを適用可能である。例えば素子分離領域は、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）技術によって形成される。ゲート絶縁膜１８は、熱酸化工程によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、および高抵抗領域１６は、砒素若しくはリンのイオン注入技術若しくは拡散工程によって形成される。ゲート電極２０は、例えば、ポリシリコン形成技術によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、およびゲート電極２０に対する電極形成工程においては、微細化コンタクトを形成するためのＷ，モリブデン（Ｍｏ），コバルト（Ｃｏ）などのシリサイド技術を適用することも可能である。側壁絶縁膜１９およびキャップ絶縁膜２２に対しては、ＣＶＤ酸化膜、ＣＶＤ窒化膜などの堆積技術を適用する。ＭＯＳＦＥＴの製造工程はここでは説明を省略する。   Note that a normal silicon miniaturization process can be applied to the MOSFET formation process. For example, the element isolation region is formed by a shallow trench isolation (STI) technique. The gate insulating film 18 is formed by a thermal oxidation process. The S / D region 12, the S / D region 13, and the high resistance region 16 are formed by an arsenic or phosphorus ion implantation technique or a diffusion process. The gate electrode 20 is formed by, for example, a polysilicon forming technique. In the electrode forming process for the S / D region 12, the S / D region 13, and the gate electrode 20, a silicide technique such as W, molybdenum (Mo), cobalt (Co) or the like for forming a miniaturized contact is applied. Is also possible. Deposition techniques such as a CVD oxide film and a CVD nitride film are applied to the sidewall insulating film 19 and the cap insulating film 22. The description of the MOSFET manufacturing process is omitted here.

（ｂ）次に、図４に示すように、層間絶縁膜４１およびプラグ電極１４の表面上に、Ｍ１電極３２を形成する。同様に、層間絶縁膜４１およびプラグ電極１５の表面上に、Ｍ１電極３０を形成する。Ｍ１電極３２はＶＩＡ電極３４を介して、下部電極２に接続され、Ｍ１電極３０は、ビット線ＢＬに接続される。Ｍ１電極は、強誘電体膜成膜時の熱に耐えられるような材料(例えばＷ，ＴｉＮ，Ｔｉやこれらの積層膜)を用いて形成する。 (B) Next, as shown in FIG. 4, the M1 electrode 32 is formed on the surface of the interlayer insulating film 41 and the plug electrode 14. Similarly, the M1 electrode 30 is formed on the surfaces of the interlayer insulating film 41 and the plug electrode 15. The M1 electrode 32 is connected to the lower electrode 2 via the VIA electrode 34, and the M1 electrode 30 is connected to the bit line BL. The M1 electrode is formed using a material (for example, W, TiN, Ti or a laminated film thereof) that can withstand the heat at the time of forming the ferroelectric film.

（ｃ）次に、図４に示すように、層間絶縁膜４１およびＭ１電極３０、３２上に、例えば、ＣＶＤ絶縁膜、ＴＥＯＳ膜などによって、層間絶縁膜４２を形成後、ＶＩＡ電極３４を形成する。ＶＩＡ電極３４の材料としては、プラグ電極１４・１５と同様に、例えばＷなどが適用される。他の材料としては、Ｃｕ／ポリシリコンの積層構造をトレンチの内壁に沿って形成してもよい。ここで、ＶＩＡ電極３４をＷプラグで形成する工程については、プラグ電極１４・１５と同様に、Ｈ2還元反応、若しくはＳｉＨ4還元反応によるＷＣＶＤによって形成することができる。 (C) Next, as shown in FIG. 4, an interlayer insulating film 42 is formed on the interlayer insulating film 41 and the M1 electrodes 30 and 32 by, for example, a CVD insulating film, a TEOS film, etc., and then a VIA electrode 34 is formed. To do. As the material of the VIA electrode 34, for example, W or the like is applied in the same manner as the plug electrodes 14 and 15. As another material, a Cu / polysilicon laminated structure may be formed along the inner wall of the trench. Here, the step of forming the VIA electrode 34 with a W plug can be formed by WCVD by H 2 reduction reaction or SiH 4 reduction reaction, similarly to the plug electrodes 14 and 15.

（ｄ）次に、図４に示すように、ＶＩＡ電極３４上および層間絶縁膜４２上に、下部電極２を形成する。下部電極２は、例えば、Ｐｔ、Ｉｒ、ＳＲＯなどを、約数１０ｎｍ〜約１００ｎｍ程度の膜厚でスパッタ法等により形成する。詳細には、下部電極２を２層構造で形成してもよい。例えば、ＩｒＴａ膜をスパッタ法で形成し、その後ＩｒＴａ膜上にＩｒ膜を同様にスパッタ法で形成する。各層の膜厚は、数１０ｎｍ〜１００ｎｍ程度である。 (D) Next, as shown in FIG. 4, the lower electrode 2 is formed on the VIA electrode 34 and the interlayer insulating film 42. The lower electrode 2 is formed, for example, by sputtering or the like with a film thickness of about several tens of nm to about 100 nm of Pt, Ir, SRO, or the like. Specifically, the lower electrode 2 may be formed with a two-layer structure. For example, an IrTa film is formed by sputtering, and then an Ir film is similarly formed on the IrTa film by sputtering. The thickness of each layer is about several tens of nm to 100 nm.

（ｅ）次に、図４に示すように、下部電極２上に、強誘電体膜３を形成する。例えば、ＰＬＺＴ膜、ＰＺＴ、ＢＳＴ膜、ＳＢＴ膜、ＳＢＮ膜、ＬｉＮｂＯ3膜、ＴｉＢａＯ3膜、ＬＳＣＯ膜、ＫＤＰ膜、ＫＴＮ膜、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜などを、スパッタ法、ＭＯＣＶＤ法、ゾルゲル法などによって形成する。具体的には、例えばゾルゲル法等を用いて、ＰＬＺＴ膜を約１μｍ程度の膜厚で形成する。 (E) Next, as shown in FIG. 4, a ferroelectric film 3 is formed on the lower electrode 2. For example, a PLZT film, PZT, BST film, SBT film, SBN film, LiNbO 3 film, TiBaO 3 film, LSCO film, KDP film, KTN film, PMN-PT based ceramic film, PZN-PT based ceramic film, etc. It is formed by the method, MOCVD method, sol-gel method or the like. Specifically, the PLZT film is formed with a film thickness of about 1 μm using, for example, a sol-gel method.

（ｅ）次に、図５に示すように、強誘電体膜３上に全面に、上部電極４を形成する。上部電極４としては、ＩＴＯ膜、Ｐｔ、Ｉｒ、酸化イリジウム（ＩｒＯy）、ＳＲＯ膜、或いはＺｎＯ膜などの透明電極を、約２００ｎｍ程度の膜厚でスパッタ法等により形成する。 (E) Next, as shown in FIG. 5, the upper electrode 4 is formed on the entire surface of the ferroelectric film 3. As the upper electrode 4, a transparent electrode such as an ITO film, Pt, Ir, iridium oxide (IrO y ), SRO film, or ZnO film is formed with a film thickness of about 200 nm by sputtering or the like.

詳細には、上部電極４を２層構造で形成してもよい。例えば、強誘電体膜３に接して、ＩｒＯ2膜をスパッタ法で形成し、その後ＩｒＯ2膜上にＩＴＯ膜を同様にスパッタ法で形成する。各層の膜厚は、数１０ｎｍ〜１００ｎｍ程度である。 Specifically, the upper electrode 4 may be formed with a two-layer structure. For example, an IrO 2 film is formed in contact with the ferroelectric film 3 by a sputtering method, and then an ITO film is similarly formed on the IrO 2 film by a sputtering method. The thickness of each layer is about several tens of nm to 100 nm.

（ｆ）次に、図５に示すように、上部電極４上にレジスト層７を形成し、フォトリソグラフィーとエッチングプロセスによって、パターニングする。フォトリソグラフィー技術により、強誘電体キャパシタの形成領域を画定し、上部電極４をドライエッチングにより選択的にエッチング後、レジスト層７を除去する。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン（Ａｒ）系のガスを用いることができる。ＩＴＯに対しては、例えばＡｒガス、Ｃｌ2ガス、ＨＢｒガスを適用することができる。 (F) Next, as shown in FIG. 5, a resist layer 7 is formed on the upper electrode 4 and patterned by photolithography and an etching process. The formation region of the ferroelectric capacitor is defined by photolithography, and the upper electrode 4 is selectively etched by dry etching, and then the resist layer 7 is removed. As the etching gas system, for example, a halogen-based gas such as a chlorine-based or bromine-based gas or an argon (Ar) -based gas can be used. For ITO, for example, Ar gas, Cl 2 gas, and HBr gas can be applied.

（ｇ）次に、図５に示すように、上部電極４のＩＴＯをマスクとして、強誘電体膜３、下部電極２をドライエッチングにより除去する。各層のドライエッチングにおいては、エッチングのガス系を切り替えて実施することが有効である。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン（Ａｒ）系のガスを用いることができる。具体的には、ＰＬＺＴに対しては、例えばＣ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することができる。下部電極２を形成するＰｔに対しては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することができる。 (G) Next, as shown in FIG. 5, using the ITO of the upper electrode 4 as a mask, the ferroelectric film 3 and the lower electrode 2 are removed by dry etching. In dry etching of each layer, it is effective to switch the etching gas system. As the etching gas system, for example, a halogen-based gas such as a chlorine-based or bromine-based gas or an argon (Ar) -based gas can be used. Specifically, for example, C 4 F 8 gas, CF 4 gas, and Ar gas can be applied to PLZT. For Pt forming the lower electrode 2, C 4 F 8 gas, CF 4 gas, Ar gas, or Cl 2 gas can be applied.

（ｈ）次に、図７に示すように、デバイス表面の全面に、誘電体多層膜５を形成する。誘電体多層膜５をシリコン酸化膜およびシリコン窒化膜で形成する場合、シリコン半導体集積回路の製造プロセスおよび製造装置を使用することができる。誘電体多層膜５は、プラズマＣＶＤ（ＰＣＶＤ：Plasma Chemical Vapor Deposition）法により形成することができる。ＳｉＯ２膜は、ＴＥＯＳ、Ｏ２雰囲気中で成長させ、Ｓｉ３Ｎ４膜は、ＳｉＨ４、ＮＨ３雰囲気中で好適に成長させることができる。また、誘電体多層膜５は、イオンビームスパッタ法により形成してもよい。 (H) Next, as shown in FIG. 7, the dielectric multilayer film 5 is formed on the entire surface of the device. When the dielectric multilayer film 5 is formed of a silicon oxide film and a silicon nitride film, a manufacturing process and a manufacturing apparatus for a silicon semiconductor integrated circuit can be used. The dielectric multilayer film 5 can be formed by plasma CVD (PCVD: Plasma Chemical Vapor Deposition). The SiO 2 film can be grown in a TEOS, O 2 atmosphere, and the Si 3 N 4 film can be preferably grown in a SiH 4 , NH 3 atmosphere. The dielectric multilayer film 5 may be formed by ion beam sputtering.

なお、強誘電体膜３の上面はテーパ状の段差を有するため、このテーパ状の段差をＴＥＯＳなどの絶縁膜で埋め込むことにより、平坦化するための工程を組み合わせてもよい。   Since the upper surface of the ferroelectric film 3 has a tapered step, a step for flattening by embedding the tapered step with an insulating film such as TEOS may be combined.

（ｉ）次に、図８に示すように、誘電体多層膜５に対して、パターニングして、上部電極４に対するコンタクトホールを形成する。 (I) Next, as shown in FIG. 8, the dielectric multilayer film 5 is patterned to form a contact hole for the upper electrode 4.

（ｊ）次に、図９に示すように、電極配線６２・６０を形成する。 (J) Next, as shown in FIG. 9, electrode wirings 62 and 60 are formed.

上述の製造方法によって形成された第１の実施の形態に係る光変調装置の１画素部分のＳＥＭ断面写真は、図１０に示すように表される。また、図１０のＡの部分の拡大ＳＥＭ写真は図１１に示すように表される。図１０および図１１の構造は、図１（ｂ）に対応していることがわかる。また、第１の実施の形態に係る光変調装置の製造方法において、ＩＴＯをマスクとして使用してＰＬＺＴをエッチングしたＳＥＭ写真は、図１２（ａ）に示すように表される。また、図１２（ａ）に対応する断面ＳＥＭ写真は、図１２（ｂ）に示すように表される。   An SEM cross-sectional photograph of one pixel portion of the light modulation device according to the first embodiment formed by the manufacturing method described above is expressed as shown in FIG. Further, an enlarged SEM photograph of the portion A in FIG. 10 is represented as shown in FIG. 10 and 11 corresponds to FIG. 1B. Further, in the method of manufacturing the light modulation device according to the first embodiment, an SEM photograph in which PLZT is etched using ITO as a mask is expressed as shown in FIG. A cross-sectional SEM photograph corresponding to FIG. 12A is represented as shown in FIG.

本発明によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合化形成され、製造方法の容易な半導体装置およびその製造方法を提供することができる。   According to the present invention, it is possible to provide a semiconductor device that is self-aligned by using ITO used as a transparent electrode as an etching mask for PLZT and that can be easily manufactured, and a manufacturing method thereof.

本実施の形態によれば、透明電極として使用するＩＴＯをＰＬＺＴのエッチングマスクとして使用し、自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供することができる。   According to the present embodiment, it is possible to provide a light modulation device that can be etched in a self-aligned manner and that can be easily manufactured using ITO used as a transparent electrode as an etching mask for PLZT, and a method for manufacturing the same.

[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。 [Other embodiments]
As described above, the present invention has been described according to the first embodiment. However, it should be understood that the descriptions and drawings constituting a part of this disclosure are exemplary and limit the present invention. Absent. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

このように、本発明はここでは記載していない様々な実施の形態などを含む。   As described above, the present invention includes various embodiments that are not described herein.

本発明の半導体装置もしくは光変調装置は、ディスプレイデバイス、光通信用スイッチ、光変調器、レーザプリンタ、複写機、ホログラフィックメモリの光変調器、光演算装置、暗号化回路、不揮発性メモリ、圧電デバイス、ＬＳＩ混載（エンベデッド）メモリ、など幅広い分野に適用可能である。   The semiconductor device or optical modulator of the present invention includes a display device, an optical communication switch, an optical modulator, a laser printer, a copying machine, an optical modulator of a holographic memory, an optical arithmetic unit, an encryption circuit, a nonvolatile memory, and a piezoelectric device. It can be applied to a wide range of fields such as devices and LSI embedded memory.

本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の構成であって、（ａ）模式的平面パターン構成図、（ｂ）（ａ）のＩ−Ｉ線に沿う１画素部分の模式的断面構造図。1 is a configuration of a semiconductor device or an optical modulation device according to a first embodiment of the present invention, where (a) a schematic plan pattern configuration diagram, (b) one pixel portion along line II in (a). FIG. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置のマトリックス構成の回路構成図。1 is a circuit configuration diagram of a matrix configuration of a semiconductor device or an optical modulation device according to a first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の共振器６の拡大された模式的断面構造図。FIG. 3 is an enlarged schematic cross-sectional structure diagram of the resonator 6 of the semiconductor device or the light modulation device according to the first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。FIG. 3 is a schematic cross-sectional structure diagram for explaining a process of the method for manufacturing the semiconductor device or the light modulation device according to the first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。FIG. 3 is a schematic cross-sectional structure diagram for explaining a process of the method for manufacturing the semiconductor device or the light modulation device according to the first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。FIG. 3 is a schematic cross-sectional structure diagram for explaining a process of the method for manufacturing the semiconductor device or the light modulation device according to the first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。FIG. 3 is a schematic cross-sectional structure diagram for explaining a process of the method for manufacturing the semiconductor device or the light modulation device according to the first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。FIG. 3 is a schematic cross-sectional structure diagram for explaining a process of the method for manufacturing the semiconductor device or the light modulation device according to the first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の製造方法の一工程を説明する模式的断面構造図。FIG. 3 is a schematic cross-sectional structure diagram for explaining a process of the method for manufacturing the semiconductor device or the light modulation device according to the first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の構造例であって、１画素部分のＳＥＭ断面写真。FIG. 3 is a SEM cross-sectional photograph of one pixel portion, which is a structural example of the semiconductor device or the light modulation device according to the first embodiment of the present invention. 図１０のＡの部分の拡大ＳＥＭ写真。The enlarged SEM photograph of the part of A of FIG. 本発明の第１の実施の形態に係る半導体装置もしくは光変調装置の構造例であって、ＩＴＯハードマスクを採用してＰＬＺＴをエッチングしたＳＥＭ写真、（ｂ）（ａ）に対応する断面ＳＥＭ写真。FIG. 2 is a structural example of the semiconductor device or the light modulation device according to the first embodiment of the present invention, and is an SEM photograph obtained by etching PLZT using an ITO hard mask, and a cross-sectional SEM photograph corresponding to (b) and (a). .

符号の説明Explanation of symbols

２…下部電極
３…強誘電体膜
４…上部電極
５…誘電体多層膜
６…共振器
７…レジスト層
８…制御回路
１０…半導体基板
１２，１３…ソース領域またはレイン領域（Ｓ／Ｄ領域）
１４，１５…プラグ電極
１６…高抵抗領域
１８…ゲート絶縁膜
１９…側壁絶縁膜
２０…ゲート電極
２２…キャップ絶縁膜
３０、３２…Ｍ１電極
３４…ＶＩＡ電極
４１，４２…層間絶縁膜
５２…第１誘電体膜
５４…第２誘電体膜
６０，６２…電極配線
１００…半導体装置もしくは光変調装置
２００…画素
２０１…メモリセルトランジスタ（ＱM）
２０２…強誘電体キャパシタ（ＣF）
ＢＬ，ＢＬ１，ＢＬ２，…ビット線
ＷＬ，ＷＬ１，ＷＬ２，…ワード線 2 ... Lower electrode 3 ... Ferroelectric film 4 ... Upper electrode 5 ... Dielectric multilayer film 6 ... Resonator 7 ... Resist layer 8 ... Control circuit 10 ... Semiconductor substrate 12, 13 ... Source region or rain region (S / D region) )
14, 15 ... Plug electrode 16 ... High resistance region 18 ... Gate insulating film 19 ... Side wall insulating film 20 ... Gate electrode 22 ... Cap insulating film 30, 32 ... M1 electrode 34 ... VIA electrodes 41, 42 ... Interlayer insulating film 52 ... No. 1 dielectric film 54 ... second dielectric film 60, 62 ... electrode wiring 100 ... semiconductor device or light modulation device 200 ... pixel 201 ... memory cell transistor (Q M )
202 ... Ferroelectric capacitor (C F )
BL, BL1, BL2,... Bit line WL, WL1, WL2,.

Claims (20)

下部電極と、
前記下部電極上に配置される強誘電体膜と、
前記強誘電体膜上に配置される上部電極とを備えた強誘電体キャパシタを含む半導体装置であって、
前記上部電極が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされた導電膜を含んでいることを特徴とする半導体装置。 A lower electrode;
A ferroelectric film disposed on the lower electrode;
A semiconductor device including a ferroelectric capacitor having an upper electrode disposed on the ferroelectric film,
The semiconductor device, wherein the upper electrode includes a conductive film self-aligned and patterned with the ferroelectric film as an etching mask for the ferroelectric film. 前記強誘電体膜は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜の少なくともいずれか１種を含んでいることを特徴とする請求項１に記載の半導体装置。 The ferroelectric film includes at least one of PLZT, PZT, BST, SBT, LiNbO 3 , SBN, TiBaO 3 , LSCO, KDP, KTN, PMN-PT based ceramic film, and PZN-PT based ceramic film. The semiconductor device according to claim 1, wherein: 前記導電膜が、透明導電膜のＩＴＯであることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the conductive film is ITO of a transparent conductive film. 前記下部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種を含んでいることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the lower electrode includes at least one of Pt, Ir, iridium oxide, and SRO. 基板と、
前記基板上に配置され、請求項１〜４のいずれか１項に記載の半導体装置の強誘電体キャパシタを駆動するための制御回路と
を備え、前記基板上に積層して前記強誘電体キャパシタを設けており、前記強誘電体キャパシタを、前記下部電極と前記上部電極間に印加する電界に応じて前記強誘電体膜の屈折率が変化するファブリーペロー型の共振器として機能させることを特徴とする光変調装置。 A substrate,
And a control circuit for driving the ferroelectric capacitor of the semiconductor device according to claim 1, disposed on the substrate, and laminated on the substrate to form the ferroelectric capacitor. And the ferroelectric capacitor functions as a Fabry-Perot resonator in which the refractive index of the ferroelectric film changes according to the electric field applied between the lower electrode and the upper electrode. A light modulation device. 前記上部電極上に、誘電体薄膜積層部を有していることを特徴とする請求項５に記載の光変調装置。   6. The light modulation device according to claim 5, further comprising a dielectric thin film laminated portion on the upper electrode. 下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、
前記導電膜をパターニングする工程と、
パターニングされた前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程と
を有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされることを特徴とする半導体装置の製造方法。 Forming a lower electrode;
Forming a ferroelectric film on the lower electrode;
Forming an upper electrode including a conductive film on the ferroelectric film;
Patterning the conductive film;
Etching the ferroelectric film and the lower electrode using the patterned conductive film as a mask, and the conductive film is self-aligned with the ferroelectric film as an etching mask for the ferroelectric film. A method for manufacturing a semiconductor device. 前記強誘電体膜は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種を含んでいることを特徴とする請求項７に記載の半導体装置の製造方法。 The ferroelectric film includes any one of PLZT, PZT, BST, SBT, LiNbO 3 , SBN, TiBaO 3 , LSCO, KDP, KTN, PMN-PT based ceramic film, and PZN-PT based ceramic film. 8. The method of manufacturing a semiconductor device according to claim 7, wherein: 前記導電膜が、透明導電膜のＩＴＯで形成されることを特徴とする請求項７または８に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 7, wherein the conductive film is formed of ITO which is a transparent conductive film. 前記下部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種で形成されることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 7, wherein the lower electrode is formed of at least one of Pt, Ir, iridium oxide, and SRO. 前記導電膜としてＩＴＯを使用し、前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程は、エッチングのガス系を切り替えて実施することを特徴とする請求項７に記載の半導体装置の製造方法。   8. The method according to claim 7, wherein using ITO as the conductive film and etching the ferroelectric film and the lower electrode using the conductive film as a mask is performed by switching an etching gas system. A method for manufacturing a semiconductor device. 前記強誘電体膜としてＰＬＺＴを使用し、前記強誘電体膜をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することを特徴とする請求項７に記載の半導体装置の製造方法。 The process of using PLZT as the ferroelectric film and etching the ferroelectric film applies C 4 F 8 gas, CF 4 gas, Ar gas as an etching gas system. 8. A method for producing a semiconductor device according to 7. 前記下部電極としてＰｔを使用し、前記下部電極をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することを特徴とする請求項７に記載の半導体装置の製造方法。 The step of using Pt as the lower electrode and etching the lower electrode applies C 4 F 8 gas, CF 4 gas, Ar gas, or Cl 2 gas as an etching gas system. Item 8. A method for manufacturing a semiconductor device according to Item 7. 基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを駆動するための制御回路を前記基板上に形成する工程と
を有し、
前記強誘電体キャパシタを形成する工程は、
下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に導電膜を含む上部電極を形成する工程と、
前記導電膜をパターニングする工程と、
前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程と、
前記上部電極上に誘電体薄膜積層部を形成する工程と
を有し、前記導電膜が、前記強誘電体膜のエッチングマスクとして前記強誘電体膜と自己整合パターニングされることを特徴とする光変調装置の製造方法。 Forming a ferroelectric capacitor on the substrate;
Forming a control circuit on the substrate for driving the ferroelectric capacitor,
The step of forming the ferroelectric capacitor includes:
Forming a lower electrode;
Forming a ferroelectric film on the lower electrode;
Forming an upper electrode including a conductive film on the ferroelectric film;
Patterning the conductive film;
Etching the ferroelectric film and the lower electrode using the conductive film as a mask;
Forming a dielectric thin film laminate on the upper electrode, and the conductive film is self-aligned patterned with the ferroelectric film as an etching mask for the ferroelectric film. A method for manufacturing a modulation device. 前記強誘電体膜は、ＰＬＺＴ、ＰＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種を含んでいることを特徴とする請求項１４に記載の光変調装置の製造方法。 The ferroelectric film includes any one of PLZT, PZT, BST, SBT, LiNbO 3 , SBN, TiBaO 3 , LSCO, KDP, KTN, PMN-PT based ceramic film, and PZN-PT based ceramic film. The method of manufacturing a light modulation device according to claim 14. 前記導電膜が、透明導電膜のＩＴＯで形成されることを特徴とする請求項１４または１５に記載の光変調装置の製造方法。   The method of manufacturing a light modulation device according to claim 14, wherein the conductive film is formed of ITO of a transparent conductive film. 前記下部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＳＲＯの少なくともいずれか１種で形成されることを特徴とする請求項１４〜１６のいずれか１項に記載の光変調装置の製造方法。   The method of manufacturing a light modulation device according to claim 14, wherein the lower electrode is formed of at least one of Pt, Ir, iridium oxide, and SRO. 前記導電膜としてＩＴＯを使用し、前記導電膜をマスクとして前記強誘電体膜および前記下部電極をエッチングする工程は、エッチングのガス系を切り替えて実施することを特徴とする請求項１４に記載の光変調装置の製造方法。   15. The step of using ITO as the conductive film and etching the ferroelectric film and the lower electrode using the conductive film as a mask is performed by switching an etching gas system. Manufacturing method of light modulation device. 前記強誘電体膜としてＰＬＺＴを使用し、前記強誘電体膜をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することを特徴とする請求項１４に記載の光変調装置の製造方法。 The process of using PLZT as the ferroelectric film and etching the ferroelectric film applies C 4 F 8 gas, CF 4 gas, Ar gas as an etching gas system. 14. A method for manufacturing the light modulation device according to 14. 前記下部電極としてＰｔを使用し、前記下部電極をエッチングする工程は、エッチングガス系としては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することを特徴とする請求項１４に記載の光変調装置の製造方法。 The step of using Pt as the lower electrode and etching the lower electrode applies C 4 F 8 gas, CF 4 gas, Ar gas, or Cl 2 gas as an etching gas system. Item 15. A method for manufacturing a light modulation device according to Item 14.
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