JPH0541522A - Insulated-gate bipolar transistor - Google Patents
Insulated-gate bipolar transistorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁ゲート型バイポー
ラトランジスタ（以下、ＩＧＢＴと略する）に係り、特
に、高速性で高耐圧，大電流にすぐれた電極構造に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate bipolar transistor (hereinafter abbreviated as "IGBT"), and more particularly to an electrode structure excellent in high speed, high breakdown voltage and large current.
【０００２】[0002]
【従来の技術】図７および図８は従来のＩＧＢＴの一部
分を模式的に示した断面図である。以下、その製造方法
について説明する。図７，図８において、まず基板とな
るウエハはｐ+ 型基板１を用いる。例えば、このｐ+ 型
基板１の主表面部に低比抵抗からなるｎ+ 型基板２と、
さらに連続的にｎ- 型基板３を形成する。なお、以下の
説明では必要により、これら各基板１，２，３を総称し
てウエハ１０ということにする。このｐｎ接合からなる
ウエハ１０を用いてＩＧＢＴを製造するもので、ｎ- 型
基板３の主表面に絶縁膜を形成し、その開口部からｐ型
不純物をイオン注入し、２重拡散してｐ型領域４を段状
に複数個形成する。さらに、ｐ型領域４が形成された表
面にゲート絶縁膜５を形成し、このゲート絶縁膜５を介
してポリシリコン層を形成してポリシリコンゲート電極
（以下、ゲート電極という）６を０．３〜０．５μｍの
厚みで形成する。次に、写真製版技術およびドライエッ
チング技術を用いてゲート電極６にパターニングを行
い、この開口部からｎ+ 型ソース領域７をｐ型領域４内
に形成する。次に、ｎ+ 型ソース領域７を形成後、全面
に保護膜８を形成する。そして、この保護膜８に写真製
版技術を用いて開口部を形成し、ｎ+ 型ソース領域７と
ｐ型領域４の露出部にＡｌ−Ｓｉ電極９を形成する。ウ
エハ１０の裏面部においても金属電極１１を形成してＩ
ＧＢＴを製造する。なお、図８における８ａは、保護膜
８から形成されたサイドウォールである。2. Description of the Related Art FIGS. 7 and 8 are sectional views schematically showing a part of a conventional IGBT. The manufacturing method will be described below. In FIGS. 7 and 8, the p + type substrate 1 is used as the substrate wafer. For example, on the main surface of the p + type substrate 1, an n + type substrate 2 having a low specific resistance,
Further, the n − type substrate 3 is formed continuously. In the following description, these substrates 1, 2, and 3 will be generically referred to as a wafer 10, if necessary. An IGBT is manufactured using the wafer 10 having the pn junction. An insulating film is formed on the main surface of the n − type substrate 3, p type impurities are ion-implanted from the opening, and double diffusion is performed to form p. A plurality of mold regions 4 are formed stepwise. Further, a gate insulating film 5 is formed on the surface where the p-type region 4 is formed, a polysilicon layer is formed through the gate insulating film 5, and a polysilicon gate electrode (hereinafter, referred to as a gate electrode) 6 is formed. It is formed with a thickness of 3 to 0.5 μm. Next, the gate electrode 6 is patterned by using the photoengraving technique and the dry etching technique, and the n + type source region 7 is formed in the p type region 4 from this opening. Next, after forming the n + type source region 7, a protective film 8 is formed on the entire surface. Then, an opening is formed in the protective film 8 by using a photoengraving technique, and an Al-Si electrode 9 is formed in the exposed part of the n + type source region 7 and the p type region 4. The metal electrode 11 is formed on the back surface of the wafer 10 to
Manufacturing GBT. 8a in FIG. 8 is a sidewall formed of the protective film 8.
【０００３】次に、図８に示す従来例によって、その動
作を説明する。まず、ソース電極であるＡｌ−Ｓｉ電極
９にマイナスバイアス、ドレインである金属電極１１に
プラスバイアスを印加した状態でゲート電極６にプラス
電圧を印加して、これがしきい値電圧ｉＲ＝０．６Ｖ以
上の高い正電圧になると、ｐ型領域４の主表面近傍にチ
ャネル領域４ａができる。そして、破線Ｘで示すように
金属電極１１からｐｎ領域を通ってチャネル領域４ａ，
さらにｎ+ 型ソース領域７を通ってＡｌ−Ｓｉ電極９へ
コレクタ電流が流れてＭＯＳ動作を開始する。そして、
このＭＯＳ電流がｐｎｐトランジスタのベース電流とな
ってバイポーラトランジスタがオン状態となり、破線Ｙ
のように金属電極１１からのｐｎ領域を通ってＡｌ−Ｓ
ｉ電極９へメイン電流が流れることになる。このとき、
ｎ+ 型ソース領域７からｐ型領域４内へｅ- の注入が行
われる。また、ｎ+ 型ソース領域７の下部の横方向近傍
および側方の縦方向近傍のｐ型領域４内にはそれぞれ抵
抗Ｃおよび抵抗Ｄが存在するが、その大きさはｎ+ 型ソ
ース領域７の大きさに比例する。Next, the operation will be described with reference to the conventional example shown in FIG. First, a positive voltage is applied to the gate electrode 6 while a negative bias is applied to the Al-Si electrode 9 that is the source electrode and a positive bias is applied to the metal electrode 11 that is the drain, and this is the threshold voltage iR = 0.6V. With the above high positive voltage, a channel region 4a is formed in the vicinity of the main surface of p type region 4. Then, as indicated by a broken line X, the metal electrode 11 passes through the pn region and the channel region 4a,
Further, a collector current flows through the n + type source region 7 to the Al-Si electrode 9 to start the MOS operation. And
This MOS current becomes the base current of the pnp transistor and the bipolar transistor is turned on.
Through the pn region from the metal electrode 11 as shown in FIG.
The main current will flow to the i-electrode 9. At this time,
The implantation of e − is performed from the n + type source region 7 into the p type region 4. Further, the resistance C and the resistance D are present in the p-type region 4 in the vicinity of the lower portion of the n + -type source region 7 in the lateral direction and in the vicinity of the lateral vertical direction thereof, but the size thereof is n + -type source region 7. Proportional to the size of.
【０００４】[0004]
【発明が解決しようとする課題】従来のＩＧＢＴは、以
上のようにＡｌ−Ｓｉ電極９がｐ型領域４とｎ+ 型ソー
ス領域７を金属電極１１で短絡した構造になっており、
このｎ+ 型ソース領域７近傍のｐ型領域４内における抵
抗Ｃ，Ｄが大きいと、コレクタ電流が流れ込んで電流と
抵抗の積ｉＲが接合電位約０．６Ｖ以上で、ｎ+ 型ソー
ス領域７からｅ-が注入されてトランジスタがオン状態
となると、ラッチアップ現象（コレクタ電流をカットし
てもドレインからソースへ電流が流れ続けて制御不能に
なること）を起して素子を破壊してしまうという問題点
があった。As described above, the conventional IGBT has a structure in which the Al-Si electrode 9 short-circuits the p-type region 4 and the n + -type source region 7 with the metal electrode 11.
If the resistance C in the n + -type source region 7 near the p-type region 4, D is large, a current and the product of the resistance iR junction potential of about 0.6V or higher flows collector current, n + -type source region 7 When the transistor is turned on by injecting e − from e.g., latch-up phenomenon (current continues to flow from the drain to the source and becomes uncontrollable even if the collector current is cut) is caused, and the element is destroyed. There was a problem.
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、ｎ+ 型ソース領域の近傍のｐ型
領域内における抵抗を小さくするとともに、ｎ+ 型ソー
ス領域からのｅ- の注入を抑えてラッチアップ現象を防
止した絶縁ゲート型バイポーラトランジスタを得ること
を目的とする。[0005] The present invention has been made to solve the above problems, as well as reduce the resistance in the p-type region near the n + -type source region, e from n + -type source region The purpose of the present invention is to obtain an insulated gate bipolar transistor which suppresses the injection of-and prevents the latch-up phenomenon.
【０００６】[0006]
【課題を解決するための手段】本発明に係るＩＧＢＴ
は、ソース電極を、第１導電型領域の他側面に接しなが
ら第１導電型領域の下面以下まで第２導電型領域中に埋
め込んだものである。The IGBT according to the present invention
Is the one in which the source electrode is in contact with the other side surface of the first conductivity type region and is buried in the second conductivity type region up to and including the lower surface of the first conductivity type region.
【０００７】[0007]
【作用】本発明におけるＩＧＢＴは、第２導電型領域内
に形成された第１導電型領域によりｐｎ接合が構成さ
れ、このｐｎ接合の側面が第２導電型領域の主表面に対
し略垂直に露出されるとともに、この露出面と第１導電
型領域の中央部にわたってソース電極が埋め込まれてい
ることから、第１導電型領域近傍の第２導電型領域内の
抵抗が減少する。In the IGBT of the present invention, the pn junction is formed by the first conductivity type region formed in the second conductivity type region, and the side surface of this pn junction is substantially perpendicular to the main surface of the second conductivity type region. Since the source electrode is buried over the exposed surface and the central portion of the first conductivity type region as well as being exposed, the resistance in the second conductivity type region near the first conductivity type region decreases.
【０００８】[0008]
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例を示すＩＧＢＴの構造断面
図である。この図において、１ないし４および１１は従
来例と同一構成部分を示すので、その説明を省略する
が、ここではｐ型領域４が第２導電型領域に相当する。
１２はゲート絶縁膜、１３はポリシリコンゲート電極
（以下、ゲート電極という）、１４は絶縁膜からなる保
護膜、１５は窒化膜、１６ａはサイドウオール、１７は
ｎ+ 型ソース領域で、これが第１導電型領域となる。１
８はＡｌ−Ｓｉ電極である。なお、ｎ+ 型基板２とｎ-
型基板３は第１導電型の第１の半導体基板を構成し、ｐ
+ 型基板１は第２導電型の第２の半導体基板となる。次
に、図１のＩＧＢＴの製造方法を、図２（ａ）〜（ｃ）
および図３（ａ）〜（ｃ）により説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a structural sectional view of an IGBT showing an embodiment of the present invention. In this figure, reference numerals 1 to 4 and 11 indicate the same components as those of the conventional example, so the description thereof is omitted, but the p-type region 4 corresponds to the second conductivity type region here.
Reference numeral 12 is a gate insulating film, 13 is a polysilicon gate electrode (hereinafter referred to as a gate electrode), 14 is a protective film made of an insulating film, 15 is a nitride film, 16a is a sidewall, and 17 is an n + type source region. It becomes one conductivity type region. 1
8 is an Al-Si electrode. The n + type substrate 2 and n −
The mold substrate 3 constitutes a first semiconductor substrate of the first conductivity type, and p
The + type substrate 1 becomes a second semiconductor substrate of the second conductivity type. Next, a method for manufacturing the IGBT shown in FIG. 1 will be described with reference to FIGS.
And FIG. 3 (a)-(c) demonstrates.
【０００９】まず、ｎ- 型基板３の主表面にゲート絶縁
膜１２を形成し、この主表面に順次ゲート電極１３およ
び保護膜１４、さらに、窒化膜１５を形成する。そし
て、写真製版技術とドライエッチング技術または化学エ
ッチングで開口部を形成し、この開口部からｐ型不純物
をイオン注入し、２重拡散して第２導電型領域であるｐ
型領域４を形成する（図２（ａ））。その後、全面にわ
たってリンを含む絶縁膜１６を低温の常圧ＣＶＤ法によ
って形成する（図２（ｂ））。次に、プラズマドライエ
ッチング技術によって絶縁膜１６をエッチングしてゆ
き、サイドウォール（側壁）１６ａを形成する（図２
（ｃ））。さらに、このサイドウォール１６ａに含まれ
たリン不純物を熱拡散によって拡散し、第１導電型領域
であるｎ+ 型ソース領域１７を形成する（図３
（ａ））。そして、さらに、このサイドウォール１６ａ
をマスクにしてｐ型領域４をｎ+ 型ソース領域１７下面
以下までエッチングする（図３（ｂ））。最後に、ｐ型
領域４の凹部全体にソース電極であるＡｌ−Ｓｉ電極１
８をｎ+ 型ソース領域１７とｐ型領域４を短絡した状態
で形成する（図３（ｃ））。First, the gate insulating film 12 is formed on the main surface of the n -- type substrate 3, and the gate electrode 13, the protective film 14 and the nitride film 15 are sequentially formed on the main surface. Then, an opening is formed by photolithography and dry etching or chemical etching, p-type impurities are ion-implanted from this opening, and double diffusion is performed to form a second conductivity type region p.
The mold region 4 is formed (FIG. 2A). After that, an insulating film 16 containing phosphorus is formed on the entire surface by a low temperature atmospheric pressure CVD method (FIG. 2B). Next, the insulating film 16 is etched by the plasma dry etching technique to form sidewalls 16a (FIG. 2).
(C)). Further, the phosphorus impurity contained in the sidewall 16a is diffused by thermal diffusion to form the n + type source region 17 which is the first conductivity type region (FIG. 3).
(A)). And, further, this side wall 16a
Is used as a mask to etch the p-type region 4 down to the lower surface of the n + -type source region 17 or less (FIG. 3B). Finally, the Al-Si electrode 1 serving as the source electrode is formed over the entire recess of the p-type region 4.
8 is formed with the n + type source region 17 and the p type region 4 short-circuited (FIG. 3C).
【００１０】上記のようにして形成されたＩＧＢＴの動
作を図４，図５によって説明する。まず、本発明は、微
細化のＩＧＢＴチップを実現するため、サイドウォール
（側壁）構造を利用してｎ+ 型ソース領域１７を形成す
るもので、このｎ+ 型ソース領域１７の一側面が露出さ
れてＡｌ−Ｓｉ電極１８が埋め込まれているため、従来
例に比してこの領域の一側方近傍のｐ型領域４の抵抗が
なくなり、ラッチアップが防止できる。また、Ａｌ−Ｓ
ｉ電極１８がｎ+ 型ソース領域１７よりも深い位置にあ
るため、ホールのＡｌ−Ｓｉ電極１８への到達距離が短
くなり、ｐ型領域４内を通る部分の抵抗を小さくできる
ので、ｉＲ値が小さくなり、ｅ- の注入が抑えられる。
もちろん、ｎ+ 型ソース領域１７を小さくすれば、それ
に比例してその近傍のｐ型領域４内の抵抗が小さくな
り、ラッチアップに対する耐量が向上する。The operation of the IGBT formed as described above will be described with reference to FIGS. First, according to the present invention, in order to realize a miniaturized IGBT chip, an n + type source region 17 is formed by utilizing a sidewall structure, and one side surface of the n + type source region 17 is exposed. Since the Al-Si electrode 18 is buried in the p-type region 4, the resistance of the p-type region 4 near one side of this region is eliminated as compared with the conventional example, and latch-up can be prevented. Also, Al-S
Since the i electrode 18 is located deeper than the n + type source region 17, the distance that holes reach the Al-Si electrode 18 is shortened, and the resistance of the portion passing through the p type region 4 can be reduced. Becomes smaller and the injection of e − is suppressed.
Of course, if the size of the n + type source region 17 is reduced, the resistance in the p type region 4 in the vicinity thereof is reduced in proportion to it, and the resistance against latch-up is improved.
【００１１】すなわち、図４において、ｎ+ 型ソース領
域１７の横断面積をＢ、その側面積をＡとしたとき、そ
の面積比Ｂ／Ａと、ラッチアップに対する短絡耐量との
関係線図は図５のようになる。この図において、従来例
による構造（図７）のときの面積比をＢ／Ａ＝１．０と
したときの本発明による効果を表したもので、従来比Ｂ
／Ａ＝１．０のとき、短絡耐量＝１．０、本発明の場合
Ｂ／Ａ＝０．５で、その時の短絡耐量＝２．０であり、
この図からも明らかなように横断面積Ｂが小さい方が短
絡耐量が大となる。ただし、横断面積をＢ＝０にする
と、ＭＯＳ，ＩＧＢＴとしてのトランジスタ作用がなく
なるので、その比率の選択が重要となる。ここで、短絡
耐量は比率で表している。That is, in FIG. 4, when the cross-sectional area of the n + type source region 17 is B and its side area is A, the relational diagram of the area ratio B / A and the short-circuit withstand capability against latch-up is shown in FIG. It becomes like 5. In this figure, the effect of the present invention when the area ratio of the structure according to the conventional example (FIG. 7) is B / A = 1.0 is shown.
When /A=1.0, the short circuit resistance = 1.0, in the case of the present invention, B / A = 0.5, and the short circuit resistance at that time = 2.0.
As is clear from this figure, the smaller the cross-sectional area B, the greater the short circuit withstand capability. However, when the cross-sectional area is set to B = 0, the transistor action as the MOS and the IGBT disappears, so that the selection of the ratio becomes important. Here, the short-circuit tolerance is expressed as a ratio.
【００１２】なお、上記実施例では、ｎ+ 型ソース領域
１７の形成をサイドウォール１６ａのリン不純物拡散に
よって形成する方法について述べたが、ｎ+ 型ソース領
域１７の形成方法としては、上記実施例の他に、図６に
示すように、従来方法（図７に示す）と同様の方法でｎ
+ 型ソース領域１７をｐ型領域４の主表面に形成したの
ち、保護膜１４に領域パターン（開口部）を形成する。
この開口部から保護膜１４をマスクにして、ｐ型領域４
をｎ+ 型ソース領域１７の下面以下までエッチダウンす
る。その後、Ａｌ−Ｓｉ電極１８を形成するようにして
もよい。なお、その他は、図７，図８と同様に行う。[0012] In the above embodiment, although the formation of the n + -type source region 17 has been described a method of forming the phosphorus impurity diffusion sidewalls 16a, as a method for forming the n + -type source region 17, the embodiment In addition, as shown in FIG. 6, n is obtained by the same method as the conventional method (shown in FIG. 7).
After the + type source region 17 is formed on the main surface of the p type region 4, a region pattern (opening) is formed in the protective film 14.
Using the protective film 14 as a mask from this opening, the p-type region 4 is formed.
Is etched down to below the lower surface of the n + type source region 17. After that, the Al-Si electrode 18 may be formed. Others are the same as those in FIGS. 7 and 8.
【００１３】[0013]
【発明の効果】以上説明したように、本発明によれば、
第２導電型領域内に形成された低比抵抗の第１導電型領
域により、ｐｎ接合を形成して露出させ、この露出面と
第２導電型領域の中央部にわたってソース電極を埋込む
構成としたので、第１導電型領域からのｅ- の注入が抑
えられるとともに、ホールのソース電極に流れ込む距離
が短くなるので、その間の抵抗が小さくなり、ラッチア
ップ現象を防止でき、性能の向上および安定が図れると
いう効果がある。As described above, according to the present invention,
A low conductivity type first conductivity type region formed in the second conductivity type region forms and exposes a pn junction, and a source electrode is buried over the exposed surface and the center of the second conductivity type region. As a result, the injection of e − from the first conductivity type region is suppressed, and the distance that the holes flow into the source electrode is shortened, so the resistance between them is reduced, and the latch-up phenomenon can be prevented, improving performance and stabilizing performance. There is an effect that can be achieved.
【図１】本発明の一実施例を示すＩＧＢＴの構造断面図
である。FIG. 1 is a structural sectional view of an IGBT showing an embodiment of the present invention.
【図２】図１のＩＧＢＴの製造方法を説明するための工
程断面図である。2A to 2D are process cross-sectional views for explaining the method for manufacturing the IGBT in FIG.
【図３】図２に引き続く工程を示す断面図である。FIG. 3 is a cross-sectional view showing a step that follows FIG.
【図４】本発明の作用を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the operation of the present invention.
【図５】ｎ+ 型ソース領域の横断面積と側面積の面積比
とラッチアップに対する短絡耐量との関係を示す図であ
る。FIG. 5 is a diagram showing a relationship between an area ratio of a cross-sectional area and a side area of an n + type source region and a short circuit withstand capability against latch-up.
【図６】第１導電型領域の形成方法の他の例を示す断面
図である。FIG. 6 is a cross-sectional view showing another example of the method of forming the first conductivity type region.
【図７】従来のＩＧＢＴの断面図である。FIG. 7 is a cross-sectional view of a conventional IGBT.
【図８】従来の他の例を示すＩＧＢＴの断面図である。FIG. 8 is a sectional view of an IGBT showing another conventional example.
１ ｐ+ 型基板 ２ ｎ+ 型基板 ３ ｎ- 型基板 ４ ｐ型領域 ４ａ チャネル領域 １０ ウエハ １１ 金属電極 １２ ゲート絶縁膜 １３ ゲート電極 １４ 保護膜 １５ 窒化膜 １６ 絶縁膜 １６ａ サイドウォール １７ ｎ+ 型ソース領域 １８ Ａｌ−Ｓｉ電極1 p + type substrate 2 n + type substrate 3 n − type substrate 4 p type region 4a channel region 10 wafer 11 metal electrode 12 gate insulating film 13 gate electrode 14 protective film 15 nitride film 16 insulating film 16a sidewall 17 n + type Source region 18 Al-Si electrode
Claims (1)
１の半導体基板の主面に選択的に複数個形成された第２
導電型領域と、この第２導電型領域の露出面に形成され
た第１導電型領域と、この第１導電型領域の一側面と前
記第２導電型領域の一側面との間に形成されたチャネル
領域と、このチャネル領域の直上方にゲート絶縁膜を介
して設けられたゲート電極と、前記チャネル領域と反対
側の前記第１導電型領域に続く前記第２導電型領域との
露出面間に跨がって設けられたソース電極と、前記第１
の半導体基板の反対側の主面に設けられた第２導電型の
第２の半導体基板と、この第２の半導体基板の露出面に
設けられたドレイン電極とから構成された絶縁ゲート型
バイポーラトランジスタにおいて、前記ソース電極を、
前記第１導電型領域の他側面に接しながら前記第１導電
型領域の下面以下まで前記第２導電型領域中に埋め込ん
だことを特徴とする絶縁ゲート型バイポーラトランジス
タ。1. A first semiconductor substrate of a first conductivity type, and a plurality of second semiconductors selectively formed on a main surface of the first semiconductor substrate.
A conductive type region, a first conductive type region formed on an exposed surface of the second conductive type region, and a side face of the first conductive type region and a side face of the second conductive type region. And an exposed surface of the channel region, a gate electrode provided immediately above the channel region via a gate insulating film, and the second conductivity type region continuing from the first conductivity type region on the side opposite to the channel region. The source electrode provided between the first electrode and the first electrode;
Insulated-gate bipolar transistor including a second semiconductor substrate of the second conductivity type provided on the opposite main surface of the semiconductor substrate and a drain electrode provided on the exposed surface of the second semiconductor substrate. In, the source electrode,
An insulated gate bipolar transistor, which is buried in the second conductivity type region up to a lower surface of the first conductivity type region while being in contact with the other side surface of the first conductivity type region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19457191A JPH0541522A (en) | 1991-08-03 | 1991-08-03 | Insulated-gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19457191A JPH0541522A (en) | 1991-08-03 | 1991-08-03 | Insulated-gate bipolar transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541522A true JPH0541522A (en) | 1993-02-19 |
Family
ID=16326752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19457191A Pending JPH0541522A (en) | 1991-08-03 | 1991-08-03 | Insulated-gate bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541522A (en) |
-
1991
- 1991-08-03 JP JP19457191A patent/JPH0541522A/en active Pending
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