JPH0541450A - Semiconductor wafer - Google Patents
Semiconductor waferInfo
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- JPH0541450A JPH0541450A JP22108291A JP22108291A JPH0541450A JP H0541450 A JPH0541450 A JP H0541450A JP 22108291 A JP22108291 A JP 22108291A JP 22108291 A JP22108291 A JP 22108291A JP H0541450 A JPH0541450 A JP H0541450A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体ウエハに係わり、
特にダイシング後のダスト低減を図ることが可能な半導
体ウエハに関する。FIELD OF THE INVENTION The present invention relates to a semiconductor wafer,
In particular, it relates to a semiconductor wafer capable of reducing dust after dicing.
【０００２】[0002]
【従来の技術】図４に示すように、半導体ウエハ２の表
面に、複数の半導体チップ領域４を形成する場合に、半
導体ウエハ２の外周囲表面には、半導体チップが形成さ
れないチップ無効領域６が形成される。半導体チップ領
域４に各種集積回路を形成するために、半導体ウエハ２
は、各種半導体製造プロセスにより処理される。その際
に、薄膜形成技術により、図５に示すように、所定のパ
ターンの機能薄膜８，１０，１２，１３，１４が各半導
体チップ領域４に形成される。それと同時に、チップ無
効領域６にも、機能薄膜９〜１４が形成され、その部分
の機能薄膜は、エッチングされずにそのまま残されるこ
とになる。2. Description of the Related Art As shown in FIG. 4, when a plurality of semiconductor chip regions 4 are formed on the surface of a semiconductor wafer 2, chip invalid regions 6 in which semiconductor chips are not formed are formed on the outer peripheral surface of the semiconductor wafer 2. Is formed. In order to form various integrated circuits in the semiconductor chip area 4, the semiconductor wafer 2
Are processed by various semiconductor manufacturing processes. At that time, as shown in FIG. 5, the functional thin films 8, 10, 12, 13, and 14 having a predetermined pattern are formed in each semiconductor chip region 4 by the thin film forming technique. At the same time, the functional thin films 9 to 14 are also formed in the chip invalid region 6, and the functional thin films in those portions are left as they are without being etched.
【０００３】すなわち従来では、チップ無効領域６に、
半導体チップ領域４に所定のパターンで形成するための
各種機能薄膜９〜１４がそのまま単に積層され、半導体
チップ領域４とチップ無効領域６との分割ラインである
スクライブライン１６近傍でウエハ２の表面が露出する
ように急段差で積層膜の端部１８がエッチングされる。
このため、積層膜の端部１８には、サイドウォール２０
が形成されることになる。サイドウォール２０が形成さ
れる原因は、例えば図６に示すように、次のように説明
できる。That is, conventionally, in the chip invalid area 6,
Various functional thin films 9 to 14 for forming the semiconductor chip region 4 in a predetermined pattern are simply laminated as they are, and the surface of the wafer 2 is exposed in the vicinity of the scribe line 16 which is a dividing line between the semiconductor chip region 4 and the chip ineffective region 6. The end portion 18 of the laminated film is etched at a steep step so as to be exposed.
Therefore, the side wall 20 is formed at the end portion 18 of the laminated film.
Will be formed. The reason why the sidewall 20 is formed can be explained as follows, for example, as shown in FIG.
【０００４】半導体ウエハ２の表面に、機能薄膜９，１
０，１１が所定のパターンで形成された後、機能薄膜１
２がウエハ２の表面全体に成膜され、レジスト膜２２に
より、所定のパターンでエッチングされることになる
が、その際に、積層膜の端部１８では、エッチング残り
が生じてサイドウォール２０が形成される。なお、スク
ライブライン１６の近傍表面でウエハの表面が露出する
ようにエッチングするのは、スクライブライン１６に沿
ってのダイシングを行い易くするためである。On the surface of the semiconductor wafer 2, the functional thin films 9, 1
After 0 and 11 are formed in a predetermined pattern, the functional thin film 1
2 is formed on the entire surface of the wafer 2 and is etched by the resist film 22 in a predetermined pattern. At that time, an etching residue is generated at the end portion 18 of the laminated film, so that the sidewall 20 is formed. It is formed. The etching is performed so that the surface of the wafer is exposed in the vicinity of the scribe line 16 so that dicing along the scribe line 16 can be easily performed.
【０００５】[0005]
【発明が解決しようとする課題】従来では、チップ無効
領域６は後工程で捨てられる部分であるとの考え等に基
づき、このチップ無効領域６にサイドウォール２０が形
成されてもそのままにしているのが現状である。ところ
が、チップ無効領域６を図５に示すような構造にする
と、次に示すような弊害が発生することが本発明者によ
って見い出されている。すなわち、例えばウエハ貼着テ
ープ上で半導体ウエハ２をスクライブラインに沿ってダ
イシングした後、半導体チップをピックアップしてダイ
ボンディングする際、あるいはウエハープロセス工程に
おいて、チップ無効領域６のサイドウォール２０がヒゲ
状に剥がれ、それがダストとなり、半導体チップの表面
に突き刺さり、配線ショートの原因になるおそれがあ
る。また、積層膜の端部１８が急段差になっていること
から、特に、金属配線層となる機能薄膜１１，１３と層
間絶縁膜ないしオーバーパッシベーション膜となる機能
薄膜１０，１２，１４との間に膜剥がれが生じ、これが
原因でダストが生じ、配線ショートなどの不都合を生じ
させるおそれがある。Conventionally, based on the idea that the chip invalid area 6 is a portion to be discarded in a later process, the side wall 20 is left as it is even if it is formed in the chip invalid area 6. is the current situation. However, it has been found by the present inventor that when the chip invalid region 6 is structured as shown in FIG. 5, the following adverse effects occur. That is, for example, when the semiconductor wafer 2 is diced along the scribe line on the wafer sticking tape, the semiconductor chip is picked up and die-bonded, or in the wafer process step, the sidewall 20 of the chip invalid region 6 has a whisker shape. It may be peeled off and become dust, which may stick to the surface of the semiconductor chip and cause a wiring short circuit. Further, since the end portion 18 of the laminated film has a steep step, it is particularly between the functional thin films 11 and 13 that will be the metal wiring layer and the functional thin films 10, 12 and 14 that will be the interlayer insulating film or the overpassivation film. There is a risk that film peeling will occur, which will cause dust and cause inconveniences such as wiring shorts.
【０００６】本発明は、このような実状に鑑みてなさ
れ、半導体ウエハのチップ無効領域でのサイドウォール
の剥がれ、または積層膜間での膜剥がれによるダストの
発生を防止し、半導体チップの生産歩留まりを向上させ
ることが可能な半導体ウエハを提供することを目的とす
る。The present invention has been made in view of such circumstances, and prevents the generation of dust due to the peeling of the sidewalls in the chip ineffective region of the semiconductor wafer or the peeling of the films between the laminated films, and the production yield of the semiconductor chips. It is an object of the present invention to provide a semiconductor wafer capable of improving
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体ウエハでは、半導体製造プロセスに
よりチップ無効領域の表面に形成される各種機能薄膜の
内の上層側に位置する任意の機能薄膜が、それより下層
に位置する少なくとも一層以上の機能薄膜のスクライブ
ライン側端部を覆うように積層してある。In order to achieve the above-mentioned object, in the semiconductor wafer of the present invention, any of the various functional thin films formed on the surface of the chip ineffective region by the semiconductor manufacturing process is located on the upper layer side. The functional thin film is laminated so as to cover at least one or more functional thin films located below the functional thin film on the scribe line side end.
【０００８】[0008]
【作用】本発明の半導体ウエハでは、チップ無効領域に
おける機能薄膜の内の上層側に位置する任意の機能薄膜
が、それより下層に位置する少なくとも一層以上の機能
薄膜のスクライブライン側端部を覆うように積層してあ
るので、サイドウォールが形成されず、これが剥がれて
ダストになることがなくなる。また、積層された機能薄
膜のスクライブライン側端部では、上の膜が下の膜の端
部を覆うように積層してあるので、膜相互間で剥がれが
生じ難くなる。したがって、膜剥がれが原因で生じるダ
ストの発生を防止することができる。In the semiconductor wafer of the present invention, an arbitrary functional thin film located on the upper side of the functional thin films in the chip ineffective region covers the end portion of at least one or more functional thin films located below the scribe line side. Since the layers are stacked in this manner, the side wall is not formed, and the side wall does not peel off to become dust. Further, at the end of the laminated functional thin films on the scribe line side, the upper film is laminated so as to cover the end of the lower film, so that peeling between the films is less likely to occur. Therefore, it is possible to prevent dust from being generated due to film peeling.
【０００９】[0009]
【実施例】以下、本発明の一実施例に係る半導体ウエハ
について、図面を参照しつつ詳細に説明する。図１は本
発明の一実施例に係る半導体ウエハの要部断面図、図２
はレチクルの一例を示す平面図、図３は本発明の他の実
施例に係る半導体ウエハの要部断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor wafer according to an embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a sectional view of a main part of a semiconductor wafer according to an embodiment of the present invention, FIG.
FIG. 3 is a plan view showing an example of a reticle, and FIG. 3 is a cross-sectional view of essential parts of a semiconductor wafer according to another embodiment of the present invention.
【００１０】図１に示すように、本実施例の半導体ウエ
ハ３０では、半導体チップ領域３１は、図４，５に示す
従来例に係る半導体ウエハ２の半導体チップ領域４と同
様であり、ウエハ３０の中央部表面に碁盤目状に複数形
成してある。半導体チップ領域３１の外周に位置するウ
エハ３０の表面には、チップ無効領域３２が形成してあ
る。各半導体チップ領域３１相互、または半導体チップ
領域３１とチップ無効領域３２とを後工程で分割するた
め、半導体ウエハ３０は、スクライブライン１６に沿っ
てダイシングされるようになっている。As shown in FIG. 1, in the semiconductor wafer 30 of this embodiment, the semiconductor chip region 31 is the same as the semiconductor chip region 4 of the semiconductor wafer 2 according to the conventional example shown in FIGS. A plurality of grids are formed on the surface of the central part of. A chip invalid region 32 is formed on the surface of the wafer 30 located on the outer periphery of the semiconductor chip region 31. The semiconductor wafer 30 is diced along the scribe line 16 in order to divide the semiconductor chip regions 31 from each other or the semiconductor chip region 31 and the chip invalid region 32 in a later step.
【００１１】本実施例では、各半導体チップ領域３１に
相当する半導体ウエハ３０の表面に、イオン注入等の手
段で各種の不純物拡散層ないし埋め込み層等を形成する
ことにより、各種半導体回路を形成し、その表面に、薄
膜形成技術を用いて所定のパターンの各種機能薄膜を積
層させている。各半導体チップ領域３１に各種の半導体
回路を形成する際に、スクライブライン１６近傍に相当
するウエハ３０の表面にも、拡散層３３等が形成され
る。半導体チップ領域３１内に形成される各種半導体回
路をウエハ表面に沿って絶縁するため、ウエハ３０の表
面には、機能薄膜としての選択酸化膜（ＬＯＣＯＳ）３
４が所定のパターンで形成される。In this embodiment, various semiconductor circuits are formed by forming various impurity diffusion layers or buried layers on the surface of the semiconductor wafer 30 corresponding to each semiconductor chip region 31 by means such as ion implantation. A thin film forming technique is used to stack various functional thin films having a predetermined pattern on the surface. When forming various semiconductor circuits in each semiconductor chip region 31, the diffusion layer 33 and the like are also formed on the surface of the wafer 30 corresponding to the vicinity of the scribe line 16. In order to insulate various semiconductor circuits formed in the semiconductor chip region 31 along the wafer surface, the surface of the wafer 30 is selectively oxidized (LOCOS) 3 as a functional thin film.
4 are formed in a predetermined pattern.
【００１２】本実施例では、各半導体チップ領域３１に
は、所定のパターンで、各種機能薄膜としてのポリシリ
コン膜３５、第１層間絶縁膜３６、第１金属電極膜３
７、第２層間絶縁膜３８、第２金属電極膜３９及びオー
バーコート膜４０が、この順で積層してある。ただし、
図１では、半導体チップ領域３１のスクライブライン側
端部のみしか図示していないことから、半導体チップ領
域３１には、一部の膜３６，３８，３９，４０のみが積
層してあるかに見える。実際には、半導体チップ領域３
１には、前述した膜３５〜４０が所定のパターンで積層
してある。そして、スクライブライン側端部で膜３６，
３８，３９，４０相互間の膜剥がれ等を防止するため
に、上層側に位置する膜の端部が下層側に位置する膜の
端部を覆うように積層してある。In this embodiment, in each semiconductor chip region 31, a polysilicon film 35 as various functional thin films, a first interlayer insulating film 36, and a first metal electrode film 3 are formed in a predetermined pattern.
7, the second interlayer insulating film 38, the second metal electrode film 39, and the overcoat film 40 are laminated in this order. However,
Since only the end of the semiconductor chip region 31 on the scribe line side is shown in FIG. 1, it seems that only some of the films 36, 38, 39, 40 are laminated in the semiconductor chip region 31. . In reality, the semiconductor chip area 3
1, the films 35 to 40 described above are laminated in a predetermined pattern. Then, at the end of the scribe line, the film 36,
In order to prevent the peeling of the films among the layers 38, 39, 40, the ends of the films located on the upper layer side are laminated so as to cover the ends of the films located on the lower layer side.
【００１３】層間絶縁膜３６，３８としては、特に限定
されないが、例えば酸化珪素膜、窒化珪素膜、リンドー
プ酸化珪素膜（ＰＳＧ膜）、ボロンドープ酸化珪素膜
（ＢＳＧ）、砒素ドープ酸化珪素膜（ＡｓＳＧ膜）等が
例示される。これらは、例えばＣＶＤ法あるいはプラズ
マＣＶＤ法により成膜される。層間絶縁膜として、どの
ような絶縁膜を用いるかは、半導体装置の種類に応じて
決定される。例えば、ＭＯＳ構造の半導体装置であれ
ば、ＡｓＳＧ，ＢＳＧ，ＰＳＧ等が用いられ、半導体メ
モリであれば、ＢＳＧ，ＰＳＧなどが用いられ、バイポ
ーラ構造の半導体装置であれば、プラズマＣＶＤ法によ
る窒化珪素膜等が用いられる。The interlayer insulating films 36 and 38 are not particularly limited. For example, a silicon oxide film, a silicon nitride film, a phosphorus-doped silicon oxide film (PSG film), a boron-doped silicon oxide film (BSG), an arsenic-doped silicon oxide film (AsSG). Membrane) etc. are illustrated. These are formed by, for example, a CVD method or a plasma CVD method. What kind of insulating film is used as the interlayer insulating film is determined according to the type of the semiconductor device. For example, if the semiconductor device has a MOS structure, AsSG, BSG, PSG or the like is used, if it is a semiconductor memory, BSG, PSG or the like is used, and if it is a semiconductor device having a bipolar structure, silicon nitride by plasma CVD method is used. A film or the like is used.
【００１４】オーバーコート膜４０としては、特に限定
されないが、層間絶縁膜３６，３８と同様な材質の膜、
あるいはポリイミド系樹脂膜等が用いられる。また、金
属電極膜３７，３９としては、特に限定されないが、ア
ルミニウム製の電極膜等が用いられる。The overcoat film 40 is not particularly limited, but a film made of the same material as the interlayer insulating films 36 and 38,
Alternatively, a polyimide resin film or the like is used. The metal electrode films 37 and 39 are not particularly limited, but aluminum electrode films or the like are used.
【００１５】チップ無効領域３２には、半導体チップ領
域３１へ所定のパターンで積層するための各種の機能的
な薄膜３５〜４０が、所定の積層順序でそのまま積層さ
れ、残ることになる。本実施例では、このような薄膜の
内の任意の薄膜が、それより下層側に位置する薄膜のス
クライブライン側端部３５ａ〜３９ａを順次階段状に覆
うように積層してある。In the chip invalid area 32, various functional thin films 35 to 40 for stacking in a predetermined pattern on the semiconductor chip area 31 are stacked as they are in a predetermined stacking order and remain. In this embodiment, an arbitrary thin film of such thin films is laminated so as to sequentially cover the scribe line side end portions 35a to 39a of the thin films located below the thin films in a stepwise manner.
【００１６】このような構造にするためには、図２に示
すような縮小投影露光用のレチクル４２に形成してある
有効ショット最外周ライン４４を、エッチング毎にずら
すようにすれば良い。ずらす幅は、上層膜が下層膜を覆
う幅に相当し、その幅は、特に限定されないが、数μｍ
程度である。レチクル４２は、薄膜３５〜４０を順次所
定のパターンでエッチングするためのものであり、１シ
ョットで４個の半導体チップ領域を露光するようになっ
ている。このレチクル４２に形成してあるライン１６ａ
は、スクライブラインに相当する。また、レチクル４２
の外周は、クロム薄膜から成る遮光膜４６で覆われてい
る。本実施例では、レチクル４２における有効ショット
最外周ライン４４の加工寸法をずらすのみでよいため、
従来に比較して、製造工程が増大することはない。In order to obtain such a structure, the outermost effective shot line 44 formed on the reticle 42 for reduction projection exposure as shown in FIG. 2 may be shifted for each etching. The offset width corresponds to the width over which the upper layer film covers the lower layer film, and the width is not particularly limited, but is several μm.
It is a degree. The reticle 42 is for sequentially etching the thin films 35 to 40 in a predetermined pattern, and exposes four semiconductor chip regions in one shot. Line 16a formed on this reticle 42
Corresponds to the scribe line. Also, the reticle 42
The outer circumference of is covered with a light shielding film 46 made of a chromium thin film. In the present embodiment, since it is only necessary to shift the processing dimension of the outermost effective shot line 44 on the reticle 42,
The number of manufacturing processes does not increase as compared with the conventional one.
【００１７】このような半導体ウエハ３０は、スクライ
ブライン１６に沿ってダイシングされることになるが、
薄膜３５〜４０の内の上層側に位置する任意の薄膜が、
それより下層に位置する薄膜のスクライブライン側端部
３５ａ〜３９ａを覆うように積層してあるので、サイド
ウォールが形成されず、これが剥がれてダストになるこ
とがなくなる。また、積層された薄膜のスクライブライ
ン側端部３５ａ〜３９ａでは、上の膜が下の膜の端部を
覆うように積層してあるので、膜相互間で剥がれが生じ
難くなる。したがって、膜剥がれが原因で生じるダスト
の発生を防止することができる。The semiconductor wafer 30 as described above is diced along the scribe line 16.
Any thin film located on the upper layer side of the thin films 35 to 40 is
Since the layers are laminated so as to cover the scribe line side end portions 35a to 39a of the thin films located therebelow, the side wall is not formed and is not peeled off to become dust. Further, at the scribe line side end portions 35a to 39a of the laminated thin films, since the upper film is laminated so as to cover the end portions of the lower films, peeling between the films is less likely to occur. Therefore, it is possible to prevent dust from being generated due to film peeling.
【００１８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、上述した実施例では、チップ
無効領域３２に位置する機能薄膜の端部１５ａ〜３９ａ
を階段状に覆うように構成したが、これに限定されず、
機能薄膜の内の上層側に位置する任意の機能薄膜が、そ
れより下層に位置する少なくとも一層以上の機能薄膜の
スクライブライン側端部を覆うように積層するように構
成すればどのような構造でもよい。The present invention is not limited to the above-mentioned embodiments, but can be variously modified within the scope of the present invention. For example, in the above-described embodiment, the end portions 15a to 39a of the functional thin film located in the chip invalid area 32 are formed.
Was configured to cover the stairs, but is not limited to this,
Any structure can be used if any functional thin film located on the upper layer side of the functional thin film is laminated so as to cover the scribe line side end of at least one or more functional thin films located below it. Good.
【００１９】例えば、図３に示すように、スクライブラ
イン１６を基準として、半導体チップ領域３１の端部と
チップ無効領域３２ａの端部とで、一部対称形状になる
ように、機能薄膜３５〜４０を、上の膜が下の膜の端部
を覆うように積層させるようにした半導体ウエハ３０ａ
も本発明の範囲である。また、機能薄膜の積層数は、特
に限定されず、半導体ウエハ上に複数の機能薄膜が積層
されるウエハ全てに本発明を適用することが可能であ
る。For example, as shown in FIG. 3, the functional thin films 35 to 35 are formed so that the end portions of the semiconductor chip region 31 and the chip invalid region 32a are partially symmetrical with respect to the scribe line 16. Semiconductor wafer 30a in which the upper film is laminated so that the upper film covers the end of the lower film.
Is also within the scope of the present invention. Further, the number of laminated functional thin films is not particularly limited, and the present invention can be applied to all wafers in which a plurality of functional thin films are laminated on a semiconductor wafer.
【００２０】[0020]
【発明の効果】以上説明してきたように、本発明によれ
ば、チップ無効領域における機能薄膜の内の上層側に位
置する任意の機能薄膜が、それより下層に位置する少な
くとも一層以上の機能薄膜のスクライブライン側端部を
覆うように積層してあるので、サイドウォールが形成さ
れず、これが剥がれてダストになることがなくなる。ま
た、積層された機能薄膜のスクライブライン側端部で
は、上の膜が下の膜の端部を覆うように積層してあるの
で、膜相互間で剥がれが生じ難くなる。したがって、膜
剥がれが原因で生じるダストの発生を防止することがで
きる。結果的に、半導体ウエハから半導体チップを製造
するための歩留まりが向上する。また、本発明の半導体
ウエハを得るためには、例えばレチクルにおける有効シ
ョット最外周ラインの加工寸法をずらすのみでよいた
め、従来に比較して、製造工程が増大することはない。As described above, according to the present invention, any functional thin film located on the upper layer side of the functional thin films in the chip invalid area is at least one functional thin film located below the functional thin film. Since they are laminated so as to cover the end portion on the scribe line side, the side wall is not formed, and the side wall is prevented from peeling off to become dust. Further, at the end of the laminated functional thin films on the scribe line side, the upper film is laminated so as to cover the end of the lower film, so that peeling between the films is less likely to occur. Therefore, it is possible to prevent dust from being generated due to film peeling. As a result, the yield for manufacturing semiconductor chips from a semiconductor wafer is improved. Further, in order to obtain the semiconductor wafer of the present invention, for example, it is only necessary to shift the processing dimension of the outermost peripheral line of the effective shot on the reticle, so that the number of manufacturing steps does not increase as compared with the conventional case.
【図１】本発明の一実施例に係る半導体ウエハの要部断
面図である。FIG. 1 is a cross-sectional view of essential parts of a semiconductor wafer according to an embodiment of the present invention.
【図２】レチクルの一例を示す平面図である。FIG. 2 is a plan view showing an example of a reticle.
【図３】本発明の他の実施例に係る半導体ウエハの要部
断面図である。FIG. 3 is a cross-sectional view of essential parts of a semiconductor wafer according to another embodiment of the present invention.
【図４】半導体ウエハの平面図である。FIG. 4 is a plan view of a semiconductor wafer.
【図５】図４に示すＡ−Ａ線に沿う断面を示し、従来の
半導体ウエハの要部断面図である。5 is a cross-sectional view of a main part of a conventional semiconductor wafer, showing a cross section taken along the line AA shown in FIG.
【図６】従来の半導体ウエハの製造過程の一例を示す要
部断面図である。FIG. 6 is a cross-sectional view of essential parts showing an example of a conventional manufacturing process of a semiconductor wafer.
１６…スクライブライン， ３０，３０ａ…半導体ウエ
ハ， ３１…半導体チップ領域， ３２，３２ａ…チップ無効
領域， ３５〜４０…機能薄膜， ３５ａ〜３９ａ…端部16 ... Scribe line, 30, 30a ... Semiconductor wafer, 31 ... Semiconductor chip region, 32, 32a ... Chip ineffective region, 35-40 ... Functional thin film, 35a-39a ... End portion
Claims (2)
形成してあり、外周囲表面には、チップ無効領域が形成
してあり、半導体チップ領域とチップ無効領域とがスク
ライブラインに沿ってダイシングされる半導体ウエハに
おいて、 半導体製造プロセスにより上記チップ無効領域の表面に
形成される各種機能薄膜の内の上層側に位置する任意の
機能薄膜が、それより下層に位置する少なくとも一層以
上の機能薄膜のスクライブライン側端部を覆うように積
層してあることを特徴とする半導体ウエハ。1. A plurality of semiconductor chip regions are formed on a surface of a central portion, and a chip invalid region is formed on an outer peripheral surface, and the semiconductor chip region and the chip invalid region are diced along a scribe line. In the semiconductor wafer described above, any functional thin film located on the upper side of various functional thin films formed on the surface of the chip ineffective region by the semiconductor manufacturing process is replaced by at least one functional thin film located below the functional thin film. A semiconductor wafer, which is laminated so as to cover an end portion on the scribe line side.
各種機能薄膜の内の上層側に位置する機能薄膜が、順次
下層に位置する機能薄膜のスクライブライン側端部を階
段状に覆うように積層してあることを特徴とする半導体
ウエハ。2. The functional thin film located on the upper layer side of the various functional thin films formed on the surface of the chip ineffective region covers stepwise ends of the functional thin films located on the lower layer sequentially on the scribe line side. A semiconductor wafer characterized by being laminated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108291A JPH0541450A (en) | 1991-08-06 | 1991-08-06 | Semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108291A JPH0541450A (en) | 1991-08-06 | 1991-08-06 | Semiconductor wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541450A true JPH0541450A (en) | 1993-02-19 |
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|---|---|---|---|
| JP22108291A Pending JPH0541450A (en) | 1991-08-06 | 1991-08-06 | Semiconductor wafer |
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| Country | Link |
|---|---|
| JP (1) | JPH0541450A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122558A (en) * | 1993-10-27 | 1995-05-12 | Nec Corp | Semiconductor device |
| EP0899788A2 (en) * | 1997-08-29 | 1999-03-03 | Nec Corporation | Semiconductor device and method with improved flat surface |
-
1991
- 1991-08-06 JP JP22108291A patent/JPH0541450A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122558A (en) * | 1993-10-27 | 1995-05-12 | Nec Corp | Semiconductor device |
| EP0899788A2 (en) * | 1997-08-29 | 1999-03-03 | Nec Corporation | Semiconductor device and method with improved flat surface |
| EP0899788A3 (en) * | 1997-08-29 | 2000-09-13 | Nec Corporation | Semiconductor device and method with improved flat surface |
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