JPH0540696A - 仮想記憶アドレス制御の方法及びその情報処理装置 - Google Patents
仮想記憶アドレス制御の方法及びその情報処理装置Info
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- JPH0540696A JPH0540696A JP3193936A JP19393691A JPH0540696A JP H0540696 A JPH0540696 A JP H0540696A JP 3193936 A JP3193936 A JP 3193936A JP 19393691 A JP19393691 A JP 19393691A JP H0540696 A JPH0540696 A JP H0540696A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 仮想記憶制御方式のオペレーティングシステ
ムの仮想アドレス変換機構を独立させる。 【構成】 オペレーティングシステム（ＯＳ）中核部１
１からアドレス変換部をアドレス変換サーバ１２として
独立させ、互いを通信メッセージで結合する。アドレス
変換サーバ１２はＯＳ中核部１１からプロセス識別子や
仮想アドレスを受信しプロセスページテーブル６やシス
テムページテーブル７を参照して物理アドレスを計算し
ＯＳ中核部１１に通知する。 【効果】 オペレーティングシステムが記憶装置の物理
アドレスを意識する必要がなくなり、柔軟な記憶管理機
構が実現できる。
ムの仮想アドレス変換機構を独立させる。 【構成】 オペレーティングシステム（ＯＳ）中核部１
１からアドレス変換部をアドレス変換サーバ１２として
独立させ、互いを通信メッセージで結合する。アドレス
変換サーバ１２はＯＳ中核部１１からプロセス識別子や
仮想アドレスを受信しプロセスページテーブル６やシス
テムページテーブル７を参照して物理アドレスを計算し
ＯＳ中核部１１に通知する。 【効果】 オペレーティングシステムが記憶装置の物理
アドレスを意識する必要がなくなり、柔軟な記憶管理機
構が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は記憶アドレス制御の方法
及びその情報処理装置に関し、特に、仮想記憶アドレス
制御の方法及びその情報処理装置に関するものである。
及びその情報処理装置に関し、特に、仮想記憶アドレス
制御の方法及びその情報処理装置に関するものである。
【０００２】
【従来の技術】従来の仮想メモリ管理を行なうオペレー
テイングシステムにおけるアドレス変換は、アドレス変
換キヤツシユも含めたＣＰＵのアドレス変換ハードウエ
アとオペレーテイングシステム中核部とが協調しながら
行なわれていた。しかし、近年のＣＰＵ高集積度化の傾
向の反省にたって採用されることになったＲＩＳＣチツ
プなどＣＰＵの集積度が低下したＣＰＵでは、従来はＣ
ＰＵの内部ハードウエアが行なっていたアドレス変換処
理などをオペレーテイングシステム単独で実行しなけれ
ばならない。
テイングシステムにおけるアドレス変換は、アドレス変
換キヤツシユも含めたＣＰＵのアドレス変換ハードウエ
アとオペレーテイングシステム中核部とが協調しながら
行なわれていた。しかし、近年のＣＰＵ高集積度化の傾
向の反省にたって採用されることになったＲＩＳＣチツ
プなどＣＰＵの集積度が低下したＣＰＵでは、従来はＣ
ＰＵの内部ハードウエアが行なっていたアドレス変換処
理などをオペレーテイングシステム単独で実行しなけれ
ばならない。
【０００３】この様な状況において、従来のオペレーテ
イングシステムでは、アドレス変換に伴う各種の処理を
オペレーテイングシステム中核部の中で分散する方式を
保ったままである場合が多いのが現状であった。
イングシステムでは、アドレス変換に伴う各種の処理を
オペレーテイングシステム中核部の中で分散する方式を
保ったままである場合が多いのが現状であった。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
例では、アドレス変換に伴う様々な処理がオペレーテイ
ングシステム中核部に散在しているため、アドレス変換
処理を管理するソフトウエアが繁雑になるだけでなく、
マルチプロセツサシステムへの拡張性に欠けるという欠
点があった。
例では、アドレス変換に伴う様々な処理がオペレーテイ
ングシステム中核部に散在しているため、アドレス変換
処理を管理するソフトウエアが繁雑になるだけでなく、
マルチプロセツサシステムへの拡張性に欠けるという欠
点があった。
【０００５】本発明は上記従来例に鑑みてなされたもの
でアドレス変換処理をオペレーテイングシステムから独
立させた仮想記憶アドレス制御の方法及びその情報処理
装置を提供することを目的とする。
でアドレス変換処理をオペレーテイングシステムから独
立させた仮想記憶アドレス制御の方法及びその情報処理
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の仮想記憶アドレス制御の方法は以下の様な工
程からなる。即ち、仮想記憶アドレス制御の方法であっ
て、情報を記憶する記憶工程と、前記仮想記憶アドレス
を通知する工程と、前記仮想記憶アドレスを実アドレス
に変換するアドレス変換工程と、前記実アドレスを通知
する工程と、前記通知された実アドレスで前記情報をア
クセスして処理する処理工程とを有することを特徴とす
る仮想記憶アドレス制御の方法を備える。
に本発明の仮想記憶アドレス制御の方法は以下の様な工
程からなる。即ち、仮想記憶アドレス制御の方法であっ
て、情報を記憶する記憶工程と、前記仮想記憶アドレス
を通知する工程と、前記仮想記憶アドレスを実アドレス
に変換するアドレス変換工程と、前記実アドレスを通知
する工程と、前記通知された実アドレスで前記情報をア
クセスして処理する処理工程とを有することを特徴とす
る仮想記憶アドレス制御の方法を備える。
【０００７】また、他の発明によれば、仮想記憶アドレ
ス制御の情報処理装置において、情報を記憶する記憶手
段と、前記仮想記憶アドレスを通知する第１通知手段
と、前記仮想記憶アドレスを前記記憶手段の実アドレス
に変換するアドレス変換手段と、前記実アドレスを通知
する第２通知手段と、前記第２通知手段によって通知さ
れた前記実アドレスで前記情報を呼び出して処理する処
理手段とを有することを特徴とする情報処理装置を備え
る。
ス制御の情報処理装置において、情報を記憶する記憶手
段と、前記仮想記憶アドレスを通知する第１通知手段
と、前記仮想記憶アドレスを前記記憶手段の実アドレス
に変換するアドレス変換手段と、前記実アドレスを通知
する第２通知手段と、前記第２通知手段によって通知さ
れた前記実アドレスで前記情報を呼び出して処理する処
理手段とを有することを特徴とする情報処理装置を備え
る。
【０００８】
【作用】以上の構成により本発明は、情報の処理とアド
レス変換の処理とを分離独立して行うよう動作する。
レス変換の処理とを分離独立して行うよう動作する。
【０００９】
【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。
例を詳細に説明する。
【００１０】図１は本発明の代表的な実施例である仮想
記憶制御方式を採用した情報処理装置の構成を示すブロ
ック図である。図１において、情報処理装置はＣＰＵ
１、主記憶装置（ＭＥＭ）２、入出力プロセッサ（ＩＯ
Ｐ）３、補助記憶装置（ＤＩＳＫ）４、及び、キャッシ
ュ（ＣＡＣＨＥ）５で構成されている。ＭＥＭ２には仮
想記憶制御のためのプロセスページテーブル（ＰＰＴ）
６とシステムページテーブル（ＳＰＴ）７が常駐してい
る。また、ＣＰＵ１にはオペレ−ティングシステム（Ｏ
Ｓ）中核部１１と、アドレス変換サーバ１２が動作して
いる。ＯＳ中核部１１とアドレス変換サーバ１２とは互
いに独立したサブシステムとして機能し、システム間通
信によって次に述べる情報を交換する。
記憶制御方式を採用した情報処理装置の構成を示すブロ
ック図である。図１において、情報処理装置はＣＰＵ
１、主記憶装置（ＭＥＭ）２、入出力プロセッサ（ＩＯ
Ｐ）３、補助記憶装置（ＤＩＳＫ）４、及び、キャッシ
ュ（ＣＡＣＨＥ）５で構成されている。ＭＥＭ２には仮
想記憶制御のためのプロセスページテーブル（ＰＰＴ）
６とシステムページテーブル（ＳＰＴ）７が常駐してい
る。また、ＣＰＵ１にはオペレ−ティングシステム（Ｏ
Ｓ）中核部１１と、アドレス変換サーバ１２が動作して
いる。ＯＳ中核部１１とアドレス変換サーバ１２とは互
いに独立したサブシステムとして機能し、システム間通
信によって次に述べる情報を交換する。
【００１１】アドレス変換サーバ１２は、ＯＳ中核部１
１からフオールト処理部やＤＭＡドライバ部といった仮
想アドレスから物理アドレスを知る必要性のある部分か
ら、実行するプロセス識別子（Ｐ−ｉｄ）やシステム仮
想アドレス（Ｖ−ａｄｄｒ）をメツセージの形式で受け
取り、それに基づいてＰＰＴ６やＳＰＴ７に格納された
アドレス情報を参照して対応する物理アドレスを計算し
ＯＳ中核部１１にそれを通知する。このように、本実施
例の情報処理装置ではオペレ−ティングシステムの中で
アドレス変換機構が他のＯＳ機能から独立した形で機能
する。
１からフオールト処理部やＤＭＡドライバ部といった仮
想アドレスから物理アドレスを知る必要性のある部分か
ら、実行するプロセス識別子（Ｐ−ｉｄ）やシステム仮
想アドレス（Ｖ−ａｄｄｒ）をメツセージの形式で受け
取り、それに基づいてＰＰＴ６やＳＰＴ７に格納された
アドレス情報を参照して対応する物理アドレスを計算し
ＯＳ中核部１１にそれを通知する。このように、本実施
例の情報処理装置ではオペレ−ティングシステムの中で
アドレス変換機構が他のＯＳ機能から独立した形で機能
する。
【００１２】さらにアドレス変換サーバ１２は仮想アド
レスから物理アドレスへの変換操作をキヤツシユ（ＣＡ
ＣＨＥ）１０にも適用してキヤツシユも管理することが
可能である。
レスから物理アドレスへの変換操作をキヤツシユ（ＣＡ
ＣＨＥ）１０にも適用してキヤツシユも管理することが
可能である。
【００１３】次に上記の構成をもつ情報処理装置におい
て、アドレス変換サーバ１２が実行するアドレス変換処
理について図２に示すフローチヤートを参照しながら説
明する。
て、アドレス変換サーバ１２が実行するアドレス変換処
理について図２に示すフローチヤートを参照しながら説
明する。
【００１４】まず、ステップＳ２１でアドレス変換サー
バ１２はＯＳ中核部１１からプロセス識別子（Ｐ−ｉ
ｄ）と仮想アドレス（Ｖ−ａｄｄｒ）の組をメツセージ
の形で受けとる。次に、ステップＳ２２では、受けとっ
た仮想アドレスがシステムの仮想アドレスかユーザの仮
想アドレスかをチエツクする。ここで、仮想アドレスが
システムの仮想アドレスと判断されたなら、処理はステ
ップＳ２４に進み、仮想アドレスがユーザの仮想アドレ
スと判断されたなら、処理はステップＳ２３に進む。
バ１２はＯＳ中核部１１からプロセス識別子（Ｐ−ｉ
ｄ）と仮想アドレス（Ｖ−ａｄｄｒ）の組をメツセージ
の形で受けとる。次に、ステップＳ２２では、受けとっ
た仮想アドレスがシステムの仮想アドレスかユーザの仮
想アドレスかをチエツクする。ここで、仮想アドレスが
システムの仮想アドレスと判断されたなら、処理はステ
ップＳ２４に進み、仮想アドレスがユーザの仮想アドレ
スと判断されたなら、処理はステップＳ２３に進む。
【００１５】さて、ステップＳ２３ではプロセス識別子
（Ｐ−ｉｄ）に基いて、指定プロセスのプロセスページ
テーブル（ＰＰＴ）６中の仮想アドレスに対応している
ページテーブルエントリ８のアドレスを計算する。ステ
ップＳ２４ではプロセス識別子（Ｐ−ｉｄ）を無視し、
与えられたシステム仮想アドレスに対応するシステムペ
ージテーブル（ＳＰＴ）７中の対応するページテーブル
エントリ９のアドレスを計算する。ステップＳ２５で
は、このように計算されたエントリアドレスに基づいて
エントリがロック（ｌｏｃｋ）されているかどうかのチ
エツクを行う。ここで、そのエントリがロック（ｌｏｃ
ｋ）されているならば、処理はステップＳ２６に進みロ
ック（ｌｏｃｋ）が解除されるまで待ちとなり、ロック
解除後、ステップＳ２７に進む。これに対して、そのエ
ントリがロック（ｌｏｃｋ）されていないならば、処理
はステップＳ２７に進む。
（Ｐ−ｉｄ）に基いて、指定プロセスのプロセスページ
テーブル（ＰＰＴ）６中の仮想アドレスに対応している
ページテーブルエントリ８のアドレスを計算する。ステ
ップＳ２４ではプロセス識別子（Ｐ−ｉｄ）を無視し、
与えられたシステム仮想アドレスに対応するシステムペ
ージテーブル（ＳＰＴ）７中の対応するページテーブル
エントリ９のアドレスを計算する。ステップＳ２５で
は、このように計算されたエントリアドレスに基づいて
エントリがロック（ｌｏｃｋ）されているかどうかのチ
エツクを行う。ここで、そのエントリがロック（ｌｏｃ
ｋ）されているならば、処理はステップＳ２６に進みロ
ック（ｌｏｃｋ）が解除されるまで待ちとなり、ロック
解除後、ステップＳ２７に進む。これに対して、そのエ
ントリがロック（ｌｏｃｋ）されていないならば、処理
はステップＳ２７に進む。
【００１６】ステップＳ２７では、このエントリをロッ
ク（ｌｏｃｋ）する。ＣＰＵ１がエントリの内容を調べ
ることが可能になった時点で処理はステップＳ２８に進
み、エントリの内容チエツクを行なう。ここで、エント
リの内容が無効と判断されたならば処理はステップＳ３
３に移り、エントリをアンロック（ｕｎｌｏｃｋ）し、
ステップＳ３４でＯＳ中核部１２にエラーの旨（アドレ
ス変換エラー）を通知する。
ク（ｌｏｃｋ）する。ＣＰＵ１がエントリの内容を調べ
ることが可能になった時点で処理はステップＳ２８に進
み、エントリの内容チエツクを行なう。ここで、エント
リの内容が無効と判断されたならば処理はステップＳ３
３に移り、エントリをアンロック（ｕｎｌｏｃｋ）し、
ステップＳ３４でＯＳ中核部１２にエラーの旨（アドレ
ス変換エラー）を通知する。
【００１７】これに対してエントリの内容が有効な場合
は処理はステップＳ２９に移り、エントリの内容から仮
想アドレスに対応する物理アドレスを計算する。また、
本実施例のようにキャッシュ（ＣＡＣＨＥ）１０が装備
されている場合、処理はステップＳ３０でステップＳ２
９のアドレス変換操作をＣＰＵのアドレス変換キヤツシ
ユに反映する。最後にステップＳ３１でエントリをアン
ロック（ｕｎｌｏｃｋ）し、ステップＳ３２でアドレス
変換後の物理アドレスをメツセージの形式でＯＳ中核部
１２に通知する。
は処理はステップＳ２９に移り、エントリの内容から仮
想アドレスに対応する物理アドレスを計算する。また、
本実施例のようにキャッシュ（ＣＡＣＨＥ）１０が装備
されている場合、処理はステップＳ３０でステップＳ２
９のアドレス変換操作をＣＰＵのアドレス変換キヤツシ
ユに反映する。最後にステップＳ３１でエントリをアン
ロック（ｕｎｌｏｃｋ）し、ステップＳ３２でアドレス
変換後の物理アドレスをメツセージの形式でＯＳ中核部
１２に通知する。
【００１８】従って本実施例に従うなら、ＯＳ中核部１
１におけるアドレス変換処理は全てアドレス変換サーバ
１２によって一括して実行することができる。
１におけるアドレス変換処理は全てアドレス変換サーバ
１２によって一括して実行することができる。
【００１９】なお本実施例では、アドレス変換サーバが
アドレス変換処理を実行する場合について説明したが、
本発明はこれに限定されるものではない。例えば、図２
のフローチヤートに示したステップＳ２９〜Ｓ３２のア
ドレス変換処理の部分を、図３のフローチヤートのステ
ップＳ３５〜Ｓ３９に示すようにページ属性変更処理に
置換することも可能である。この場合、ＯＳ中核部１１
はアドレス変換サーバ１２に対して変更したいページ属
性の値を追加する必要がある。
アドレス変換処理を実行する場合について説明したが、
本発明はこれに限定されるものではない。例えば、図２
のフローチヤートに示したステップＳ２９〜Ｓ３２のア
ドレス変換処理の部分を、図３のフローチヤートのステ
ップＳ３５〜Ｓ３９に示すようにページ属性変更処理に
置換することも可能である。この場合、ＯＳ中核部１１
はアドレス変換サーバ１２に対して変更したいページ属
性の値を追加する必要がある。
【００２０】ステップＳ３５では与えられたページ属性
の有効性をチエツクする。ここで、与えられたページ属
性が有効でなければ、処理はステップＳ３８に進むが、
ページ属性が有効であれば処理はステップＳ３６に進
む。ステップＳ３６ではページ属性変更処理を行い、更
にステップＳ３７では変更されたページ属性をアドレス
変換キヤツシユに反映する。ステップＳ３８ではエント
リをアンロック（ｕｎｌｏｃｋ）した後、ステップＳ３
９でＯＳ中核部１２にページ属性変更処理エラー或は成
功のメッセージを通知する。
の有効性をチエツクする。ここで、与えられたページ属
性が有効でなければ、処理はステップＳ３８に進むが、
ページ属性が有効であれば処理はステップＳ３６に進
む。ステップＳ３６ではページ属性変更処理を行い、更
にステップＳ３７では変更されたページ属性をアドレス
変換キヤツシユに反映する。ステップＳ３８ではエント
リをアンロック（ｕｎｌｏｃｋ）した後、ステップＳ３
９でＯＳ中核部１２にページ属性変更処理エラー或は成
功のメッセージを通知する。
【００２１】本発明は、複数の機器から構成されるシス
テムに適用しても良いし、１つの機器から成る装置に適
用しても良いし、システム或は装置にプログラムを供給
することによって達成される場合にも適用できることは
言うまでもない。
テムに適用しても良いし、１つの機器から成る装置に適
用しても良いし、システム或は装置にプログラムを供給
することによって達成される場合にも適用できることは
言うまでもない。
【００２２】
【発明の効果】以上説明したように本発明によれば、記
憶装置の実アドレスを意識せずに、仮想アドレスを考慮
して記憶管理を行うことができるので、より柔軟なメモ
リ管理機構を実現することができる効果がある。
憶装置の実アドレスを意識せずに、仮想アドレスを考慮
して記憶管理を行うことができるので、より柔軟なメモ
リ管理機構を実現することができる効果がある。
【図１】本発明の代表的な実施例である仮想記憶制御方
式を採用した情報処理装置の構成を示すブロック図であ
る。
式を採用した情報処理装置の構成を示すブロック図であ
る。
【図２】アドレス変換サーバのアドレス変換処理を示す
フローチャートである。
フローチャートである。
【図３】アドレス変換サーバのページ属性変更処理を示
すフローチャートである。
すフローチャートである。
１ ＣＰＵ ２ 主記憶装置 ３ 入出力プロセッサ ４ 補助記憶装置 ６ プロセスページテーブル ７ システムページテーブル １０ キャッシュ １１ オペレーテイングシステム中核部 １２ アドレス変換サーバ
Claims (2)
- 【請求項１】 仮想記憶アドレス制御の方法であって、 情報を記憶する記憶工程と、 前記仮想記憶アドレスを通知する工程と、 前記仮想記憶アドレスを実アドレスに変換するアドレス
変換工程と、 前記実アドレスを通知する工程と、 前記通知された実アドレスで前記情報をアクセスして処
理する処理工程とを有することを特徴とする仮想記憶ア
ドレス制御の方法。 - 【請求項２】 仮想記憶アドレス制御の情報処理装置に
おいて、 情報を記憶する記憶手段と、 前記仮想記憶アドレスを通知する第１通知手段と、 前記仮想記憶アドレスを前記記憶手段の実アドレスに変
換するアドレス変換手段と、 前記実アドレスを通知する第２通知手段と、 前記第２通知手段によって通知された前記実アドレスで
前記情報を呼び出して処理する処理手段とを有すること
を特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193936A JPH0540696A (ja) | 1991-08-02 | 1991-08-02 | 仮想記憶アドレス制御の方法及びその情報処理装置 |
| US07/921,225 US5530821A (en) | 1991-08-02 | 1992-07-29 | Method and apparatus including independent virtual address translation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193936A JPH0540696A (ja) | 1991-08-02 | 1991-08-02 | 仮想記憶アドレス制御の方法及びその情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540696A true JPH0540696A (ja) | 1993-02-19 |
Family
ID=16316211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193936A Pending JPH0540696A (ja) | 1991-08-02 | 1991-08-02 | 仮想記憶アドレス制御の方法及びその情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530821A (ja) |
| JP (1) | JPH0540696A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659798A (en) * | 1996-02-02 | 1997-08-19 | Blumrich; Matthias Augustin | Method and system for initiating and loading DMA controller registers by using user-level programs |
| TW359800B (en) * | 1996-08-19 | 1999-06-01 | Ibm | Device independent and transfer optimised interactive client-server dialog system and method for performing interactive applications therein |
| EP1296237A1 (en) * | 2001-09-25 | 2003-03-26 | Texas Instruments Incorporated | Data transfer controlled by task attributes |
| JP2003345514A (ja) * | 2002-05-29 | 2003-12-05 | Hitachi Ltd | 計算機システム |
| JP4612840B2 (ja) * | 2004-01-23 | 2011-01-12 | キヤノン株式会社 | 情報処理装置及び情報処理方法 |
| JP4725955B2 (ja) * | 2005-06-30 | 2011-07-13 | 株式会社リコー | 情報処理装置、メッセージ管理方法、プログラムおよび記憶媒体 |
| US20070276989A1 (en) * | 2006-05-29 | 2007-11-29 | Sandisk Il Ltd. | Predictive data-loader |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781808A (en) * | 1972-10-17 | 1973-12-25 | Ibm | Virtual memory system |
| JPS61206057A (ja) * | 1985-03-11 | 1986-09-12 | Hitachi Ltd | アドレス変換装置 |
| JPH01255945A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | 仮想計算機におけるアドレス変換装置 |
| US5063500A (en) * | 1988-09-29 | 1991-11-05 | Ibm Corp. | System for executing segments of application program concurrently/serially on different/same virtual machine |
-
1991
- 1991-08-02 JP JP3193936A patent/JPH0540696A/ja active Pending
-
1992
- 1992-07-29 US US07/921,225 patent/US5530821A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5530821A (en) | 1996-06-25 |
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