JPH0537383A - Digital sigma type a/d conversion circuit - Google Patents
Digital sigma type a/d conversion circuitInfo
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- JPH0537383A JPH0537383A JP15036991A JP15036991A JPH0537383A JP H0537383 A JPH0537383 A JP H0537383A JP 15036991 A JP15036991 A JP 15036991A JP 15036991 A JP15036991 A JP 15036991A JP H0537383 A JPH0537383 A JP H0537383A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチトキャパシタ
を利用して、アナログ信号をデジタル信号に変換するＡ
Ｄ変換回路に関し、特に、デルタシグマ型ＡＤ変換回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention uses a switched capacitor to convert an analog signal into a digital signal.
The present invention relates to a D conversion circuit, and more particularly to a delta-sigma type AD conversion circuit.
【０００２】[0002]
【従来の技術】サンプリングノイズ及び折り返し雑音等
の低減を図るためにサンプリング周波数を高くした、所
謂、オーバサンプリング方式のデルタシグマＡＤ変換回
路が知られている。2. Description of the Related Art There is known a so-called oversampling delta-sigma AD conversion circuit in which a sampling frequency is increased in order to reduce sampling noise and aliasing noise.
【０００３】図３は、スイッチトキャパシタを用いた従
来のデルタシグマＡＤ変換回路であり、入力コンデンサ
１と、クロックパルスφのタイミングでオンするスイッ
チ２及び３と、クロックパルスφの反転信号＊φのタイ
ミングでオンするスイッチ４及び５と、積分回路を構成
する積分コンデンサ６と演算増幅回路７と、演算増幅回
路７の出力電圧と接地電圧との大小により「０」または
「１」を出力する比較回路８と、比較回路８のデジタル
出力を１サンプル期間遅延する遅延回路９と、遅延回路
９のデジタル信号をアナログ電圧に変換するための１ビ
ットＤＡ変換回路を構成する電圧源ＶR、−ＶR及びスイ
ッチ１０、１１と、ＤＡ変換された電圧を入力信号から
差し引くための帰還コンデンサ１２と、クロックパルス
φのタイミングでオンするスイッチ１３及び１４と、ク
ロックパルス＊φのタイミングでオンするスイッチ１５
及び１６とから構成される。FIG. 3 shows a conventional delta-sigma AD conversion circuit using a switched capacitor, which includes an input capacitor 1, switches 2 and 3 which are turned on at the timing of a clock pulse φ, and an inverted signal * φ of the clock pulse φ. Switches 4 and 5, which are turned on at timing, an integrating capacitor 6 and an operational amplifier circuit 7 which form an integrator circuit, and outputs "0" or "1" depending on the magnitude of the output voltage of the operational amplifier circuit 7 and the ground voltage. The circuit 8, the delay circuit 9 for delaying the digital output of the comparison circuit 8 for one sample period, and the voltage sources V R , -V forming a 1-bit DA conversion circuit for converting the digital signal of the delay circuit 9 into an analog voltage. R and the switches 10 and 11, the feedback capacitor 12 for subtracting the DA converted voltage from the input signal, and the timing of the clock pulse φ. Switches 13 and 14 that turn on, and a switch 15 that turns on at the timing of clock pulse * φ
And 16.
【０００４】図３において、クロックパルスφがＨレベ
ルになると、スイッチ２及び３がオンし、入力コンデン
サ１に入力電圧ＶINが充電される。一方、クロックパル
スφによりスイッチ１３及び１４もオンするため、帰還
コンデンサ１２にはスイッチ１１及び１２で選択された
電圧ＶRあるいは−ＶRが充電される。即ち、遅延回路９
の出力が「１」であるときには電圧−ＶRが充電され、
遅延回路９の出力が「０」であるときには電圧ＶRが充
電される。次に、クロックパルス＊φがＨレベルになる
と、スイッチ４及び５がオンし、また、スイッチ１４及
び１５がオンする。これにより、入力コンデンサ１と帰
還コンデンサ１２が並列接続され、入力コンデンサ１に
充電された電荷と帰還コンデンサ１２に充電された電荷
が加算される。この加算結果は、演算増幅回路７に印加
されることによって、積分コンデンサ６に蓄積され、比
較回路８に出力される。従って、比較回路８から積分コ
ンデンサ６に充電された電圧が正であるか負であるかに
よってデジタル信号が出力される。In FIG. 3, when the clock pulse φ becomes H level, the switches 2 and 3 are turned on and the input voltage V IN is charged in the input capacitor 1. Meanwhile, in order to turn on the switch 13 and 14 also by the clock pulse phi, voltage V R or -V R selected by the switch 11 and 12 is charged in the feedback capacitor 12. That is, the delay circuit 9
When the output of "1" is charged with a voltage -V R,
The voltage V R is charged when the output of the delay circuit 9 is "0". Next, when the clock pulse * φ becomes H level, the switches 4 and 5 are turned on, and the switches 14 and 15 are turned on. As a result, the input capacitor 1 and the feedback capacitor 12 are connected in parallel, and the charge charged in the input capacitor 1 and the charge charged in the feedback capacitor 12 are added. The addition result is applied to the operational amplifier circuit 7, accumulated in the integrating capacitor 6, and output to the comparison circuit 8. Therefore, a digital signal is output from the comparison circuit 8 depending on whether the voltage charged in the integrating capacitor 6 is positive or negative.
【０００５】[0005]
【発明が解決しようとする課題】図３に示されたデルタ
シグマ型ＡＤ変換回路では、ステップ電圧を帰還するた
めのＤＡ変換回路において、電圧ＶRと電圧−ＶRの２つ
の電圧源を使用しているために、電圧ＶRと電圧−ＶRの
絶対値に差が生じることがある。この差によりサンプリ
ング周波数と入力信号で決まる特定周波数に雑音が発生
する欠点があった。また、電圧源を１つとして帰還コン
デンサを２個設けることも考えられるが、帰還コンデン
サの容量に差が生じると同様に雑音が発生する欠点があ
る。In the delta sigma type AD converter shown in FIG. 3 [0007], in the DA converter circuit for feeding back the step voltage, using the two voltage sources of voltage V R and a voltage -V R Therefore, there may be a difference between the absolute values of the voltage V R and the voltage −V R. This difference has a drawback that noise is generated at a specific frequency determined by the sampling frequency and the input signal. Further, it is considered that two feedback capacitors are provided with one voltage source, but there is a drawback that noise is generated similarly when the capacitances of the feedback capacitors are different.
【０００６】[0006]
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、加算回路、積分回路、及
び、復号化回路を、入力信号によって充電される入力コ
ンデンサと、ステップ電圧に相当する単一の電圧源によ
って充電される帰還コンデンサと、該帰還コンデンサの
一端を遅延回路のデジタル出力に基づき電圧源と接地電
位に選択的に接続するスイッチ手段と、入力コンデンサ
と帰還コンデンサの充電量の和が印加される増幅回路
と、該増幅回路の入出力間に接続された積分コンデンサ
とから構成されたデルタシグマ型ＡＤ変換回路であり、
前記スイッチ手段は、帰還コンデンサの一端に電圧源を
印加し他端を接地した後、帰還コンデンサの一端を接地
し他端を前記増幅回路に接続する動作と、前記帰還コン
デンサの両端を接地した後、帰還コンデンサの一端を電
圧源に接続し他端を前記増幅回路に接続する動作とを、
前記遅延回路の出力によって選択制御するものである。The present invention has been made in view of the above-mentioned points, and includes an adding circuit, an integrating circuit, and a decoding circuit, an input capacitor charged by an input signal, and a step. A feedback capacitor charged by a single voltage source corresponding to the voltage, a switch means for selectively connecting one end of the feedback capacitor to the voltage source and the ground potential based on the digital output of the delay circuit, an input capacitor and a feedback capacitor. Is a delta-sigma type AD conversion circuit composed of an amplifier circuit to which the sum of the charge amounts of is applied and an integrating capacitor connected between the input and output of the amplifier circuit,
The switch means applies a voltage source to one end of the feedback capacitor and grounds the other end, and then grounds one end of the feedback capacitor and connects the other end to the amplifier circuit, and after grounding both ends of the feedback capacitor. , An operation of connecting one end of the feedback capacitor to a voltage source and connecting the other end to the amplifier circuit,
Selection is controlled by the output of the delay circuit.
【０００７】[0007]
【作用】上述の手段によれば、１ビットのＤＡ変換を行
うに際し、１つの帰還コンデンサに単一の電圧源から充
電を行って入力に加算する変換電圧を得、また、帰還コ
ンデンサの両端を接地して充電を空にした後帰還コンデ
ンサの一端を単一の電圧源に接続することによって変換
電圧を得ている。従って、単一の電圧源と単一の帰還コ
ンデンサで変換が行えるので、２つの変換電圧の値に差
が発生しない。According to the above means, when performing 1-bit DA conversion, one feedback capacitor is charged from a single voltage source to obtain a converted voltage to be added to the input, and both ends of the feedback capacitor are After grounding and emptying the charge, one end of the feedback capacitor is connected to a single voltage source to obtain the converted voltage. Therefore, since conversion can be performed with a single voltage source and a single feedback capacitor, there is no difference between the two converted voltage values.
【０００８】[0008]
【実施例】図１は、本発明の実施例を示す回路図であ
り、スイッチトキャパシタを使用したデルタシグマ型Ａ
Ｄ変換回路である。入力コンデンサ２０には、クロック
パルスφ1のタイミングでオンするスイッチ２１、２２
及びクロックパルスφ2のタイミングでオンするスイッ
チ２３、２４が接続され、入力コンデンサ２０は、入出
力間に積分コンデンサ２６が接続された演算増幅回路２
５の入力にスイッチ２４を介して接続される。演算増幅
回路２５の出力は、比較回路２７の入力に印加され、積
分コンデンサ２６に蓄積された電圧が接地電圧と比較さ
れる。比較回路２７の出力はデジタル信号として出力さ
れるとともに遅延回路２８によって１サンプル期間遅延
される。遅延回路２８は、例えば、サンプリングクロッ
クをクロック入力とするＤ−ＦＦによって構成される。
スイッチ制御回路２９は、遅延回路２８の出力に基づい
て、クロックパルスφ1及びφ2を振り分けて出力する回
路であり、具体的には、遅延回路２８の出力が「１」の
場合は、クロックパルスφ1及びφ2をクロックパルスφ
1A及びφ2Aとして出力し、遅延回路２８の出力が「０」
の場合は、クロックパルスφ1及びφ2をクロックパルス
φ1B及びφ2Bとして出力する。FIG. 1 is a circuit diagram showing an embodiment of the present invention, which is a delta-sigma type A using a switched capacitor.
It is a D conversion circuit. The input capacitor 20 has switches 21 and 22 which are turned on at the timing of the clock pulse φ 1.
And switches 23 and 24 that are turned on at the timing of the clock pulse φ 2 are connected, and the input capacitor 20 is the operational amplifier circuit 2 in which the integration capacitor 26 is connected between the input and the output.
5 input via switch 24. The output of the operational amplification circuit 25 is applied to the input of the comparison circuit 27, and the voltage accumulated in the integration capacitor 26 is compared with the ground voltage. The output of the comparison circuit 27 is output as a digital signal and is delayed by the delay circuit 28 for one sample period. The delay circuit 28 is composed of, for example, a D-FF having a sampling clock as a clock input.
The switch control circuit 29 is a circuit that distributes and outputs the clock pulses φ 1 and φ 2 based on the output of the delay circuit 28. Specifically, when the output of the delay circuit 28 is “1”, the clock is controlled. Clock pulse φ 1 and φ 2
1A and φ 2A are output, and the output of the delay circuit 28 is “0”.
In this case, the clock pulses φ 1 and φ 2 are output as clock pulses φ 1B and φ 2B .
【０００９】一方、帰還コンデンサ３０には、クロック
パルスφ1Aのタイミングでオンするスイッチ３１と、ク
ロックパルスφ2Aのタイミングでオンするスイッチ３２
と、クロックパルスφ1Bのタイミングでオンするスイッ
チ３３と、クロックパルスφ 2Bのタイミングでオンする
スイッチ３４と、クロックパルスφ1のタイミングでオ
ンするスイッチ３５と、クロックパルスφ2のタイミン
グでオンするスイッチ３６とが接続されている。ここ
で、スイッチ３１と３４は、単一の電圧源−ＶRに接続
され、帰還コンデンサ３０はスイッチ３６を介して演算
増幅回路２５の入力に接続される。On the other hand, the feedback capacitor 30 has a clock
Pulse φ1ASwitch 31 that turns on at the timing of
Lock pulse φ2ASwitch 32 that turns on at the timing
And clock pulse φ1BSwitch that turns on at the timing
33 and clock pulse φ 2BTurn on at
Switch 34 and clock pulse φ1At the timing of
Switch 35 and clock pulse φ2Thymin
The switch 36 that is turned on by the switch is connected. here
Therefore, the switches 31 and 34 have a single voltage source -V.RConnected to
The feedback capacitor 30 is operated via the switch 36
It is connected to the input of the amplifier circuit 25.
【００１０】次に、図２を参照して図１に示されたデル
タシグマ型ＡＤ変換回路の動作を説明する。図２におい
てクロックパルスφ1とφ2のＨレベルは互いに重なるこ
とのないようにタイミングが調整されている。まず、ク
ロックパルスφ1がＨレベルになった時、スイッチ２１
及び２２がオンして入力コンデンサ２０に入力電圧Ｖ IN
が充電され、また、クロックパルスφ1によりスイッチ
３５がオンして帰還コンデンサ３０の端子ａが接地され
る。Next, referring to FIG. 2, the Dell shown in FIG.
The operation of the Tasigma type AD conversion circuit will be described. Figure 2 Smell
Clock pulse φ1And φ2The H levels of
The timing has been adjusted so that First,
Lock pulse φ1Switch becomes H level, switch 21
And 22 are turned on and the input voltage V is applied to the input capacitor 20. IN
Are charged, and clock pulse φ1Switch by
35 is turned on and the terminal a of the feedback capacitor 30 is grounded.
It
【００１１】この時、遅延回路２８の出力が「１」の場
合、クロックパルスφ1A及びφ2Aが出力されるようスイ
ッチ制御回路２９が制御されている。従って、クロック
パルスφ1Aのタイミングでスイッチ３１がオンするた
め、帰還コンデンサ３０の端子に電圧−ＶRが印加され
る。次に、クロックパルスφ2がＨレベルとなると、ス
イッチ２３及び２４がオンし、入力コンデンサ２０に充
電された電圧が演算増幅回路２５の入力に供給される。
また、クロックパルスφ2及びクロックパルスφ2Aによ
り、スイッチ３２及び３６が入力コンデンサ２０と並列
接続され、演算増幅回路２５の入力に印加されるため、
入力電圧ＶINに電圧−ＶRを加算した電圧が積分コンデ
ンサ２６に蓄積される。At this time, when the output of the delay circuit 28 is "1", the switch control circuit 29 is controlled so that the clock pulses φ 1A and φ 2A are output. Therefore, since the switch 31 is turned on at the timing of the clock pulse φ 1A , the voltage −V R is applied to the terminal of the feedback capacitor 30. Next, when the clock pulse φ 2 becomes H level, the switches 23 and 24 are turned on, and the voltage charged in the input capacitor 20 is supplied to the input of the operational amplifier circuit 25.
Further, since the switches 32 and 36 are connected in parallel with the input capacitor 20 by the clock pulse φ 2 and the clock pulse φ 2A and are applied to the input of the operational amplifier circuit 25,
The voltage obtained by adding the voltage −V R to the input voltage V IN is accumulated in the integrating capacitor 26.
【００１２】一方、遅延回路２８の出力が「０」の場
合、クロックパルスφ1B及びφ2Bが出力されるようスイ
ッチ制御回路２９が制御されているため、クロックパル
スφ1と同じタイミングで出力されるクロックパルスφ
1Bにより、スイッチ３３がオンする。従って、帰還コン
デンサ３０の両端ａ及びｂは接地され、帰還コンデンサ
３０は完全に放電される。次に、クロックパルスφ2Bの
タイミングでスイッチ３４がオンすると、帰還コンデン
サ３０の端子ａが電圧−ＶRに接続されるため、入力コ
ンデンサ２０に充電された入力電圧ＶINに電圧ＶRが加
算され、この電圧が積分コンデンサ２６に蓄積される。Meanwhile, when the output of the delay circuit 28 is "0", the switch control circuit 29 so that the clock pulses phi 1B and phi 2B are output is controlled, is output at the same timing as clock pulses phi 1 Clock pulse φ
The switch 33 is turned on by 1B . Therefore, both ends a and b of the feedback capacitor 30 are grounded, and the feedback capacitor 30 is completely discharged. Next, when the switch 34 is turned on at the timing of the clock pulse φ 2B , the terminal a of the feedback capacitor 30 is connected to the voltage −V R , so that the voltage V R is added to the input voltage V IN charged in the input capacitor 20. This voltage is stored in the integrating capacitor 26.
【００１３】このように、単一の電圧−ＶRと単一の帰
還コンデンサ３０によって、遅延回路２８の出力をＤＡ
変換した２種類の電圧を発生し、入力電圧ＶINから差し
引くことができる。As described above, the output of the delay circuit 28 is DA by the single voltage -V R and the single feedback capacitor 30.
Two types of converted voltages can be generated and subtracted from the input voltage V IN .
【００１４】[0014]
【発明の効果】上述の如く、本発明によれば、同じ電圧
源と同じ帰還コンデンサを使用して、１ビットのＤＡ変
換を行うために、入力電圧に加算するステップ電圧の差
がなくなり、サンプリング周波数と入力電圧によって決
定される特定周波数における雑音の発生が防止され、高
いＳ／Ｎ比のデルタシグマ型ＡＤ変換回路が実現できる
利点を有する。As described above, according to the present invention, since the same voltage source and the same feedback capacitor are used to perform 1-bit DA conversion, there is no difference in the step voltage added to the input voltage, and sampling is performed. Generation of noise at a specific frequency determined by the frequency and the input voltage is prevented, and a delta-sigma AD conversion circuit with a high S / N ratio can be realized.
【図１】本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】図１に示された回路の動作を説明するためのタ
イミング図である。FIG. 2 is a timing diagram illustrating the operation of the circuit shown in FIG.
【図３】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
２０ 入力コンデンサ
２１、２２、２３、２４ スイッチ
２５ 演算増幅回路
２６ 積分コンデンサ
２７ 比較回路
２８ 遅延回路
２９ スイッチ制御回
路
３０ 帰還コンデンサ
３１、３２、３３、３４、３５、３６ スイッチ20 Input Capacitors 21, 22, 23, 24 Switch 25 Operational Amplifier Circuit 26 Integrating Capacitor 27 Comparison Circuit 28 Delay Circuit 29 Switch Control Circuit 30 Feedback Capacitors 31, 32, 33, 34, 35, 36 Switches
Claims (2)
還信号を加算する加算回路と、該加算回路の加算出力を
積分する積分回路と、該積分回路の積分出力信号を所定
電圧と比較することによってデジタル信号に変換する量
子化回路と、前記デジタル信号を遅延する遅延回路と、
該遅延回路のデジタル出力に基づき前記帰還信号を発生
する復号化回路とを備えたデルタシグマ型ＡＤ変換回路
において、前記加算回路、積分回路、及び、復号化回路
は、前記入力信号によって充電される入力コンデンサ
と、ステップ電圧に相当する単一の電圧源によって充電
される帰還コンデンサと、該帰還コンデンサの一端を前
記遅延回路のデジタル出力に基づき前記電圧源と接地電
位に選択的に接続するスイッチ手段と、前記入力コンデ
ンサと帰還コンデンサの充電量の和が印加される増幅回
路と、該増幅回路の入出力間に接続された積分コンデン
サとから構成されることを特徴とするデルタシグマ型Ａ
Ｄ変換回路。1. An adding circuit for adding an input signal and a feedback signal based on delayed data, an integrating circuit for integrating an added output of the adding circuit, and comparing an integrated output signal of the integrating circuit with a predetermined voltage. A quantizer circuit for converting the digital signal by a delay circuit for delaying the digital signal;
In a delta-sigma AD conversion circuit including a decoding circuit that generates the feedback signal based on the digital output of the delay circuit, the addition circuit, the integration circuit, and the decoding circuit are charged by the input signal. An input capacitor, a feedback capacitor charged by a single voltage source corresponding to a step voltage, and switch means for selectively connecting one end of the feedback capacitor to the voltage source and the ground potential based on the digital output of the delay circuit. A delta-sigma type A comprising: an amplifier circuit to which the sum of the charge amounts of the input capacitor and the feedback capacitor is applied; and an integrating capacitor connected between the input and output of the amplifier circuit.
D conversion circuit.
一端に電圧源を印加し他端を接地した後、帰還コンデン
サの一端を接地し他端を前記増幅回路に接続する動作
と、前記帰還コンデンサの両端を接地した後、帰還コン
デンサの一端を電圧源に接続し他端を前記増幅回路に接
続する動作とを、前記遅延回路の出力によって選択制御
することを特徴とする請求項１記載のデルタシグマ型Ａ
Ｄ変換回路。2. The operation of the switch means for applying a voltage source to one end of a feedback capacitor and grounding the other end, and then grounding one end of the feedback capacitor and connecting the other end to the amplifier circuit; The operation of connecting one end of a feedback capacitor to a voltage source and connecting the other end to the amplifier circuit after grounding both ends is selectively controlled by the output of the delay circuit. Type A
D conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150369A JP2951048B2 (en) | 1991-06-21 | 1991-06-21 | Delta-sigma AD converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150369A JP2951048B2 (en) | 1991-06-21 | 1991-06-21 | Delta-sigma AD converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537383A true JPH0537383A (en) | 1993-02-12 |
| JP2951048B2 JP2951048B2 (en) | 1999-09-20 |
Family
ID=15495490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150369A Expired - Lifetime JP2951048B2 (en) | 1991-06-21 | 1991-06-21 | Delta-sigma AD converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2951048B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659314A (en) * | 1994-10-28 | 1997-08-19 | Sharp Kabushiki Kaisha | Delta sigma modulator using a switched capacitor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266718A (en) * | 1989-04-07 | 1990-10-31 | Fujitsu Ten Ltd | Delta/sigma conversion circuit |
-
1991
- 1991-06-21 JP JP3150369A patent/JP2951048B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266718A (en) * | 1989-04-07 | 1990-10-31 | Fujitsu Ten Ltd | Delta/sigma conversion circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659314A (en) * | 1994-10-28 | 1997-08-19 | Sharp Kabushiki Kaisha | Delta sigma modulator using a switched capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2951048B2 (en) | 1999-09-20 |
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Legal Events
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